IT201900014688A1 - Metodo di lettura per circuiti del tipo Logic-in-Memory e relativa architettura circuitale - Google Patents

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Paolo Pavan
Tommaso Zanotti
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Description

Descrizione dell’Invenzione Industriale avente per titolo:
“Metodo di lettura per circuiti del tipo Logic-in-Memory e relativa architettura circuitale”
DESCRIZIONE
La presente invenzione si riferisce ad un metodo di lettura per circuiti del tipo Logic-in-Memory ed una relativa architettura circuitale, in particolare circuiti Logic-in-Memory basati sulla tecnologia delle memorie a commutazione resistiva e l’operazione logica di material implication (IMPLY).
I dispositivi a commutazione resistiva noti sono dispositivi il cui valore di resistenza può variare in modo permanente applicando ai loro terminali una tensione appropriata.
Ad esempio, nei dispositivi di tipo noto basati sulla tecnologia metal oxide RAM, l’applicazione di una tensione positiva superiore ad un certo valore VSET causa un crollo della resistenza del dispositivo, mentre l’applicazione di una tensione negativa causa un aumento della resistenza del dispositivo.
È noto l’utilizzo di questi dispositivi come memorie o elementi di circuiti logici, in cui è associato ad un valore elevato di resistenza (HRS) un valore logico 0, ed un valore logico 1 ad una bassa resistenza (LRS), o viceversa.
In questi dispositivi a commutazione resistiva noti, l’operazione logica di IMPLY assieme alle operazioni di FALSE e COPY (corrispondenti rispettivamente al reset di un dispositivo allo stato HRS ed alla copia del valore resistivo di un dispositivo in un altro), permettono di realizzare una qualsiasi operazione logica binaria come una sequenza di tali singole operazioni.
Normalmente l’operazione di IMPLY prevede l’applicazione simultanea di due opportune tensioni (VSET e VCOND) agli elettrodi superiori dei dispositivi a commutazione resistiva, i cui elettrodi inferiori sono collegati in comune e ad un resistore posto a massa.
Questi dispositivi noti presentano il seguente problema: ogni applicazione di questi impulsi di tensione causa la degradazione dei valori logici 0 anche quando essi non dovrebbero variare. Per questo motivo, dopo un numero limitato di cicli, è necessario eseguire un’operazione di ripristino del valore logico per prevenire la corruzione del bit memorizzato, determinando però la riduzione dell’efficienza. Un altro problema è causato dal fatto che il funzionamento del circuito è molto sensibile alla scelta delle tensioni VSET e VCOND, e variazioni dell’ordine delle decine di mV rispetto ai valori ottimali possono causare il malfunzionamento del circuito.
Scopo della presente invenzione è quello di fornire un metodo di lettura ed un’architettura circuitale che consentano di risolvere questi problemi.
Un altro scopo della presente invenzione è quello di realizzare un’architettura circuitale comprendente circuiti logici che riducano drasticamente i consumi energetici, eliminino il problema della degradazione e siano di semplice progettazione.
I suddetti ed altri scopi e vantaggi dell’invenzione, quali risulteranno dal seguito della descrizione, vengono raggiunti con un metodo di lettura per circuiti del tipo Logic-in-Memory ed una relativa architettura circuitale, come quelli descritti nelle rivendicazioni indipendenti. Forme di realizzazione preferite e varianti non banali della presente invenzione formano l’oggetto delle rivendicazioni dipendenti.
Resta inteso che le rivendicazioni allegate formano parte integrante della presente descrizione.
Risulterà immediatamente ovvio che si potranno apportare a quanto descritto innumerevoli varianti e modifiche (per esempio relative a forma, dimensioni, disposizioni e parti con funzionalità equivalenti) senza discostarsi dal campo di protezione dell'invenzione come appare dalle rivendicazioni allegate.
La presente invenzione verrà meglio descritta da forme preferite di realizzazione, fornite a titolo esemplificativo e non limitativo, con riferimento ai disegni allegati, nei quali:
- la Figura 1 mostra una vista schematica di un’architettura circuitale secondo la presente invenzione;
- la Figura 2 mostra la sequenza di operazioni per eseguire un’operazione di IMPLY con un’architettura circuitale secondo la presente invenzione; e
- la Figura 3 mostra una vista schematica di una seconda forma di realizzazione dell’architettura circuitale secondo la presente invenzione.
Facendo riferimento alla Figura 1, è illustrata e descritta un’architettura circuitale del tipo Logic-in-Memory secondo l’invenzione, che comprende:
- un circuito 1 contenente una logica di controllo configurata per gestire i driver dei dispositivi a commutazione resistiva. Tale logica può essere realizzata mediante diverse tecnologie note, ad esempio la tecnologia CMOS. All’interno della logica è presente almeno un elemento capace di memorizzare un bit per un tempo minimo pari alla durata di una istruzione, ad esempio Latch, Flip-Flop, condensatore etc.;
- almeno due buffer analogici tri-state 2 (o multiplexer analogici tri-state), preferibilmente in numero pari al numero di dispositivi a commutazione resistiva P, Q utilizzati;
- almeno due dispositivi a commutazione resistiva P, Q, i cui elettrodi superiori sono collegati ciascuno ad un diverso buffer tri-state analogico 2, mentre tutti gli elettrodi inferiori sono collegati assieme ad un nodo N;
- un resistore RG collegato tra il nodo N e massa. In alternativa al resistore RG può essere utilizzato un transistor di tipo MOSFET, gestito dalla logica di controllo 1;
- un comparatore 3 che confronta la tensione VN, tra il nodo N e la massa, ed una tensione di riferimento VTH. L’uscita del comparatore VCTRL è collegata in ingresso alla logica di controllo del circuito 1; il riferimento di tensione può essere sia statico, con un valore di tensione di riferimento VTH fisso e determinato in fase di progetto, o dinamico, in cui la tensione di riferimento VTH può essere variata analogicamente e gestita dalla logica di controllo 1. Nel caso di una soglia statica, è possibile eliminare la necessità di generare una tensione di riferimento VTH, utilizzando come comparatore un invertitore CMOS e scalando opportunamente le dimensioni del PMOS e del NMOS per ottenere la soglia di commutazione desiderata.
In una forma di realizzazione, l’architettura circuitale dell’invenzione può essere utilizzata con dispositivi a commutazione resistiva discreti e dispositivi disposti sia su array lineari che bidimensionali (crossbar array); nel caso di architettura circuitale utilizzata con dispositivi disposti su array lineari, il numero di buffer analogici tri-state 2 o multiplexer analogici tristate è pari al numero di dispositivi a commutazione resistiva P, Q utilizzati.
Nel caso di architettura circuitale utilizzata con dispositivi disposti su crossbar array, il numero di buffer analogici tri-state 2 o multiplexer analogici tri-state è pari al numero di righe o colonne della matrice di dispositivi, e gli elettrodi superiori di più dispositivi a commutazione resistiva P, Q possono essere collegati allo stesso buffer tri-state, essendo presente un buffer tri-state per riga o colonna.
Vantaggiosamente, l’architettura circuitale secondo l’invenzione consente di risolvere i problemi della degradazione e della scelta delle tensioni VSET e VCOND (eliminando la necessità di applicare la tensione VCOND) per i dispositivi a commutazione resistiva, utilizzando un metodo di lettura che comprende le seguenti fasi:
- una prima fase in cui si applicano contemporaneamente due impulsi di lettura identici a bassa tensione (nell’ordine delle decine o centinaia di mV) agli elettrodi superiori dei dispositivi a commutazione resistiva. La tensione utilizzata deve essere sufficientemente bassa da non causare variazioni nel valore della resistenza del dispositivo.
- una seconda fase in cui il valore della tensione VN, tra il nodo N e la massa, viene confrontato con un valore di soglia, preferibilmente con la tensione di riferimento VTH. - una terza fase in cui l’uscita del comparatore VCTRL determina la necessità di applicare o meno un seguente impulso di VSET su uno dei dispositivi a commutazione resistiva P, Q per rispettare una specifica tabella di verità.
In sintesi, l’esecuzione di una operazione logica mediante l’architettura circuitale secondo l’invenzione, comprende le tre fasi seguenti:
- una prima fase di applicazione simultanea di impulsi di lettura a bassa tensione, ai terminali superiori di dispositivi a commutazione resistiva P, Q;
- una seconda fase di confronto della tensione VN con una tensione di riferimento VTH;
- una terza fase di applicazione dell’impulso di SET ad un dispositivo a commutazione resistiva P, Q in funzione dell’uscita del comparatore 3 durante il precedente impulso di lettura a bassa tensione.
La procedura può essere estesa anche a più di due dispositivi a commutazione resistiva, per realizzare funzione logiche più complesse della material implication, applicando contemporaneamente ai dispositivi gli impulsi a bassa tensione e confrontando la tensione VN al nodo N con la tensione di soglia. Inoltre l’impulso di SET VSET (o RESET) può essere applicato ad un dispositivo al quale non sia stato applicato l’impulso di lettura a bassa tensione.
Verrà di seguito descritto un esempio di funzionamento, relativo all’operazione di IMPLY, per un’analisi più dettagliata:
- nella prima fase di applicazione degli impulsi di lettura, la logica di controllo 1 decodifica la richiesta di un’istruzione di IMPLY tra due dispositivi a commutazione resistiva P, Q, ed attiva i buffer analogici tri-state 2 (o multiplexer analogici tri-state) per pilotare contemporaneamente i due dispositivi a commutazione resistiva P, Q desiderati con un impulso di lettura a bassa tensione (decine o centinaia di mV);
- nella seconda fase di confronto della tensione VN con la tensione di riferimento VTH, la tensione VN al nodo N viene confrontata, mediante comparatore, con la tensione di riferimento VTH. Tale tensione di riferimento VTH deve essere scelta in modo che la tensione di uscita del comparatore VCTRL permetta di distinguere il caso in cui i due dispositivi si trovino entrambi in HRS (valore elevato di resistenza) da tutti gli altri casi.
Questo perché il dispositivo Q deve cambiare stato solo quando entrambi i dispositivi siano in HRS. Quindi, VTH (tensione di riferimento) deve essere scelta in modo che sia maggiore della tensione VN al nodo N quando entrambi i dispositivi si trovano in HRS e minore della tensione VN al nodo N quando i dispositivi siano uno in HRS e l’altro in LRS (valore basso di resistenza).
La tensione di uscita del comparatore VCTRL viene portata in ingresso alla logica di controllo 1, che la memorizza per la durata dell’impulso di lettura.
- nella terza fase di applicazione dell’impulso di VSET ad un dispositivo a commutazione resistiva P, Q in funzione dell’uscita del comparatore VCTRL, la logica di controllo 1, qualora il valore memorizzato al passaggio precedente identifichi lo stato in cui entrambi i dispositivi siano in HRS, applica al dispositivo Q un impulso VSET di SET. Durante l’impulso VSET di SET, il terminale superiore del dispositivo P può essere posto in alta impedenza o altrimenti a massa utilizzando i buffer analogici tri-state. Negli altri tre casi, l’impulso VSET di SET non deve essere applicato, ed entrambi i terminali superiori possono essere posti in alta impedenza o a massa.
Nella Figura 2 è mostrata la sequenza di operazioni per eseguire un’operazione di IMPLY nei quattro casi possibili, la cui tabella di verità è illustrata nella tabella 1 seguente:
Tabella 1
La resistenza RQ’ del dispositivo a commutazione resistiva Q cambia stato solo nel caso RP = RQ = HRS.
Solo nel caso (a) della Figura 2 la tensione al nodo N durante lo step di lettura risulta inferiore alla soglia, di conseguenza l’impulso di SET viene applicato a Q per portarlo ad un valore basso di resistenza (LRS). Nei casi b), c) e d) la tensione al nodo N supera la soglia, e di conseguenza l’impulso di SET viene inibito dalla logica di controllo 1.
Un altro esempio di operazione che può essere implementata in modo efficiente, utilizzando l’architettura circuitale secondo l’invenzione, è l’operazione di COPY, la cui tabella di verità è illustrata nella tabella 2 seguente, in cui RQ iniziale = HRS:
Tabella 2
I passaggi per eseguire l’operazione di COPY di P in Q sono analoghi a quelli precedentemente descritti, con l’aggiunta di una operazione di FALSE(Q) per riportare il dispositivo Q al valore alto di resistenza (HRS) prima dell’applicazione degli impulsi di lettura, ed una diversa gestione dell’uscita del comparatore. L’utilizzo dell’architettura circuitale dell’invenzione permette di risparmiare sia area sul chip che energia poiché, con l’architettura di tipo noto normalmente utilizzata, l’operazione di COPY di P in Q richiederebbe l’utilizzo di tre dispositivi, di cui uno usato solo come appoggio, due operazioni di FALSE e due operazioni di IMPLY.
Nella forma di realizzazione dell’architettura circuitale secondo l’invenzione, in cui al posto del resistore RG si utilizza un transistor MOSFET (Figura 3), esso dovrà essere comandato con una tensione di gate tale per cui, durante l’impulso di lettura, il transistor operi in regione lineare, mentre durante l’impulso VSET di SET lavori in saturazione.
Il funzionamento dell’architettura può essere esteso anche al caso in cui si utilizzi una tensione negativa di RESET al posto della VSET. L’operazione di FALSE causerà la commutazione di un dispositivo dallo stato HRS allo stato LRS, mentre la VRESET dovrà essere applicata per eseguire la transizione opposta.
Vantaggiosamente, l’architettura circuitale ed il metodo della presente invenzione permette di realizzare circuiti logici che riducono drasticamente i consumi energetici, eliminano il problema della degradazione e ne semplificano la progettazione.
Sono circuiti basati su tecnologie conosciute e quindi possono essere realizzati tramite i processi produttivi di circuiti integrati noti. In particolare, questi dispositivi sono compatibili con i processi CMOS standard ed integrabili nel back end of line (BEOL), quindi non occupando area aggiuntiva sul chip.
Inoltre, a parità di tecnologia RRAM, è stato calcolato tramite simulazione circuitale che i consumi energetici possono essere ridotti di circa 700 volte per l’operazione di IMPLY, e che il numero di cicli consecutivi eseguibili senza la necessità di un reset globale può essere aumentato di più di sei ordini di grandezza.
I consumi energetici per operazione ottenuti con l’architettura circuitale dell’invenzione si avvicinano a quelli raggiunti dalle più avanzate tecnologie CMOS, tuttavia considerando che è eliminata la necessità di trasferire i dati dalla memoria alla CPU (Von Neumann bottleneck), i consumi energetici ed il tempo per operazione risultano mediamente ridotti di sei ordini e di quattro ordini di grandezza, rispettivamente, rispetto ai circuito di tipo noto.
In aggiunta, le dimensioni dei dispositivi a commutazione resistiva sono scalabili oltre i limiti della tecnologia CMOS e l’impiego di questa tecnologia risulterà sempre più pervasivo nei prossimi anni.
L’architettura circuitale ed il metodo della presente invenzione, rispetto alle implementazioni note di circuiti Logic-in-Memory, a fronte dell’aggiunta di un solo comparatore e di una minima variazione della logica di controllo permetti dei ottenere i seguenti vantaggi:
- i consumi energetici sono sensibilmente ridotti. Considerando l’operazione di IMPLY, in tre casi su quattro i consumi energetici si riducono di un fattore maggiore di 100;
- eliminazione del problema della degradazione, e quindi della necessità di operazioni di FALSE aggiuntive, con un conseguente risparmio in termini di tempo ed energia;
- eliminazione della tensione VCOND, in questo modo semplificando la progettazione del circuito eliminando un vincolo stringente nella scelta di VSET e VCOND;
- riduzione del numero di dispositivi a commutazione resistiva utilizzati. Se si considera l’operazione di COPY il numero di dispositivi necessari passa da tre a due;
- riduzione del numero di operazioni necessarie per eseguire alcune operazioni logiche. Nel caso dell’operazione di COPY, il numero di operazioni necessarie passa da quattro a due.
Si è descritta una forma preferita di attuazione dell’invenzione, ma naturalmente essa è suscettibile di ulteriori modifiche e varianti nell’ambito della medesima idea inventiva. In particolare, agli esperti nel ramo risulteranno immediatamente evidenti numerose varianti e modifiche, funzionalmente equivalenti alle precedenti, che ricadono nel campo di protezione dell'invenzione come evidenziato nelle rivendicazioni allegate nelle quali, eventuali segni di riferimento posti tra parentesi non possono essere interpretati nel senso di limitare le rivendicazioni stesse. Inoltre, la parola "comprendente" non esclude la presenza di elementi e/o fasi diversi da quelli elencati nelle rivendicazioni. L’articolo “un”, “uno” o “una” precedente un elemento non esclude la presenza di una pluralità di tali elementi. Il semplice fatto che alcune caratteristiche siano citate in rivendicazioni dipendenti diverse tra loro non indica che una combinazione di queste caratteristiche non possa essere vantaggiosamente utilizzata.

Claims (10)

  1. RIVENDICAZIONI 1. Architettura circuitale comprendente: - un circuito (1) contenente una logica di controllo configurata per gestire i driver di dispositivi a commutazione resistiva; - almeno due buffer analogici tri-state (2) o multiplexer analogici tri-state; - almeno due dispositivi a commutazione resistiva (P, Q), i cui elettrodi superiori sono collegati ciascuno ad un diverso buffer tri-state analogico (2), mentre tutti gli elettrodi inferiori sono collegati assieme ad un nodo (N); - un resistore (RG) collegato tra il nodo (N) e massa; - un comparatore (3) configurato per confrontare la tensione (VN) tra il nodo (N) e la massa, ed una tensione di riferimento (VTH), l’uscita del comparatore (VCTRL) essendo collegata in ingresso alla logica di controllo del circuito (1).
  2. 2. Architettura circuitale secondo la rivendicazione 1, caratterizzata dal fatto che all’interno della logica di controllo del circuito (1) è presente almeno un elemento capace di memorizzare un bit per un tempo minimo pari alla durata di una istruzione.
  3. 3. Architettura circuitale secondo la rivendicazione 1 o 2, caratterizzata dal fatto che in alternativa al resistore (RG) può essere utilizzato un transistor di tipo MOSFET, gestito dalla logica di controllo (1).
  4. 4. Architettura circuitale secondo una qualsiasi delle rivendicazioni precedenti, caratterizzata dal fatto che il riferimento di tensione (VTH) può essere sia statico, con un valore di tensione di riferimento (VTH) fisso e determinato in fase di progetto, o dinamico, in cui la tensione di riferimento (VTH) può essere variata analogicamente e gestita dalla logica di controllo (1).
  5. 5. Architettura circuitale secondo una qualsiasi delle rivendicazioni precedenti, caratterizzata dal fatto che è configurata per essere utilizzata con dispositivi a commutazione resistiva discreti, con dispositivi disposti sia su array lineari che bidimensionali o crossbar array, e caratterizzata dal fatto che, nel caso di architettura circuitale utilizzata con dispositivi disposti su array lineari, il numero di buffer analogici tri-state (2) o multiplexer analogici tri-state è pari al numero di dispositivi a commutazione resistiva (P, Q) utilizzati, mentre nel caso di architettura circuitale utilizzata con dispositivi disposti su crossbar array, il numero di buffer analogici tristate (2) o multiplexer analogici tri-state è pari al numero di righe o colonne della matrice di dispositivi, e gli elettrodi superiori di più dispositivi a commutazione resistiva (P, Q) sono collegati allo stesso buffer tri-state, essendo presente un buffer tri-state per riga o colonna.
  6. 6. Metodo di lettura per un’architettura circuitale secondo una qualsiasi delle rivendicazioni precedenti comprendente le seguenti fasi: - una prima fase di applicazione simultanea di impulsi di lettura a bassa tensione agli elettrodi superiori di dispositivi a commutazione resistiva (P, Q); - una seconda fase di confronto della tensione (VN) tra il nodo (N) e la massa (VN) con un valore di soglia; - una terza fase di applicazione dell’impulso di SET (VSET) ad un dispositivo a commutazione resistiva (P, Q) in funzione dell’uscita del comparatore (3) durante il precedente impulso di lettura a bassa tensione.
  7. 7. Metodo di lettura secondo la rivendicazione 6, caratterizzato dal fatto che: - nella prima fase sono applicati, agli elettrodi superiori dei dispositivi a commutazione resistiva (P, Q), contemporaneamente impulsi di lettura identici a bassa tensione, detta tensione essendo ad un valore tale da non causare variazioni nel valore della resistenza del dispositivo; - nella seconda fase il valore della tensione (VN) tra il nodo (N) e la massa, viene confrontato con una tensione di riferimento (VTH) - nella terza fase la tensione di uscita del comparatore (VCTRL) determina la necessità di applicare o meno un seguente impulso di SET (VSET) su uno dei dispositivi a commutazione resistiva (P, Q) per rispettare una specifica tabella di verità.
  8. 8. Metodo di lettura secondo la rivendicazione 6 o 7, relativo ad un’operazione logica di material implication (IMPLY), caratterizzato dal fatto che: - nella prima fase di applicazione degli impulsi di lettura, la logica di controllo (1) decodifica la richiesta di un’istruzione di material implication (IMPLY) tra due dispositivi a commutazione resistiva (P, Q) ed attiva i buffer analogici tri-state (2), o multiplexer analogici tri-state, per pilotare contemporaneamente i due dispositivi a commutazione resistiva (P, Q) con un impulso di lettura a bassa tensione; - nella seconda fase la tensione (VN) al nodo (N) viene confrontata, mediante comparatore (3), con la tensione di riferimento (VTH) scelta in modo che sia maggiore della tensione (VN) tra il nodo (N) e la massa quando entrambi i dispositivi si trovano ad un valore elevato di resistenza (HRS) e minore della tensione (VN) tra il nodo (N) e la massa quando i dispositivi a commutazione resistiva (P, Q) siano uno ad un valore elevato di resistenza (HRS) e l’altro ad un valore basso di resistenza (LRS); - nella terza fase la logica di controllo (1), qualora il valore memorizzato al passaggio precedente identifichi lo stato in cui entrambi i dispositivi siano ad un valore elevato di resistenza (HRS), applica ad un dispositivo a commutazione resistiva (Q) un impulso (VSET) di SET, e durante l’impulso (VSET) di SET, il terminale superiore dell’altro dispositivo a commutazione resistiva (P) può essere posto in alta impedenza o altrimenti a massa utilizzando i buffer analogici tri-state.
  9. 9. Metodo di lettura secondo una qualsiasi delle rivendicazioni 6 a 8, relativo ad un’operazione logica di copia (COPY) di un dispositivo a commutazione resistiva (P) nell’altro dispositivo a commutazione resistiva (Q) caratterizzato dal fatto che comprende inoltre una operazione (FALSE Q) per riportare il dispositivo (Q) ad un valore elevato di resistenza (HRS) prima dell’applicazione degli impulsi di lettura.
  10. 10. Metodo di lettura secondo una qualsiasi delle rivendicazioni 6 a 9, caratterizzato dal fatto che nella forma di realizzazione dell’architettura circuitale in cui al posto del resistore (RG) si utilizza un transistor di tipo MOSFET, esso dovrà essere comandato con una tensione di gate tale per cui, durante l’impulso di lettura, il transistor operi in regione lineare, mentre durante l’impulso (VSET) di SET lavori in saturazione.
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