IT201800004743A1 - Circuito di raddrizzamento sincrono, dispositivo e procedimento corrispondenti - Google Patents

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Description

DESCRIZIONE della invenzione industriale dal titolo:
“Circuito di raddrizzamento sincrono, dispositivo e procedimento corrispondenti”
TESTO DELLA DESCRIZIONE
Campo Tecnico
La descrizione si riferisce al raddrizzamento sincrono.
Una o più forme di attuazione possono essere applicate, ad esempio, a numerosi convertitori AC/DC e DC/DC.
I convertitori per l'uso in carica batterie per dispositivi elettronici, sistemi di erogazione di potenza USB (USB-PD), adattatori sono esempi non limitativi di tali applicazioni.
Sfondo tecnologico
In vari sistemi di conversione di potenza, come convertitori AC/DC e DC/DC, i transistor ad effetto di campo o FET (transistor MOSFET, ad esempio) pilotati da logica di controllo possono sostituire i diodi raddrizzatori.
Questa tecnica, spesso indicata come raddrizzamento sincrono (SR), si è scoperta migliorare l'efficienza del convertitore. Il ricorso alla SR facilita la riduzione di perdite di conduzione nella misura in cui la corrente di uscita (raddrizzata) scorre attraverso il canale MOSFET invece del diodo raddrizzante, con perdite di potenza corrispondentemente ridotte.
Un tale convertitore di potenza continua a funzionare anche se non viene pilotato un FET di raddrizzamento sincrono. Questo perché il raddrizzamento è ancora fornito da un diodo interno di body (essenzialmente body-a-drain, body-a-source essendo irrilevante in quanto questo viene messo in corto da una connessione interna tra source e body).
Il diodo di body (che è intrinseco alla maggior parte dei tipi di FET) può tuttavia presentare scarse prestazioni: guidare correttamente un (MOS)FET, quando il diodo di body è polarizzato direttamente, può aumentare l'efficienza del sistema di circa il 3% - 4%.
Nonostante l'intensa attività in questo campo, sono auspicabili ulteriori soluzioni migliorate.
Scopo e sintesi
Uno scopo di una o più forme di attuazione è quello di contribuire a fornire tali soluzioni migliorate.
Secondo una o più forme di attuazione, tale scopo può essere raggiunto mediante un circuito avente le caratteristiche esposte nelle rivendicazioni che seguono.
Una o più forme di attuazione possono riguardare un dispositivo corrispondente, ad es. un raddrizzatore sincrono basato su MOSFET in un carica batterie per dispositivi elettronici, un alimentatore USB (USB-PD), un adattatore e così via.
Una o più forme di attuazione possono riguardare un procedimento corrispondente.
Le rivendicazioni sono parte integrante della descrizione tecnica di forme di attuazione esemplificative come qui fornite.
Una o più forme di attuazione possono essere basate sul riconoscimento che, pur essendo adatto per essere implementato con componenti analogici (ad esempio circuiti integrati dedicati), il raddrizzamento sincrono implementato in forma digitale facilita la riduzione del numero di componenti, ottenendo una maggiore flessibilità nell'elaborazione di procedimenti di controllo e una maggiore tolleranza al rumore.
Una o più forme di attuazione possono fornire un'implementazione sincrona adattativa (SR).
Una o più forme di attuazione possono essere implementate con un microcontrollore (come, ad esempio, un microcontrollore STM32 come disponibile presso le società del gruppo ST) utilizzando solo le periferiche interne in esso contenute.
In una o più forme di attuazione, un comparatore (interno) può innescare un timer che a sua volta genera un segnale di modulazione di larghezza dell'impulso (PWM). Il comparatore può essere riconfigurato on-the-fly da un canale di accesso diretto alla memoria (DMA) per innescare la disattivazione PWM (altrimenti è possibile utilizzare un secondo comparatore interno). Un canale del convertitore analogico-digitale (ADC) può essere usato per campionare la tensione drain-a-source Vds del (MOS)FET dopo la disattivazione PWM, quindi la logica di controllo del raddrizzamento sincrono (SR) può modificare la soglia del comparatore utilizzando, ad esempio, un convertitore digitale-analogico o un canale DAC.
Breve descrizione delle figure
Una o più forme di attuazione verranno ora descritte, solo a titolo di esempio, con riferimento alle figure allegate, in cui:
- la Figura 1 comprende due porzioni, indicate a) e b), ed è rappresentativa della possibile sostituzione della raddrizzata a diodi con raddrizzamento sincrono mediante transistor a effetto di campo (FET) quali MOSFET,
- la Figura 2 è un diagramma temporale esemplificativo di alcuni segnali eventualmente coinvolti nel raddrizzamento sincrono con i FET,
- la Figura 3 è uno schema a blocchi esemplificativo di un possibile contesto di uso di forme di attuazione, - le Figure 4 e 5 sono ulteriori diagrammi temporali esemplificativi di alcuni segnali eventualmente coinvolti nel raddrizzamento sincrono con i FET, e
- la Figura 6 è un diagramma di flusso esemplificativo del possibile funzionamento di forme di attuazione.
Descrizione dettagliata di forme di attuazione esemplificative
Nella descrizione che segue, sono illustrati uno o più dettagli specifici, allo scopo di fornire una comprensione approfondita degli esempi delle forme di attuazione di questa descrizione. Le forme di attuazione possono essere ottenute senza uno o più dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo tale che certi aspetti delle forme di attuazione non saranno resi poco chiari.
Un riferimento a “una forma di attuazione” nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Per cui, le frasi come “in una forma di attuazione” che possono essere presenti in uno o più punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o più forme di attuazione.
I riferimenti qui utilizzati sono forniti semplicemente per convenienza e quindi non definiscono l’ambito di protezione o la portata delle forme di attuazione.
Come osservato, in vari sistemi di conversione di potenza, come convertitori AC/DC e DC/DC, transistor ad effetto di campo, ovvero FET (transistor MOSFET, ad esempio) pilotati da una logica di controllo possono sostituire diodi raddrizzatori. Questa tecnica, spesso indicata come raddrizzamento sincrono (SR), si trova a migliorare l'efficienza di un convertitore.
Le due porzioni a) e b) della Figura 1 sono esemplificative della possibilità di sostituire uno o più diodi di raddrizzamento (ad esempio due diodi di raddrizzamento D1, D2) con rispettivi FET corrispondenti (transistor MOSFET, per esempio) F1 e F2 all'interno della struttura di un circuito raddrizzatore.
Ciò può verificarsi, ad esempio, sul lato secondario di un trasformatore T, con i transistor MOSFET F1 e F2 attivati alternativamente (cioè resi conduttivi) e disattivati (cioè resi non conduttivi) sotto il controllo di una unità di controllo CU in modo che una corrente (raddrizzata) possa fluire nei canali dei transistor MOSFET F1 e F2.
L'architettura del circuito raddrizzatore di Figura 1 include due diodi D1, D2 (porzione a) o due transistor MOSFET F1, F2 (porzione b) accoppiati all'avvolgimento secondario di un trasformatore T e avente in cascata un filtro passa basso RC adatto a fornire un segnale di tensione Vout (raddrizzato) ad un carico L.
Si apprezzerà che l'architettura del circuito raddrizzatore in Figura 1 è solo esemplificativa di un'ampia varietà di circuiti raddrizzatori a cui può essere applicato SR: pertanto l'architettura circuitale di Figura 1 non deve essere interpretata, anche indirettamente, come limitante per l'ambito di applicazione delle forme di attuazione.
Una o più forme di attuazione possono comprendere circuiti di controllo (digitali) adatti per essere accoppiati a transistor ad effetto di campo (ad esempio, F1 e F2 nella Figura 2).
Un transistor ad effetto di campo (FET) convenzionale come, per esempio, un MOSFET comprende un canale tra i terminali di source e drain così come un diodo di body e un terminale di gate configurato per controllare il flusso di corrente elettrica nel canale del transistor ad effetto di campo.
Come notato, ricorrendo a SR, le perdite di conduzione possono essere ridotte grazie alla corrente di uscita Iout che scorre attraverso un canale (MOS)FET invece di un diodo di raddrizzamento, in modo che la perdita di potenza sia diminuita da (dove Vd è la caduta di
tensione attraverso il diodo) a (dove è la resistenza drain-source nello stato "on" o conduttivo) che può essere (molto) bassa per MOSFET SR.
Come analogamente osservato, tale convertitore di potenza continua a funzionare anche se non viene pilotato da un FET di raddrizzamento sincrono. Questo perché il raddrizzamento è ancora fornito da un diodo interno di body, che tuttavia può presentare prestazioni scadenti: pilotare correttamente tale MOSFET quando il diodo di body è polarizzato direttamente può aumentare l'efficienza del sistema di circa il 3% - 4%.
Un problema alla base del raddrizzamento sincrono (SR) usando FET (saranno principalmente indicati nel seguito dei MOSFET per semplicità) è il rilevamento della conduzione del diodo di body del MOSFET al fine di essere in grado di spegnere il canale del MOSFET in modo veloce ed affidabile, evitando quindi l'inversione di corrente, che potrebbe causare un guasto al MOSFET.
Ciò può applicarsi, ad esempio, a quei sistemi in cui un controllore digitale non ha alcuna informazione preventiva sulla conduzione del diodo (ad esempio perché il convertitore di potenza è pilotato da un altro IC). Per aumentare l'efficienza del sistema, una logica di controllo dovrebbe desiderabilmente essere in grado di ridurre progressivamente i tempi di conduzione del diodo di body del MOSFET, ad esempio attraverso la guida adattativa del SR.
Si osserva che le soluzioni digitali possono essere ideate dove la tensione VDS drain-source di un MOSFET SR può essere ricavata per rilevare la conduzione del diodo di body usando hardware aggiuntivo (cioè comparatori, ecc.) per misurare il tempo di conduzione. In base a questa misura, la durata del tempo di attivazione del PWM può essere regolata per evitare un meccanismo di disattivazione rapido se il tempo di conduzione del diodo cambia bruscamente. Tale implementazione può essere utilizzata, ad esempio, in quelle topologie (ad esempio convertitori LLC) in cui il tempo di attivazione potrebbe essere già noto al controllore digitale.
Una o più forme di attuazione possono fare affidamento su un meccanismo di attivazione e disattivazione di un MOSFET dove (solo) risorse interne di un controllore digitale possono essere usate per rilevare l'inizio e la fine della conduzione del diodo di body di un FET come un MOSFET e guidare il FET di conseguenza. Ciò potrebbe facilitare l'esecuzione di un algoritmo SR adattivo che aumenta l'efficienza del convertitore in modo semplice e affidabile.
Come esemplificato nello schema di Figura 2, la tensione VDS drain-source (eventualmente condizionata - ad esempio convertita in digitale - come desiderato, in maniera nota di per se) può essere rilevata e inviata a un comparatore (ad esempio interno al controllore CD) e confrontato con una soglia VTH_ON_OFF, impostata dal controllore.
Questo può accadere all'interno di un circuito come esemplificato in Figura 3.
Lì viene mostrato un controllore CD digitale accoppiato ad un convertitore di potenza CP comprendente una disposizione di raddrizzatori di uno o più FET SR come transistor MOSFET.
Come osservato, una o più forme di attuazione possono essere applicate ad un'ampia varietà di circuiti raddrizzatori adottando il raddrizzamento sincrono.
Per questo motivo, la Figura 3 fa riferimento per semplicità a un blocco circuitale convertitore CP, che può includere uno o più FET di raddrizzamento la cui tensione VDS può essere rilevata con conduzione di corrente nel canale FET controllata tramite un segnale PWM applicato al gate del FET.
Per semplicità, la Figura 3 fa riferimento a un singolo FET la cui tensione VDS può essere rilevata tramite un sensore di tensione VS convenzionale su un nodo di rilevamento 10 del controllore digitale CD e dove la conduzione di corrente nel canale FET può essere controllata tramite un segnale PWM applicato al gate del FET tramite un nodo di pilotaggio 12 del controllore digitale CD.
Per spiegare, si supporrà che uno stato "alto" del segnale PWM sia inteso a far sì che il FET sia conduttivo (acceso) e che uno stato "basso" del segnale PWM sia inteso a far sì che il FET sia non conduttivo (spento). Ovviamente, l'adozione di tale opzione non è obbligatoria.
Il riferimento 14 nella Figura 3 indica un comparatore (digitale) nel controllore CD in cui, come discusso di seguito, la tensione VDS drain-source rilevata a 10 viene confrontata con un valore di riferimento (ad es. VTH_ON_OFF), con il risultato del confronto in 14 utilizzato per pilotare un blocco generatore PWM 16 avente un'uscita accoppiata al nodo di pilotaggio 12 che controlla il flusso di corrente (raddrizzato) (ISR) nel canale FET.
In una o più forme di attuazione, i fronti di salita e discesa di VDS sul comparatore 14 (cioè il passaggio della(e) soglia(e) del comparatore 14 da parte di VDS) possono essere utilizzati per attivare il blocco generatore PWM 16 per generare sul nodo 12 il segnale PWM per pilotare un FET nel convertitore CP.
Ad esempio, come esemplificato in Figura 2, quando la tensione VDS diminuisce al di sotto della soglia del comparatore 14 (fronte di discesa all'uscita del comparatore - vedere il punto A in Figura 2 - che è indicativo del diodo di body in conduzione), il blocco generatore PWM 16 (che può comprendere un timer) viene attivato per generare un segnale PWM, denominato PWM_SR (ad esempio "alto"), dopo un ritardo programmato (ritardo di attivazione o “turn-on delay” TOD).
Il segnale PWM_SR è mantenuto alto per un tempo minimo di attivazione (finestra di soppressione del comparatore BT) per evitare falsi trigger.
Un risultato di VDS che sale nuovamente sopra la soglia (fronte di salita all'uscita del comparatore -vedere il punto B in Figura 2 - il che significa che il diodo di body sarà polarizzato inversamente), l'uscita del comparatore attiva tramite il blocco 16 l'arresto del segnale PWM PWM_SR (vedere la Figura 2, lato sinistro), ad un tempo di attivazione del comparatore CT in anticipo rispetto ad una normale durata dell'impulso NP del segnale PWM.
Intervalli di conduzione del diodo di body nei punti A e B sono indicati come DC (conduzione del diodo di body).
Si apprezzerà che, in una o più forme di attuazione, si può ricorrere a varie opzioni per facilitare questo tipo di operazione.
Ad esempio, un singolo comparatore con una singola soglia può essere utilizzato con il comparatore configurato per causare alternativamente un’attivazione e una disattivazione del segnale PWM. Un'isteresi (eventualmente programmabile) può essere presente e mantenuta a un livello basso per facilitare la commutazione a una soglia desiderata. Evitare commutazioni improvvise indesiderate può essere facilitato dalla funzione della finestra di soppressione BT discussa in precedenza.
In una o più forme di attuazione, possono essere usati due comparatori con una singola soglia, in modo che una stessa soglia possa essere utilizzata per l'attivazione (innescata da un primo comparatore) e la disattivazione (innescata da un secondo comparatore), in modo tale che la riconfigurazione non sia necessaria.
In una o più forme di attuazione, possono essere usati due comparatori con due (differenti) soglie, in modo che una prima soglia possa essere utilizzata per l'attivazione e una seconda soglia (variabile) possa essere utilizzata per la disattivazione.
In questa descrizione di forme di attuazione esemplificative, verrà considerata una singola soglia (adattativa) VTH_ON_OFF al fine di semplificare la presentazione e facilitare la comprensione delle forme di attuazione.
La Figura 4 - dove entità come entità già discusse in relazione alla Figura 2 sono indicate con riferimenti simili (una relativa descrizione non verrà qui ripetuta per brevità) - mostra che se il segnale PWM PWM_SR è disattivato troppo presto, una corrente ISR (ancora) positiva attraverso il FET causerà una conduzione del diodo di body non trascurabile (DC, lato destro della Figura 4). Ciò implica una bassa efficienza del convertitore, in modo che i benefici della SR vengano almeno parzialmente persi.
La Figura 5 - dove entità come entità già discusse in relazione alle Figure 2 e 4 sono nuovamente indicate con riferimenti simili (una relativa descrizione non verrà qui ripetuta per brevità) - mostra che se, al contrario, il segnale PWM PWM_SR è disattivato in ritardo, il FET sarà costretto a condurre anche con il diodo polarizzato inversamente (DC, lato destro della Figura 5) e una conseguente corrente negativa ISR può danneggiare il MOSFET e causare il suo malfunzionamento.
Inoltre, dopo la disattivazione del FET, una variazione della tensione di VDS può forzare nuovamente il diodo di body a condurre, producendo quindi un'indesiderata attivazione: vedi UTO in Figura 5). Il comparatore 14 può essere nuovamente attivato per generare un segnale PWM PWM_SR indesiderato (Figura 5, in basso a destra) perdendo efficienza e mantenendo il FET acceso per un tempo minimo di attivazione.
Una o più forme di attuazione possono quindi adottare una logica di controllo adattativa SR che facilita la riduzione del tempo di conduzione del diodo di body rendendo adattabile la soglia del comparatore VTH_ON_OFF.
Una o più forme di attuazione possono quindi verificare se la soglia (VTH_ON_OFF) del comparatore 14 è ben regolata. Ciò può verificarsi campionando la tensione VDS con un ritardo di campionamento programmabile SD dalla disattivazione del PWM utilizzando il valore di soglia precedente e confrontandolo con un valore fisso.
Un canale convertitore analogico-digitale (ADC) può essere utilizzato per campionare la tensione drain-a-source Vds (ad esempio negli istanti T-ADC nelle Figure 4 e 5) del (MOS)FET dopo la disattivazione del PWM (tempo indicato CT nelle Figure 4 e 5) e la logica di controllo SR di raddrizzamento sincrono può cambiare la soglia (s) nel comparatore 14 utilizzando, ad esempio, un convertitore digitale-analogico o un canale DAC.
Il ritardo programmato facilita il raggiungimento di una condizione in cui il (MOS)FET è completamente disattivato perché può considerare sia il ritardo di disattivazione sia il ritardo di propagazione introdotto da driver di gate (entrambi i ritardi possono essere noti e non variano nel tempo).
Il valore così ottenuto trovandosi al di sotto della soglia preimpostata (vedi lato destro della Figura 4) comporta che il diodo di body del MOSFET sia ancora in conduzione e che il PWM venga spento troppo presto perché la caduta di tensione sul MOSFET è uguale alla tensione diretta del diodo di body. In questo caso la soglia del comparatore 14 può essere aumentata per ottenere una successiva disattivazione (ritardata) del MOSFET.
Altrimenti, il valore acquisito essendo sopra la soglia preimpostata (vedere il lato destro della Figura 5) suggerisce che il MOSFET potrebbe essere stato "forzato" a condurre anche con una corrente inversa e il PWM risulta spento troppo tardi. Ciò può essere legato al fatto che un piccolo intervallo di sicurezza, in cui il diodo conduce (piccola tacca nella forma d'onda VDS), non è presente e VDS sale (troppo) rapidamente. In questo caso la soglia del comparatore può essere diminuita per spegnere prima il MOSFET.
Il ritardo di campionamento dal disinserimento del PWM (istanti CT nelle figure 2, 4 e 5) fornisce anche la durata di questo intervallo di sicurezza di conduzione del diodo di body.
Nello schema a blocchi di Figura 3, il riferimento 18 indica un blocco circuitale che viene attivato (tramite una linea T) da un segnale fornito dal generatore PWM 16 per fornire un'acquisizione ritardata del segnale VDS all'ingresso 10.
Il riferimento 20 indica una logica SR adattativa che agisce in cooperazione con il blocco di acquisizione ritardato 18 e con un blocco circuitale 22 che controlla (in modo adattivo) la/e soglia/e del comparatore 14.
In una o più forme di attuazione, la soglia del comparatore 14 può essere aumentata e diminuita entro un intervallo previsto [COMPTHMIN; COMPTHMAX] che dipende dalle caratteristiche del circuito di rilevamento e può essere acquisito con alcune misure.
Un piccolo condensatore può essere aggiunto nel circuito di rilevamento VS per ridurre la variazione di VDS nel rilevare la forma d'onda associata e ottenere una migliore regolazione della soglia.
Il diagramma di flusso di Figura 6 è esemplificativo di un procedimento di raddrizzamento sincrono (SR) adattativo che può essere eseguito ad ogni disattivazione del MOSFET o ad una frequenza inferiore (in quest'ultimo caso, la/e soglia/e del comparatore è/sono mantenuta/e costante/i su più cicli PWM).
Il blocco 100 nel diagramma di flusso di Figura 6 è rappresentativo della disattivazione del MOSFET, attivato come risultato del confronto, ad esempio nel comparatore 14, del valore rilevato (condizionato) per VDS con una soglia "precedente".
Il blocco 102 è esemplificativo della VDS che viene campionata dopo un ritardo fisso (ad esempio T-ADC) aggiunto al tempo di disattivazione CT del FET preso come tempo di partenza. Questa operazione può avvenire in modo automatico in un controllore digitale (ad esempio, un microcontrollore STM32 disponibile presso le aziende del gruppo ST) anche senza ricorrere a istruzioni software.
Ad esempio (in funzione del tipo di controllore) esiste la possibilità di aggiungere un certo ritardo (predeterminato) a partire da un evento (esterno) come il trigger del comparatore rispetto a un timer interno del controllore.
Il timer può essere lo stesso utilizzato per generare il segnale PWM (blocco generatore PWM 16) in microcontrollori avanzati (una cosiddetta "modalità autoritardata", ad esempio in STM32F334).
In alternativa, si può usare un ulteriore timer che inizia il conteggio ad un evento di innesco (ad esempio, il fronte di discesa del segnale PWM).
Se il microcontrollore non comprende connessioni di innesco interne, è possibile utilizzare un ulteriore pin del microcontrollore accoppiato con il segnale PWM e avviare l'ulteriore timer in corrispondenza di un fronte di discesa (vedere, ad esempio, la linea T in Figura 3).
Come risultato del raggiungimento da parte del timer di un certo valore di conteggio (cioè dopo che T-ADC è passato), viene attivato un ADC (campionamento).
In una o più forme di attuazione, l’innesco del comparatore può essere memorizzato in un registro in un timer (ad esempio, nella memoria del microcontrollore).
Con il risultato della misura ricevuto dall'ADC innescato al momento desiderato, in un blocco 104 può essere verificato se VDS come campionato è maggiore di un valore desiderato preimpostato, ad es. Vds_TH.
Se il controllo a 104 produce un risultato positivo (Y), un valore diminuito per la soglia (ad es. VTH_ON_OFF) nel comparatore 14 viene calcolato a 106 e viene eseguito un controllo a 108 per determinare se il valore così calcolato (non ancora impostato) è inferiore ad un rispettivo valore minimo, ad es. COMPTHMIN.
Se il controllo a 108 produce un esito positivo (Y), il valore minimo viene selezionato per la/e soglia/e del comparatore.
Se il controllo a 104 produce un esito negativo (N), un valore aumentato per la soglia (ad es. VTH_ON_OFF) nel comparatore 14 viene calcolato a 112 e viene eseguito un controllo a 114 se il valore così calcolato (non ancora impostato) è superiore a un rispettivo valore massimo, ad es. COMPTHMAX.
Se il controllo su 114 produce un risultato positivo (Y), il valore massimo viene selezionato per la/e soglia/e del comparatore.
A partire da uno qualsiasi di:
- blocco 110;
- esito negativo (N) del controllo a 108;
- blocco 116;
- esito negativo (N) dell'assegno in 114,
un (nuovo) valore per la soglia (ad es. VTH_ON_OFF) del comparatore può essere impostato a 118 come dettato da questi atti precedenti.
In una o più forme di attuazione, un circuito può comprendere:
- un controllore (ad esempio, CD) configurato per l'accoppiamento con un transistor ad effetto di campo (ad esempio, compreso in CP nella Figura 3) avente un canale del transistor ad effetto di campo tra i terminali di source e drain così come un diodo di body e un terminale di gate configurati per controllare il flusso di corrente elettrica nel canale del transistor ad effetto di campo, in cui il controllore può comprendere:
- una porta di rilevamento (ad esempio 10) configurata per rilevare (ad esempio VS) la tensione draina-source (ad esempio VDS) di detto transistor ad effetto di campo nonché una porta (ad esempio 12) configurata per pilotare il terminale di gate del transistor ad effetto di campo per attivare e disattivare alternativamente il transistor ad effetto di campo per fornire un flusso di corrente raddrizzato nel canale del transistor ad effetto di campo,
- un comparatore (ad esempio, 14) accoppiato alla porta di rilevamento, il comparatore configurato per eseguire un confronto della tensione drain-a-source del transistor ad effetto di campo con almeno una soglia di riferimento (ad es. VTH_ON_OFF: come notato, una singola soglia è discussa per semplicità) e rilevare attraversamenti alternati verso il basso (ad esempio, A) e verso l'alto (ad esempio, B) di detta almeno una soglia di riferimento da parte di detta tensione drain-a-source,
- un generatore di segnale PWM (ad esempio, 16) accoppiato al circuito comparatore e alla porta di pilotaggio, il generatore di segnale PWM configurato per pilotare (ad esempio, PWM_SR) il terminale di gate del transistor ad effetto di campo per attivare e disattivare il transistor ad effetto di campo come un risultato di detti attraversamenti alternati verso il basso e verso l'alto di detta almeno una soglia di riferimento da parte di detta tensione drain-a-source.
In una o più forme di attuazione, il generatore di segnale PWM può essere configurato per attivare il transistor ad effetto di campo con un certo ritardo (ad esempio TOD) rispetto ai rispettivi attraversamenti di detta almeno una soglia di riferimento mediante detta tensione drain-source.
In una o più forme di attuazione, il generatore di segnale PWM può essere configurato per mantenere attivo il transistor ad effetto di campo per intervalli di tempo di attivazione in eccesso rispetto a una soglia di tempo di attivazione inferiore (ad esempio, BT).
Una o più forme di attuazione possono comprendere:
- un blocco circuitale di acquisizione (ad esempio 18) accoppiato (ad esempio a T) al generatore di segnale PWM nel controllore in cui il blocco circuitale di acquisizione è sensibile ai tempi di disattivazione del transistor ad effetto di campo (ad esempio CT), il blocco circuitale di acquisizione accoppiato alla porta di rilevamento e configurato per rilevare la tensione drain-a-source del transistor ad effetto di campo con un certo ritardo (ad esempio T-ADC) rispetto a tempi di disattivazione dei transistor ad effetto di campo,
- una rete adattiva (ad esempio, 20, 22) accoppiata al blocco circuitale di acquisizione nel controllore, la rete adattiva configurata per controllare detti tempi di disattivazione del transistor ad effetto di campo in funzione della tensione drain-a-source rilevata con un certo ritardo in corrispondenza di detto blocco circuitale di acquisizione.
Una o più forme di attuazione possono comprendere una rete adattiva configurata per comparare (ad esempio, in 104 Figura 6) la tensione drain-a-source (VDS) del transistor ad effetto di campo rilevata con un certo ritardo (T-ADC) in detto blocco circuitale di acquisizione con un valore di acquisizione di soglia (ad esempio, VDS_TH) fa sì che detti tempi di disattivazione del transistor ad effetto di campo si verifichino dopo risp. prima (ad esempio a causa di una variazione della soglia nel comparatore 14) come risultato del fatto che la tensione drain-a-source del transistor ad effetto di campo rilevata con un certo ritardo in corrispondenza di detto blocco circuitale di acquisizione è al di sotto risp. al di sopra di detto valore di soglia di acquisizione.
In una o più forme di attuazione la rete adattiva può essere sistemata tra il blocco circuitale di acquisizione ed il comparatore, la rete adattiva configurata per variare (vedere, ad esempio, da 100 a 118 nella Figura 6) detta almeno una soglia di riferimento in funzione della tensione drain-a-source del transistor ad effetto di campo rilevato con un certo ritardo in corrispondenza di detto blocco circuitale di acquisizione.
In una o più forme di attuazione, il controllore può comprendere un controllore digitale.
In una o più forme di attuazione, un dispositivo quale, ad esempio, un convertitore per l'uso in carica batterie per dispositivi elettronici, disposizioni di alimentazione USB (USB-PD), adattatori e così via, può includere:
- una rete raddrizzatrice (ad esempio, T, L, C, F1, F2 in Figura 1) comprendente almeno un transistor ad effetto di campo avente un canale da transistor ad effetto di campo tra i terminali di source e drain così come un diodo di body e un terminale di gate configurati per controllare il flusso di corrente elettrica nel canale di transistor ad effetto di campo,
- un circuito secondo una o più forme di attuazione, avente la porta di rilevazione accoppiata ad almeno un transistor ad effetto di campo e configurato (ad esempio VS) per rilevare la tensione drain-a-source almeno su un detto transistor ad effetto di campo e pilotare la porta accoppiata al terminale di gate di detto almeno un transistor ad effetto di campo per attivare e disattivare alternativamente detto almeno un transistor ad effetto di campo per fornire un flusso di corrente raddrizzato nel canale.
In una o più forme di attuazione, un procedimento per pilotare un transistor ad effetto di campo avente un canale di transistor ad effetto di campo tra terminali di source e drain così come un diodo di body e un terminale di gate configurato per controllare il flusso di corrente elettrica nel canale del transistor ad effetto di campo, può comprendere:
- rilevare la tensione drain-a-source del transistor ad effetto di campo e pilotare un terminale di gate del transistor ad effetto di campo per attivare e disattivare alternativamente il transistor ad effetto di campo per fornire un flusso di corrente raddrizzato nel canale del transistor ad effetto di campo,
- eseguire un confronto della tensione drain-a-source del transistor ad effetto di campo con almeno una soglia di riferimento e rilevare attraversamenti alternati verso il basso e verso l'alto di detta almeno una soglia di riferimento da parte di detta tensione drain-a-source,
- pilotare il terminale di gate del transistor ad effetto di campo attivando e disattivando il transistor ad effetto di campo come risultato di detti attraversamenti alternati verso il basso e verso l'alto di almeno una detta almeno una soglia di riferimento da parte di detta tensione drain-a-source.
Fatti salvi i principi sottostanti, i dettagli e le forme di attuazione possono variare, anche in modo significativo, rispetto a quanto descritto a titolo di esempio, senza allontanarsi dall'entità della protezione.
L'entità della protezione è determinata dalle rivendicazioni allegate.

Claims (9)

  1. RIVENDICAZIONI 1. Circuito, comprendente: - un controllore (CD) configurato per l'accoppiamento con un transistor ad effetto di campo (CP) avente un canale di transistor ad effetto di campo tra terminali di source e drain così come un diodo di body e un terminale di gate configurato per controllare il flusso di corrente elettrica nel canale di transistor ad effetto di campo, in cui il controllore (CD) comprende: - una porta di rilevamento (10) configurata per rilevare (VS) la tensione drain-a-source (VDS) di detto transistor ad effetto di campo nonché una porta di pilotaggio (12) configurata per pilotare il terminale di gate del transistor ad effetto di campo per attivare e disattivare alternativamente il transistor ad effetto di campo per fornire un flusso di corrente raddrizzato nel canale di transistor ad effetto di campo, - un comparatore (14) accoppiato alla porta di rilevamento (10), il comparatore configurato per eseguire un confronto tra la tensione drain-a-source (VDS) del transistor ad effetto di campo con almeno una soglia di riferimento (VTH_ON_OFF) e rilevare attraversamenti alternati verso il basso (A) e verso l'alto (B) di detta almeno una soglia di riferimento da parte di detta tensione drain-asource (VDS), - un generatore di segnale PWM (16) accoppiato al circuito comparatore (14) e alla porta di pilotaggio (12), il generatore di segnale PWM (16) configurato per pilotare (PWM_SR) il terminale di gate del transistor ad effetto di campo per attivare e disattivare il transistor ad effetto di campo come risultato di detti attraversamenti alternati verso il basso (A) e verso l'alto (B) di detta almeno una soglia di riferimento da parte di detta tensione drain-asource (VDS).
  2. 2. Circuito secondo la rivendicazione 1, in cui il generatore di segnale PWM (16) è configurato per attivare il transistor ad effetto di campo con un certo ritardo (TOD) rispetto ai rispettivi attraversamenti (A) di detta almeno una soglia di riferimento da parte di detta tensione drain-a-source (VDS).
  3. 3. Circuito secondo la rivendicazione 1 o la rivendicazione 2, in cui il generatore di segnali PWM (16) è configurato per mantenere il transistor ad effetto di campo attivato per intervalli di tempo di attivazione in eccesso rispetto ad una soglia di tempo di attivazione inferiore (BT).
  4. 4. Circuito secondo una qualsiasi delle rivendicazioni precedenti, comprendente: - un blocco circuitale di acquisizione (18) accoppiato (T) al generatore di segnale PWM (16) nel controllore (CD) in cui il blocco circuitale di acquisizione (18) è sensibile ai tempi di disattivazione del transistor a effetto di campo (CT), il blocco circuitale di acquisizione (18) accoppiato alla porta di rilevamento (10) e configurato per rilevare la tensione drain-a-source (VDS) del transistor ad effetto di campo con un certo ritardo (T-ADC) rispetto a tempi di disattivazione del transistor a effetto di campo (CT) , - una rete adattiva (20, 22) accoppiata al blocco circuitale di acquisizione (18) nel controllore (CD), la rete adattiva (20, 22) configurata per controllare (22) detti tempi di disattivazione del transistor ad effetto di campo (CT) in funzione della tensione drain-a-source (VDS) del transistor a effetto di campo rilevata con un certo ritardo (T-ADC) in corrispondenza di detto blocco circuitale di acquisizione (18).
  5. 5. Circuito secondo la rivendicazione 4, comprendente la rete adattiva (20, 22) configurata per confrontare (104) la tensione drain-a-source (VDS) del transistor ad effetto di campo rilevata con un certo ritardo (T-ADC) in detto blocco circuitale di acquisizione (18) con un valore di soglia di acquisizione per far sì che detti tempi di disattivazione del transistor ad effetto di campo (CT) si verifichino dopo risp. prima come risultato del fatto che la tensione drain-a-source (VDS) del transistor ad effetto di campo rilevata con un certo ritardo (T-ADC) in corrispondenza di detto blocco circuitale di acquisizione (18) è al di sotto risp. al di sopra di detto valore di soglia di acquisizione.
  6. 6. Circuito secondo la rivendicazione 4 o la rivendicazione 5 comprendente la rete adattiva (20, 22) disposta tra il blocco circuitale di acquisizione (18) e il comparatore (14), la rete adattiva configurata per variare (100 a 118) detta almeno una soglia di riferimento (VTH_ON_OFF) in funzione della tensione drain-a-source (VDS) del transistor ad effetto di campo rilevata con un certo ritardo (T-ADC) in corrispondenza di detto blocco circuitale di acquisizione (18).
  7. 7. Circuito secondo una qualsiasi delle rivendicazioni precedenti, in cui il controllore (CD) comprende un controllore digitale.
  8. 8. Dispositivo, comprendente: - una rete raddrizzatrice (T, L, C, F1, F2) comprendente almeno un transistor ad effetto di campo (F1, F2) avente un canale di transistor ad effetto di campo tra terminali di source e drain così come un diodo di body e un terminale di gate configurato per controllare il flusso di corrente elettrica nel canale di transistor ad effetto di campo, - un circuito secondo una qualsiasi delle rivendicazioni 1 a 7 avente la porta di rilevamento (10) accoppiata (VS) ad almeno un transistor ad effetto di campo e configurata per rilevare la tensione drain-a-source (VDS) di detto almeno un transistor ad effetto di campo e la porta di pilotaggio (12) accoppiata al terminale di gate di detto almeno un transistor ad effetto di campo per attivare e disattivare alternativamente detto almeno un transistor ad effetto di campo per fornire un flusso di corrente raddrizzato nel suo canale.
  9. 9. Procedimento per pilotare un transistor ad effetto di campo (CP) avente un canale di transistor ad effetto di campo tra terminali di source e drain così come un diodo di body e un terminale di gate configurato per controllare il flusso di corrente elettrica nel canale del transistor ad effetto di campo, il procedimento comprendendo: - rilevare (10) la tensione drain-a-source (VDS) del transistor ad effetto di campo e pilotare (12) il terminale di gate del transistor ad effetto di campo per attivare e disattivare alternativamente il transistor ad effetto di campo per fornire un flusso di corrente raddrizzata nel canale del transistor ad effetto di campo, - eseguire un confronto tra la tensione drain-a-source (VDS) del transistor ad effetto di campo con almeno una soglia di riferimento (VTH_ON_OFF) e rilevare attraversamenti alternati verso il basso (A) e verso l'alto (B) di detta almeno una soglia di riferimento da parte di detta tensione drain-a-source (VDS), - pilotare (PWM_SR) il terminale di gate del transistor ad effetto di campo attivando e disattivando il transistor ad effetto di campo come risultato di detti attraversamenti alternati verso il basso (A) e verso l'alto (B) di detta almeno una soglia di riferimento da parte di detta tensione drain-a-source (VDS).
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