HK1007366B - Broadband digital phase aligner - Google Patents

Broadband digital phase aligner Download PDF

Info

Publication number
HK1007366B
HK1007366B HK98106539.8A HK98106539A HK1007366B HK 1007366 B HK1007366 B HK 1007366B HK 98106539 A HK98106539 A HK 98106539A HK 1007366 B HK1007366 B HK 1007366B
Authority
HK
Hong Kong
Prior art keywords
data
register
phase
output
registers
Prior art date
Application number
HK98106539.8A
Other languages
German (de)
English (en)
Chinese (zh)
Other versions
HK1007366A1 (en
Inventor
W. Lowrey Scott
A. Porter Jeffrey
Original Assignee
General Dynamics Decision Systems, Inc.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Dynamics Decision Systems, Inc. filed Critical General Dynamics Decision Systems, Inc.
Publication of HK1007366B publication Critical patent/HK1007366B/en
Publication of HK1007366A1 publication Critical patent/HK1007366A1/en

Links

Claims (9)

  1. Appareil (50) pour aligner la phase de données numériques par rapport à la phase ⌀(0) d'un signal d'horloge, comprenant :
    un moyen d'entrée (18) pour recevoir les données numériques (D) que l'on souhaite aligner,
    M moyens de retard (70, 78, 82) fournissant M retards incrémentiels (D1, D2, D3),
    P registres (72, 76, 84, 86) de N étages chacun, où P = M + 1, les données (D) étant couplées en série à travers les M moyens de retard (70, 78, 82) et aux P registres (72, 76, 84, 86) disposés de telle façon qu'un premier registre (72) des P registres (72, 76, 84, 86) a son entrée couplée à une entrée d'un premier moyen (70) des M moyens de retard (70, 78, 82),
    un deuxième registre (76) a son entrée couplée à une entrée d'un deuxième moyen (78) des M moyens de retard (70, 78, 82), et ainsi de suite jusqu'à un (P-1)ème registre (84) ayant son entrée couplée à une entrée d'un Mème moyen de retard (82) et un Pème registre (86) ayant son entrée couplée à une sortie du Mème moyen de retard (82), et comprenant en outre :
    des moyens pour comparer (90, 92, 94, 96) les signaux dérivés des P registres (72, 76, 84, 86) en paires adjacentes séparées à leurs entrées par l'un des M moyens de retard (70, 78, 82), le Pème registre (86) étant comparé à un signal (73') provenant du premier registre (72), de façon à prévoir un signal de discordance (W, X, Y, Z) indiquant au cours duquel des retards (D1, D2, D3) fournis par les M moyens de retard (70, 78, 82) une transition de données (102 - 138) s'est produite, et
    un moyen logique (54) pour recevoir le signal de discordance (W, X, Y, Z) et sélectionner comme sortie de données alignées une parmi au moins deux sorties de données (D, DD) dérivées des sorties d'au moins deux des P registres (72, 76, 84, 86), caractérisé en ce qu'un signal provenant du Pème registre (86) est comparé à un signal provenant dudit premier registre (72) pour prévoir un signal de discordance indiquant au cours duquel des retards fournis par lesdits M moyens de retard (70, 78, 82) une transition de données s'est produite.
  2. Appareil (50) selon la revendication 1, dans lequel les au moins deux registres parmi les P registres (72, 76, 84, 86) sont séparés à leurs entrées par au moins un retard incrémentiel (70, 78, 82).
  3. Appareil (50) selon la revendication 1, dans lequel les au moins deux registres parmi les P registres (72, 76, 84, 86) sont séparés à leurs entrées par au moins deux retards incrémentiels (D1, D2, D3).
  4. Appareil (50) selon la revendication 1, dans lequel M ≥ 2 et N ≥ 1.
  5. Appareil (50) selon la revendication 4, dans lequel M ≥ 3 et N ≥ 3.
  6. Appareil (50) selon la revendication 5, dans lequel les au moins deux registres parmi les P registres (72, 76, 84, 86) sont le premier (72) et le troisième registre (84).
  7. Appareil (50) selon la revendication 1, dans lequel M = 3 et P = 4 et il y a P moyens pour comparer (90, 92, 94, 96) les signaux dérivés des registres (72, 76, 84, 86) en paires adjacentes, et dans lequel le moyen logique (54) permute la sélection de l'une de deux données de sortie (D ou DD) entre elles selon si les entrées des premier à quatrième moyens pour comparer (90, 92, 94, 96) les signaux sont pareilles (oui) ou non (non), où W, X, Y, Z représentent des sorties binaires, respectivement des premier au quatrième moyens comparateurs (90, 92, 94, 96), de la façon suivante : Moyen comparateur Entrées égales? Sortie D/DD sélectionnée actuellement Permuter, oui ou non, les sorties D/DD? premier (W) oui (W=0) sans importance non non (W=1) D oui ; sélectionner données ultérieures non (W=1) DD non deuxième oui (X=0) sans importance non (X) non (X=1) D non non (X=1) DD oui ; sélectionner données antérieures troisième oui (Y=0) sans importance non (Y) non (Y=1) D non non (Y=1) DD oui ; sélectionner données ultérieures quatrième oui (Z=0) sans importance non (Z) non (Z=1) D oui ; sélectionner données antérieures non (Z=1) DD non
  8. Appareil (50) selon la revendication 1, dans lequel ledit moyen logique (54) fournit un signal de sélection qui sélectionne comme sortie de données alignées, parmi au moins deux sorties de données (D, DD), celle dont la transition est plus distante dans le temps d'une transition de signal d'horloge correspondante (100, 110, 120, 130).
  9. Appareil (50) selon la revendication 1, dans lequel ledit moyen logique (54) et ledit moyen comparateur (90, 92, 94, 96) sont destinés à employer une règle pour déterminer laquelle des au moins deux sorties de données (D, DD) doit être sélectionnée, où la règle comprend :
    (i) Déterminer quelle sortie de données (D, DD) est sélectionnée actuellement ;
    (ii) Lorsque les données d'une sortie de données sélectionnée actuellement (D, DD) ne constituent pas une borne d'un secteur d'espace de phase contenant la transition de données TR, ne pas intervenir ; ou
    (iii) Lorsque les données de la sortie de données sélectionnée actuellement (D, DD) constituent une borne d'un secteur d'espace de phase contenant la transition de données TR, déterminer le sens de la rotation à effectuer autour d'un cercle de phase pour aller des données d'un emplacement actuel de sortie de données (D, DD) aux données d'un autre emplacement de sortie de données (D, DD) qui ne constituent pas une borne d'un secteur d'espace de phase contenant la transition de données TR, sans passer par la transition de données TR ; et
    (iv) Lorsque la rotation s'effectue dans un premier sens, sélectionner les données antérieures dans un autre flot de données de sortie mémorisé temporairement en vue de les fournir à la sortie de données alignées ; ou
    (v) Lorsque la rotation s'effectue dans un deuxième sens de rotation opposé, sélectionner les données ultérieures dans l'autre flot de données de sortie mémorisé temporairement en vue de les fournir à la sortie de données alignées.
HK98106539A 1991-05-01 1998-06-25 Broadband digital phase aligner HK1007366A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US69417591A 1991-05-01 1991-05-01
US694175 1991-05-01

Publications (2)

Publication Number Publication Date
HK1007366B true HK1007366B (en) 1999-04-09
HK1007366A1 HK1007366A1 (en) 1999-04-09

Family

ID=24787717

Family Applications (1)

Application Number Title Priority Date Filing Date
HK98106539A HK1007366A1 (en) 1991-05-01 1998-06-25 Broadband digital phase aligner

Country Status (5)

Country Link
US (1) US5278873A (fr)
EP (1) EP0511836B1 (fr)
JP (1) JPH05191225A (fr)
DE (1) DE69218999T2 (fr)
HK (1) HK1007366A1 (fr)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9300679L (sv) * 1993-03-01 1994-09-02 Ellemtel Utvecklings Ab Bitsynkroniserare
US5587675A (en) * 1993-08-12 1996-12-24 At&T Global Information Solutions Company Multiclock controller
US5533072A (en) * 1993-11-12 1996-07-02 International Business Machines Corporation Digital phase alignment and integrated multichannel transceiver employing same
KR960009536B1 (en) * 1993-12-21 1996-07-20 Korea Electronics Telecomm Apparatus for arranging frame phase
US5532632A (en) * 1994-02-01 1996-07-02 Hughes Aircraft Company Method and circuit for synchronizing an input data stream with a sample clock
US5487095A (en) * 1994-06-17 1996-01-23 International Business Machines Corporation Edge detector
JP3233801B2 (ja) * 1994-12-09 2001-12-04 沖電気工業株式会社 ビット位相同期回路
US5610548A (en) * 1995-09-08 1997-03-11 International Business Machines Corporation Split drive clock buffer
US5656963A (en) * 1995-09-08 1997-08-12 International Business Machines Corporation Clock distribution network for reducing clock skew
US5614845A (en) * 1995-09-08 1997-03-25 International Business Machines Corporation Independent clock edge regulation
US5828257A (en) * 1995-09-08 1998-10-27 International Business Machines Corporation Precision time interval division with digital phase delay lines
US5675273A (en) * 1995-09-08 1997-10-07 International Business Machines Corporation Clock regulator with precision midcycle edge timing
US5608357A (en) * 1995-09-12 1997-03-04 Vlsi Technology, Inc. High speed phase aligner with jitter removal
US5905769A (en) * 1996-05-07 1999-05-18 Silicon Image, Inc. System and method for high-speed skew-insensitive multi-channel data transmission
US5831459A (en) * 1995-11-13 1998-11-03 International Business Machines Corporation Method and system for adjusting a clock signal within electronic circuitry
KR0153952B1 (ko) * 1995-12-16 1998-11-16 양승택 고속 디지털 데이터 리타이밍 장치
US5748020A (en) * 1996-02-02 1998-05-05 Lsi Logic Corporation High speed capture latch
US5694062A (en) * 1996-02-02 1997-12-02 Lsi Logic Corporation Self-timed phase detector and method
US5633899A (en) * 1996-02-02 1997-05-27 Lsi Logic Corporation Phase locked loop for high speed data capture of a serial data stream
US5692166A (en) * 1996-04-19 1997-11-25 Motorola, Inc. Method and system for resynchronizing a phase-shifted received data stream with a master clock
US6115769A (en) * 1996-06-28 2000-09-05 Lsi Logic Corporation Method and apparatus for providing precise circuit delays
US6182237B1 (en) 1998-08-31 2001-01-30 International Business Machines Corporation System and method for detecting phase errors in asics with multiple clock frequencies
US6466626B1 (en) 1999-02-23 2002-10-15 International Business Machines Corporation Driver with in-situ variable compensation for cable attenuation
US6557066B1 (en) 1999-05-25 2003-04-29 Lsi Logic Corporation Method and apparatus for data dependent, dual level output driver
US6294937B1 (en) 1999-05-25 2001-09-25 Lsi Logic Corporation Method and apparatus for self correcting parallel I/O circuitry
US7418068B2 (en) * 2001-02-24 2008-08-26 International Business Machines Corporation Data capture technique for high speed signaling
US20020170591A1 (en) * 2001-05-15 2002-11-21 Pharmaseq, Inc. Method and apparatus for powering circuitry with on-chip solar cells within a common substrate
US20030061564A1 (en) * 2001-09-27 2003-03-27 Maddux John T. Serial data extraction using two cycles of edge information
US7092466B2 (en) * 2001-12-17 2006-08-15 Broadcom Corporation System and method for recovering and deserializing a high data rate bit stream
US6690201B1 (en) * 2002-01-28 2004-02-10 Xilinx, Inc. Method and apparatus for locating data transition regions
US7099416B2 (en) * 2002-02-06 2006-08-29 Broadcom Corporation Single ended termination of clock for dual link DVI receiver
US7308059B2 (en) * 2002-02-06 2007-12-11 Broadcom Corporation Synchronization of data links in a multiple link receiver
US7120203B2 (en) * 2002-02-12 2006-10-10 Broadcom Corporation Dual link DVI transmitter serviced by single Phase Locked Loop
JP2003333110A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp シリアルデータ受信回路
US7034597B1 (en) 2004-09-03 2006-04-25 Ami Semiconductor, Inc. Dynamic phase alignment of a clock and data signal using an adjustable clock delay line
US7433442B2 (en) * 2004-09-23 2008-10-07 Standard Microsystems Corporation Linear half-rate clock and data recovery (CDR) circuit
TW200710632A (en) * 2005-09-09 2007-03-16 Via Tech Inc Timing adjustment circuit and method
US20070058766A1 (en) * 2005-09-14 2007-03-15 Tellabs Operations, Inc. Methods and apparatus for recovering serial data
EP1798887B1 (fr) * 2005-12-16 2010-04-21 STMicroelectronics (Research & Development) Limited Synchroniseur isochrone
US7863931B1 (en) * 2007-11-14 2011-01-04 Lattice Semiconductor Corporation Flexible delay cell architecture
US7768325B2 (en) * 2008-04-23 2010-08-03 International Business Machines Corporation Circuit and design structure for synchronizing multiple digital signals
US20160080138A1 (en) * 2014-09-17 2016-03-17 Telefonaktiebolaget L M Ericsson (Publ) Method and apparatus for timing synchronization in a distributed timing system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2567696B1 (fr) * 1984-07-13 1991-06-28 Thomas Alain Dispositif de cadrage automatique d'horloge locale par rapport a un signal de donnees et circuit d'echantillonnage en comportant application
US4756011A (en) * 1986-12-24 1988-07-05 Bell Communications Research, Inc. Digital phase aligner
US4841551A (en) * 1987-01-05 1989-06-20 Grumman Aerospace Corporation High speed data-clock synchronization processor
US4821296A (en) * 1987-08-26 1989-04-11 Bell Communications Research, Inc. Digital phase aligner with outrigger sampling
US4839907A (en) * 1988-02-26 1989-06-13 American Telephone And Telegraph Company, At&T Bell Laboratories Clock skew correction arrangement
US4949361A (en) * 1989-06-26 1990-08-14 Tektronix, Inc. Digital data transfer synchronization circuit and method

Similar Documents

Publication Publication Date Title
EP0511836B1 (fr) Appareil pour l'alignement numérique de la phase à bande large
HK1007366B (en) Broadband digital phase aligner
CA1215750A (fr) Correlateur de phases numerique
US4821296A (en) Digital phase aligner with outrigger sampling
US5777567A (en) System and method for serial to parallel data conversion using delay line
US5412698A (en) Adaptive data separator
US4756011A (en) Digital phase aligner
EP0392653B1 (fr) Interface de données asynchrone pour vitesse élevée
US5313501A (en) Method and apparatus for deskewing digital data
US20030198309A1 (en) Channel time calibration means
US4965884A (en) Data alignment method and apparatus
US5359630A (en) Method and apparatus for realignment of synchronous data
US4979190A (en) Method and apparatus for stabilized data transmission
US4811364A (en) Method and apparatus for stabilized data transmission
US5689530A (en) Data recovery circuit with large retime margin
JPH0150150B2 (fr)
US7606341B2 (en) Circuit for bit alignment in high speed multichannel data transmission
US6704882B2 (en) Data bit-to-clock alignment circuit with first bit capture capability
US6907096B1 (en) Data recovery method and apparatus
US10498345B1 (en) Multiple injection lock ring-based phase interpolator
US4682343A (en) Processing circuit with asymmetry corrector and convolutional encoder for digital data
US3851101A (en) Adaptive phase synchronizer
EP0237238B1 (fr) Décodeur
US4827490A (en) Method of synchronizing two binary trains
US5748123A (en) Decoding apparatus for Manchester code