FR3103315A1 - Procédé de fabrication de puces électroniques - Google Patents

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Abstract

Procédé de fabrication de puces électroniques La présente description concerne un procédé de fabrication de puces électroniques, comprenant les étapes suivantes : former, du coté d'une première face d'un substrat semiconducteur (11) dans et sur lequel ont été préalablement formés une pluralité de circuits intégrés, des tranchées (27) délimitant latéralement une pluralité de puces comprenant chacune un unique circuit intégré ; et déposer une couche électriquement isolante (29) sur les parois latérales des tranchées (27) par un procédé de dépôt ALD, de façon à isoler les flancs de chaque puce. Figure pour l'abrégé : Fig. 8

Description

Procédé de fabrication de puces électroniques
La présente description concerne un procédé de fabrication de puces électroniques. Elle vise plus particulièrement un procédé de fabrication de puces électroniques dont les flancs sont protégés par une couche d'un matériau électriquement isolant.
Une puce électronique comprend classiquement un circuit intégré formé dans et sur un substrat semiconducteur. Pour de nombreuses applications, on souhaite pouvoir disposer de puces électroniques dans lesquelles les flancs du substrat sont revêtus d'une couche d'un matériau électriquement isolant. Ceci permet de protéger le substrat contre d'éventuelles remontées de soudure sur ses flancs lors du montage de la puce dans un dispositif extérieur.
Les procédés connus de fabrication de puces électroniques à flancs isolés présentent divers inconvénients.
Un mode de réalisation pallie tout ou partie des inconvénients des procédés de fabrication des puces électroniques connues.
Un mode de réalisation prévoit un procédé de fabrication de puces électroniques, comprenant les étapes suivantes :
  1. former, du coté d'une première face d'un substrat semiconducteur dans et sur lequel ont été préalablement formés une pluralité de circuits intégrés, des tranchées délimitant latéralement une pluralité de puces comprenant chacune un unique circuit intégré ; et
  2. déposer une couche électriquement isolante sur les parois latérales des tranchées par un procédé de dépôt ALD, de façon à isoler les flancs de chaque puce.
Selon un mode de réalisation, lors des étapes a) et b), les puces sont maintenues par un film support fixé du côté du substrat semiconducteur opposé à sa première face.
Selon un mode de réalisation, les tranchées formées à l'étape a) débouchent sur le film support.
Selon un mode de réalisation, la couche électriquement isolante déposée à l'étape b) s'étend en outre, sur chaque puce, du côté de la première face du substrat semiconducteur.
Selon un mode de réalisation, chaque puce comprend au moins un plot métallique de connexion du côté du substrat semiconducteur opposé à sa première face.
Selon un mode de réalisation, les tranchées sont formées par sciage.
Selon un mode de réalisation, l'étape b) est précédée d'une étape de dépôt d'une couche de résine de protection sur la première face du substrat semiconducteur.
Selon un mode de réalisation, l'étape a) est précédée d'une étape d'amincissement du substrat semiconducteur par sa première face.
Selon un mode de réalisation, ladite couche électriquement isolante comprend au moins une couche d'oxyde.
Selon un mode de réalisation, ladite couche électriquement isolante comprend au moins une couche en un matériau du groupe comprenant l'alumine, le dioxyde de silicium et le dioxyde de titane.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles:
la figure 1 illustre une étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation;
la figure 2 illustre une autre étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation;
la figure 3 illustre une autre étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation;
la figure 4 illustre une autre étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation;
la figure 5 illustre une autre étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation;
la figure 6 illustre une autre étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation;
la figure 7 illustre une autre étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation;
la figure 8 illustre une autre étape d'un procédé de fabrication de puces électroniques, selon un mode de réalisation; et
la figure 9 illustre un exemple d'une puce électronique réalisée par le procédé des figures 1 à 8.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la réalisation des circuits intégrés, présents dans les puces électroniques, n'a pas été détaillée.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10% près, de préférence à 5% près.
Les figures 1 à 8 sont des vues en coupe illustrant des étapes successives d'un exemple d'un procédé de fabrication de puces électroniques selon un mode de réalisation.
La figure 1 est une vue en coupe d'une structure de départ comprenant un substrat semiconducteur 11 dans et sur lequel des circuits intégrés 17 ont été préalablement formés. Les circuits 17 sont par exemple tous identiques aux dispersions de fabrication près. Le substrat 11 peut correspondre à une plaque d'un matériau semiconducteur, par exemple du silicium. Le substrat 11 a, par exemple, une épaisseur comprise entre 300 et 900 µm, par exemple une épaisseur d'environ 725 µm.
La structure de la figure 1 comprend en outre un empilement de couches isolantes et conductrices 13 revêtant la face supérieure du substrat 11, appelé empilement d'interconnexion, dans lequel peuvent être formés des éléments d'interconnexion des composants de chaque circuit 17. L'empilement d'interconnexion 13 comprend en outre, pour chaque circuit intégré 17, un ou plusieurs plots de contact métalliques 15 affleurant la face supérieure du circuit intégré 17 et destinés à être connectés à un dispositif extérieur. Dans l'exemple de la figure 1, trois plots de contact métalliques 15 sont représentés pour chaque circuit 17 toutefois le nombre de plots de contact métalliques 15 par circuit 17 peut être différent de trois.
Chaque circuit intégré 17 comprend, par exemple, un ou plusieurs composants électroniques (transistors, diodes, thyristors, triacs, etc.).
En figure 1, trois circuits intégrés 17 ont été représentés, étant entendu que, en pratique, le nombre de circuits intégrés 17 formés dans et sur le substrat 11 peut être différent de trois.
La figure 2 est une vue en coupe illustrant une étape de formation de piliers métalliques 19 de connexion sur et en contact avec les plots métalliques 15.
Plus particulièrement, dans cet exemple, on vient former un pilier de connexion 19 sur chaque plot 15. Chaque pilier 19 s'étend par exemple, en vue de dessus, sur toute la surface du plot 15 sous-jacent. Chaque pilier 19 a, par exemple, en vue de dessus une forme carrée ou rectangulaire. A titre de variante, les piliers peuvent avoir d'autres formes, par exemple une forme circulaire. La face supérieure des piliers 19 est par exemple sensiblement plane. Les piliers 19 peuvent, par exemple, être formés par croissance électrolytique. Les piliers 19 peuvent être en un alliage à base d'étain, par exemple un alliage à base d'étain et d'argent (SnAg), par exemple un alliage étain-argent-cuivre.
Dans la suite de cette description on considère la face inférieure de la structure, dans l'orientation de la figure 2, comme étant la face arrière et la face supérieure de la structure, dans l'orientation de la figure 2, comme étant la face avant.
La figure 3 illustre une étape d'amincissement, par sa face arrière, de la structure obtenue à l'issue de l'étape de la figure 2. Préalablement à l'amincissement, la structure est fixée, par sa face avant, sur un film support 21 par exemple un film adhésif. L'amincissement est ensuite réalisé, par exemple par meulage mécanique. L'amincissement, peut, en variante être réalisé par CMP (de l'anglais "Chemical Mechanical Polishing" – polissage mécano-chimique).
Dans cet exemple, le substrat 11 est aminci par sa face arrière jusqu'à atteindre la face inférieure des circuits 17 (figure 1). A l'issue de cette étape, l'épaisseur du substrat 11 est, par exemple, égale à environ 200 µm.
La figure 4 est une vue en coupe, illustrant une étape de dépôt d'une couche de résine de protection 23, en face arrière de la structure obtenue à l'issue de l'étape de la figure 3. La couche de résine 23 s'étend par exemple de façon continue et sur une épaisseur sensiblement constante sur toute la face arrière du substrat 11.
A titre d'exemple, la couche de résine 23 est en une résine époxy. La couche de résine 23 a, par exemple, une épaisseur de l'ordre de 25 µm.
La couche de résine 23 peut être une résine opaque, par exemple une résine noire. La couche de résine 23 permet de donner à la face arrière des puces un aspect visuel qui peut être recherché par certains industriels. L'utilisation d'une résine opaque permet en outre de protéger le substrat des rayonnements ultraviolets.
L'étape illustrée en figure 4 peut être suivie d'une étape de marquage des puces par gravure, sur chaque puce, d'un motif de marquage, par exemple un code d'identification ou un logo, sur la face arrière de la couche de résine 23. Le marquage est par exemple réalisé par gravure laser.
La figure 5 illustre une étape de retrait du film support 21 en face avant de la structure.
La figure 6 illustre une étape de fixation de la structure, par sa face avant, sur un film support 25. On notera que dans l'exemple de la figure 6, l'orientation de la structure est inversée par rapport aux vues en coupe des figures précédentes.
La figure 7 est une vue en coupe dans la même orientation que la figure 6, illustrant une étape de découpe de la structure en puces individuelles comprenant chacune un unique circuit intégré 17. Lors de cette étape, des tranchées 27 sont réalisées à partir de la face arrière de la structure. En vue de dessus, les tranchées 27 s'étendent entre les circuits intégrés 17 de sorte que chaque circuit intégré 17 soit séparé de son ou ses voisins, par une tranchée 27. A titre d'exemple, chaque circuit intégré 17 est entièrement délimité, latéralement, par des tranchées 27. Dans cet exemple, les tranchées 27 s'étendent, verticalement de la face supérieure de la couche de résine de protection 23 jusqu'à la face supérieure du film support 25. Autrement dit, dans cet exemple, les tranchées 27 traversent entièrement la couche de résine 23, le substrat 11 et l'empilement d'interconnexion 13. Les tranchées 27 sont, par exemple, réalisées par sciage. Lors de cette étape, l'alignement de l'outil de découpe est réalisé à partir de la face avant de la structure. Pour cela, on choisira de préférence un film 25 transparent à la longueur d'onde ou aux longueurs d'ondes d'éclairement de l'outil d'alignement.
A l'issue de cette étape, on obtient une pluralité de puces individuelles reliées uniquement par le film support 25.
La figure 8 est une vue en coupe, dans la même orientation que la figure 7, illustrant une étape de dépôt d'une couche 29 électriquement isolante, sur la face arrière de la structure obtenue à l'issue de l'étape de la figure 7. Dans cet exemple, la couche 29 est déposée de façon continue et sur une épaisseur sensiblement constante sur toute la surface arrière de la structure, c'est-à-dire sur la face supérieure de la couche 23, ainsi que sur les parois latérales et au fond des tranchées 27. En particulier, dans cet exemple, la couche 29 est déposée sur et en contact avec les flancs du substrat 11 de chaque puce.
La couche 29 est déposée par dépôt ALD (de l'anglais "Atomic Layer Deposition" – dépôt en couches mono-atomiques successives). Le dépôt de la couche 29 peut être réalisé à basse température, par exemple à une température inférieure à 100°C, par exemple de l'ordre de 80°C. La couche 29 a, par exemple, une épaisseur comprise entre 5 et 50 nm, de préférence entre 20 et 40 nm.
A titre d'exemple, la couche 29 peut être une couche d'oxyde, par exemple une couche d'alumine (Al2O3), une couche de dioxyde de titane (TiO2), une couche de dioxyde de silicium (SiO2), ou tout autre matériau susceptible d'être déposé par ALD. A titre de variante, la couche 29 peut comprendre un empilement de plusieurs couches de matériaux distincts successivement déposées par ALD.
Les puces peuvent ensuite être prélevées sur le film support 25 en vue de leur montage dans un dispositif extérieur.
La figure 9 est une vue en coupe, dans la même orientation que la figure 8, illustrant un exemple de puce électronique obtenue par le procédé de fabrication des figures 1 à 8, après prélèvement sur le film support 25.
Un avantage du procédé décrit ci-dessus est qu'il est particulièrement simple à mettre en oeuvre et permet, par l'utilisation du procédé de dépôt ALD, d'obtenir une isolation électrique latérale mince et performante.
Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. En particulier, les modes de réalisations décrits ne se limitent pas aux exemples de dimensions et de matériaux mentionnés ci-dessus.
En outre, à titre de variante, l'étape de dépôt de la couche de résine de protection de la face arrière 23 décrite en relation avec la figure 6 peut être omise, l'isolation de la face arrière des puces étant alors réalisée uniquement par la couche 29.
Par ailleurs, à titre de variante, le film support 21 fixé en face avant de la structure, avant l'étape d'amincissement de la figure 3, peut être conservé jusqu'à l'étape de dépôt ALD de la couche isolante 29 (après la formation des tranchées 27). Dans ce cas, l'étape de la figure 6 de fixation de la structure sur le film support 25 peut être omise.
De plus, à titre de variante, l'étape de la figure 2 de dépôt de piliers métalliques de connexion 19 sur la face supérieure des plots de contact métalliques 15 des circuits intégrés peut être omise. Dans ce cas, les connexions électriques de chaque puce à un dispositif extérieur se font directement par les plots de contact 15.

Claims (10)

  1. Procédé de fabrication de puces électroniques, comprenant les étapes suivantes :
    1. former, du coté d'une première face d'un substrat semiconducteur (11) dans et sur lequel ont été préalablement formés une pluralité de circuits intégrés (17), des tranchées (27) délimitant latéralement une pluralité de puces comprenant chacune un unique circuit intégré (17) ; et
    2. déposer une couche électriquement isolante (29) sur les parois latérales des tranchées (27) par un procédé de dépôt ALD, de façon à isoler les flancs de chaque puce.
  2. Procédé selon la revendication 1, dans lequel, lors des étapes a) et b), les puces sont maintenues par un film support (25) fixé du côté du substrat semiconducteur (11) opposé à sa première face.
  3. Procédé selon la revendication 2, dans lequel les tranchées (27) formées à l'étape a) débouchent sur le film support (25).
  4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche électriquement isolante (29) déposée à l'étape b) s'étend en outre, sur chaque puce, du côté de la première face du substrat semiconducteur (11).
  5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel chaque puce comprend au moins un plot métallique de connexion (15) du côté du substrat semiconducteur (11) opposé à sa première face.
  6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel, à l'étape a), les tranchées (27) sont formées par sciage.
  7. Procédé selon l'une quelconque des revendication 1 à 6, comprenant en outre, avant l'étape b), une étape de dépôt d'une couche de résine de protection (23) sur la première face du substrat semiconducteur (11).
  8. Procédé selon l'une quelconque des revendications 1 à 7, comprenant en outre, avant l'étape a), une étape d'amincissement du substrat semiconducteur (11) par sa première face.
  9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel ladite couche électriquement isolante (29) comprend au moins une couche d'oxyde.
  10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel ladite couche électriquement isolante (29) comprend au moins une couche en un matériau du groupe comprenant l'alumine, le dioxyde de silicium et le dioxyde de titane.
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