FR3059154A1 - Circuit integre forme de deux puces connectees en serie - Google Patents

Circuit integre forme de deux puces connectees en serie Download PDF

Info

Publication number
FR3059154A1
FR3059154A1 FR1661315A FR1661315A FR3059154A1 FR 3059154 A1 FR3059154 A1 FR 3059154A1 FR 1661315 A FR1661315 A FR 1661315A FR 1661315 A FR1661315 A FR 1661315A FR 3059154 A1 FR3059154 A1 FR 3059154A1
Authority
FR
France
Prior art keywords
chip
integrated circuit
contact
gate
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1661315A
Other languages
English (en)
Other versions
FR3059154B1 (fr
Inventor
Laurent Guillot
Domenico Lo Verde
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics France SAS
Original Assignee
Exagan SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Exagan SAS filed Critical Exagan SAS
Priority to FR1661315A priority Critical patent/FR3059154B1/fr
Priority to PCT/FR2017/053167 priority patent/WO2018091852A1/fr
Publication of FR3059154A1 publication Critical patent/FR3059154A1/fr
Application granted granted Critical
Publication of FR3059154B1 publication Critical patent/FR3059154B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4811—Connecting to a bonding area of the semiconductor or solid-state body located at the far end of the body with respect to the bonding area outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

L'invention concerne un circuit intégré comprenant : • un boitier comportant au moins trois terminaux électriques, un terminal de grille, un terminal de source et un terminal de drain, et comportant une plaque structurelle conductrice connectée à l'un des trois terminaux, • un substrat d'interconnexion présentant une face avant et une face arrière disposée sur la plaque structurelle, • et, disposées sur le substrat d'interconnexion, au moins une première puce comprenant un transistor à haute tension en mode déplétion, et au moins une deuxième puce comprenant un dispositif en mode enrichissement, la première et la deuxième puces comportant respectivement des premiers et des deuxièmes plots de contact de grille, de source et de drain ; Le circuit intégré est remarquable en ce que : • Les premiers et deuxièmes plots de contacts, respectivement formés sur une face avant de la première puce et sur une face avant de la deuxième puce, sont en contact avec des pistes conductrices formées sur la face avant du substrat d'interconnexion ; au moins une piste conductrice étant configurée de manière a connecter le premier plot de contact de source avec le deuxième plot de contact de drain ; • Le substrat d'interconnexion comprend au moins un via conducteur traversant pour connecter au moins une piste conductrice déterminée avec la plaque structurelle.

Description

DOMAINE DE L'INVENTION
La présente invention concerne un circuit intégré comprenant une puce formée d'un transistor à haute tension en mode déplétion et une puce formée d'un transistor en mode enrichissement, connectées en série.
ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION
Les transistors HEMT (transistors à haute mobilité électronique) élaborés sur des matériaux semi-conducteurs IIIN sont classiquement « normally on », c'est-à-dire qu'ils présentent une tension de seuil négative et peuvent conduire le courant avec une tension de grille à 0V. Ces composants avec tensions de seuil négatives sont appelés composants en mode déplétion (« déplétion mode » ou « D-mode » selon la terminologie anglo-saxonne).
Il est préférable pour les applications d'électronique de puissance d'avoir des composants dits « normally off », c'est-à-dire présentant une tension de seuil positive : ces composants ne peuvent pas conduire le courant lorsque la tension de grille est à 0V et sont communément appelés composants en mode enrichissement (« E-mode »).
La fabrication de composants à haute tension sur matériaux semi-conducteurs III-N en E-mode s'avère complexe. Une alternative à un composant E-mode haute tension simple est de combiner un composant D-mode à haute tension avec un composant E-mode. Un tel dispositif hybride comprend typiquement un transistor HEMT D-mode élaboré sur matériaux semi-conducteurs III-N et un transistor MOSFET (Transistor métal/oxyde/semi-conducteur à effet de champ) E-mode élaboré sur silicium.
Par exemple, comme illustré sur la figure 1, des puces 1,2 comprenant respectivement les composants HEMT et MOSFET la source lb et à la 1 ; cette connexion du circuit intégré 3 grille le électrique comprenant peuvent être couplées pour former un circuit intégré de type cascode 3 : le drain 2a et la source 2b de la puce MOSFET Emode 2 sont respectivement connectés à de la puce HEMT D-mode se fait dans le boitier 4 les deux puces électroniques 1,2, habituellement par connexion filaire 5 (« wire bonding » selon la terminologie anglo-saxonne) entre différents plots de contact de grille le,2c, de source lb,2b et de drain la,2a accessibles sur chacune des puces 1,2. Dans un circuit intégré cascode 3, la grille 2c de la puce MOSFET 2 contrôle la mise en mode passant ou bloquant du circuit intégré 3.
Le plot de contact de grille 2c de la puce MOSFET 2 est connecté dans le boitier 4 du circuit intégré 3 à une broche de grille 3c. Le plot de contact de source 2b de la puce MOSFET 2 est connecté dans le boitier 4 à une broche de source 3b. Enfin, le plot de contact de drain de la puce HEMT 1 est connecté, toujours dans le boitier 4, à une broche de drain 3a. Habituellement, les connexions entre les plots de contact des puces et les broches sont faits par connexion filaire ou à l'aide de clips de raccordement électrique. Les trois broches 3a,3b,3c constituent les terminaux électriques du circuit intégré 3 vers l'extérieur du boitier 4.
Dans un circuit intégré de type cascode, les interconnexions (notamment les connexions filaires) entre les différents composants vont ralentir la vitesse de commutation, alors qu'une commutation rapide est un des avantages attendus d'une puce HEMT. Pour conserver des vitesses de commutation importantes, il est donc nécessaire de minimiser les inductances et résistances parasites liées aux interconnexions dans un arrangement cascode.
Le document US9171837 présente une solution pour réduire les inductances dans un boitier à trois terminaux électriques, mettant en œuvre un circuit intégré cascode comprenant un substrat sur lequel un premier transistor en mode déplétion et un second transistor MOSFET sont montés substrat comprend des pistes conductrices procurant le la connexion entre la source du premier transistor et le drain du second transistor.
OBJET DE L'INVENTION
Un objet de la présente invention est de proposer une solution alternative aux solutions de l'état de l'art. Un objet de l'invention est notamment de proposer un circuit intégré comprenant un substrat d'interconnexion, une puce formée d'un transistor à haute tension en mode déplétion et une puce formée d'un transistor en mode enrichissement, dans lequel les inductances et résistances parasites liées aux interconnexions sont réduites.
BREVE DESCRIPTION DE L'INVENTION
La présente invention concerne un circuit intégré comprenant :
• un boîtier comportant au moins trois terminaux électriques, un terminal de grille, un terminal de source et un terminal de drain, et comportant une plaque structurelle conductrice connectée à l'un des trois terminaux, • un substrat d'interconnexion présentant une face avant et une face arrière disposée sur la plaque structurelle, • et, disposées sur le substrat d'interconnexion, au moins une première puce comprenant un transistor à haute tension en mode déplétion, et au moins une deuxième puce comprenant un dispositif en mode enrichissement, la première et la deuxième puces comportant respectivement des premiers et des deuxièmes plots de contact de grille, de source et de drain;
Le circuit intégré est remarquable en ce que :
• Les premiers et deuxièmes plots de contacts, respectivement formés sur une face avant de la première puce et sur une face avant de la deuxième puce, sont en contact avec des pistes conductrices formées sur la face avant du substrat d'interconnexion ; au moins une piste conductrice étant configurée de manière à connecter le premier plot de contact de source avec le deuxième plot de contact de drain;
• Le substrat d'interconnexion comprend au moins un via conducteur traversant pour connecter au moins une piste conductrice déterminée avec la plaque structurelle.
Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou selon toute combinaison techniquement réalisable :
• la piste conductrice déterminée est celle en contact avec le deuxième plot de contact de source, le terminal du boitier connecté à la plaque structurelle formant le terminal de source du circuit intégré ;
• la piste conductrice en contact avec le premier plot de contact de drain et la piste conductrice en contact avec le deuxième plot de contact de grille sont respectivement connectées au terminal de drain et au terminal de grille du boitier ;
• les connexions entre les pistes conductrices et les terminaux de drain et de grille sont réalisées au moyen de clips de raccordement électrique ;
• la piste conductrice déterminée est celle en contact avec le premier plot de contact de drain, le terminal du boîtier connecté à la plaque structurelle formant le terminal de drain du circuit intégré ;
• la piste conductrice en contact avec le deuxième plot de contact de grille et la piste conductrice en contact avec le deuxième plot de contact de source sont respectivement connectées au terminal de grille et au terminal de source du boitier ;
• les connexions entre les pistes conductrices et les terminaux de grille et de source sont réalisées au moyen de clips de raccordement électrique ;
• au moins une piste conductrice est configurée de manière à connecter le premier plot de contact de grille avec le deuxième plot de contact de source, pour connecter la première et la deuxième puce en cascode ;
• la piste conductrice en contact avec le premier plot de contact de grille est connectée à un terminal additionnel du boitier ;
• le dispositif en mode enrichissement inclus dans la deuxième puce comprend un transistor en mode enrichissement dont une électrode de grille est connectée au plot de contact de grille de la deuxième puce ;
• le dispositif en mode enrichissement inclus dans la deuxième puce comprend un transistor en mode enrichissement et un composant de commande, une électrode de grille du transistor en mode enrichissement étant connectée à une entrée du composant de commande et une sortie du composant de commande étant connectée au plot de contact de grille de la deuxième puce ;
• le circuit intégré comprend une troisième puce comportant un composant passif ou actif ;
• la troisième puce comporte un transistor à haute tension en mode déplétion, et des troisièmes plots de contact de grille, de source et de drain ; les troisièmes plots de contacts formés sur une face avant de la troisième puce, étant en contact avec des pistes conductrices formées sur la face avant du substrat d'interconnexion ; les pistes conductrices étant configurées de manière à connecter la première et la troisième puce en parallèle.
BREVE DESCRIPTION DES DESSINS
D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles :
la figure 1 présente un circuit intégré dans un boitier selon l'état de la technique ;
les figures 2a à 2c présentent des éléments du circuit intégré conforme à l'invention ;
la figure 3 présente une vue en coupe d'un circuit intégré conforme à l'invention ;
les figures 4a à 4d présentent des vues en coupe d'un premier mode de réalisation du circuit intégré selon l'invention ;
la figure 5 présente une vue en coupe d'un deuxième mode de réalisation selon l'invention.
DESCRIPTION DETAILLEE DE L'INVENTION
Dans la partie descriptive, les mêmes références sur les figures pourront être utilisées pour des éléments de même nature.
Les figures sont des représentations schématiques qui, dans un objectif de lisibilité, ne sont pas à l'échelle. En particulier, les épaisseurs des couches ou des composants selon l'axe z ne sont pas à l'échelle par rapport aux dimensions latérales selon les axes x et y. Par ailleurs, pour permettre une visualisation plus aisée des connexions dans le circuit intégré selon l'invention, les vues en coupe pourront dans certains cas représenter des éléments compris dans plusieurs plans verticaux (plan (y,z) sur les figures) différents.
L'invention concerne un circuit intégré 100 comprenant un boitier 10 dont une partie isolante 15 destinée à encapsuler les composants électroniques du circuit intégré est formée par un matériau isolant électrique, typiquement de la résine. Le boitier 10 comporte au moins trois terminaux électriques, un terminal de grille 11, un terminal de source 12 et un terminal de drain 13, comme illustré sur la figure 2a. Par terminal électrique, on entend notamment une broche ou un plot métallique ou tout autre moyen permettant de former un contact électrique externe du circuit intégré 100 : ce contact externe pourra ensuite être connecté à d'autres éléments, par exemple sur un circuit imprimé.
Le boitier 10 comporte également une plaque structurelle 14 conductrice. La plaque structurelle 14 est destinée à supporter les composants électroniques du circuit intégré 100. La plaque structurelle 14 est connectée à l'un des trois terminaux 11,12,13 ; dans le cas illustré sur la figure 2a, la plaque structurelle 14 est connectée au terminal de source 12. Dans la présente description, par « connecté », on entend électriquement connecté : soit directement, c'est-àdire par contact direct entre les deux éléments connectés, soit indirectement, c'est-à-dire au moyen d'un élément intermédiaire, lui-même en contact avec les éléments électriquement connectés ; ledit élément intermédiaire pourra par exemple être un clip de raccordement électrique ou encore une ou une pluralité de connexion(s) filaire(s) . La plaque structurelle 14 est habituellement encapsulée, de même que les composants électroniques du circuit intégré 100, dans la partie isolante 15 du boitier 10.
Le circuit intégré 100 comprend également un substrat d'interconnexion 20 présentant une face avant 21 et une face arrière 22. Le substrat d'interconnexion 20 est composé d'une base 23 formée par un matériau isolant électrique et présentant par exemple une forme de plaque (figure 2b) . A titre d'exemple, le matériau isolant de la base 23 est choisi parmi les céramiques, telles que le nitrure d'aluminium, ou autres matériaux appropriés.
Le substrat d'interconnexion 20 comporte des pistes conductrices 24 sur sa face avant 21, qui s'étendent sur la base 23. Rappelons que la figure 2b est une représentation schématique qui ne limite en rien les configurations ou répartitions dans le plan (x,y) que l'on pourra adopter pour les pistes de conduction 24. Ces dernières pourront être formées par un matériau métallique tel que le cuivre ou autres matériaux appropriés.
Selon la présente invention, le substrat d'interconnexion 20 comprend en outre au moins un via conducteur 25 traversant, c'est-à-dire allant de la face avant 21 jusqu'à la face arrière 22 du substrat d'interconnexion 20, à travers la base 23. Le via conducteur 25 pourra par exemple être formé par un matériau tel que le cuivre ou autres matériaux adaptés. Avantageusement, le substrat d'interconnexion 20 comporte également un pavé conducteur 26 sur sa face arrière 22, en contact avec le via conducteur 25. Dans le circuit intégré 100 selon l'invention, le substrat d'interconnexion 20 est disposé sur la plaque structurelle 14 conductrice, en particulier, le pavé conducteur 26 est en contact direct avec ou assemblé au moyen d'un matériau conducteur électrique sur la plaque structurelle 14 : ainsi le via conducteur 25 permet de connecter au moins une piste conductrice déterminée 24a avec la plaque structurelle 14. Cette connexion par au moins un via conducteur 25 permet de réduire significativement la longueur de connexion entre la piste conductrice déterminée 24a (qui est destinée à être en contact avec au moins un plot de contact de la première 30 et/ou de la deuxième 40 puce) et la plaque structurelle 14 à un terminal du circuit intégré 100. et résistances parasites étant la géométrie de la connexion pour un matériau conducteur donné, la réduction de la longueur de connexion résulte notamment en une diminution de ces éléments parasites. Par ailleurs, elle peut également résulter en une réduction d'émission d'interférences électromagnétiques (EMI).
électriquement reliée Les inductances proportionnelles à
Le circuit intégré 100 comprend au moins une première puce 30 comprenant un transistor à haute tension en mode déplétion, et au moins une deuxième puce 40 comprenant un dispositif en mode enrichissement. A titre d'exemple, le transistor à haute tension en mode déplétion pourra consister en un transistor HEMT élaboré sur GaN. A titre d'exemple, le dispositif en mode enrichissement pourra consister en un MOS à effet de champ (MOSFET) élaboré sur il pourra également consister en un dispositif comprenant un MOSFET couplé avec un composant de commande (driver) .
transistor Silicium ;
La première puce 30 et la deuxième puce 40 comportent respectivement, des premiers plots de contact de grille 31, de source 32 et de drain 33, et des deuxièmes plots de contact de grille 41, de source 42 et de drain 43. Ces premiers et deuxièmes plots de contacts sont respectivement formés sur la face avant 34 de la première puce 30 et la face avant 44 de la deuxième puce 40 (figure 2c) . Comme bien connu de l'homme du métier, les plots de contact sont composés d'un matériau métallique conducteur électrique, par exemple le cuivre ou ίο autres matériaux adaptés
En particulier, le matériau métallique formant les plots de contacts est apte à être assemblé ou soudé. Les plots de contacts d'une puce selon l'invention pourront se présenter sous différentes formes : soit sous la forme de pavés en relief par rapport à la surface de la face avant de la puce, soit sous la forme de billes (« bumps » selon la terminologie anglo-saxonne) également en relief par rapport à la surface de la face avant de la puce. Les premiers 31,32,33 et deuxièmes plots de contacts 41,42,43 pourront être disposés de différentes manières sur les faces avant 34,44 respectives des première 30 et deuxième 40 puces, selon les différents modes de réalisation et variantes conformes à l'invention.
La première puce 30 et la deuxième puce 40 sont disposées sur le substrat d'interconnexion 20, en particulier selon l'invention, leurs faces avant 34,44 sont en vis-à-vis avec la face avant 21 du substrat d'interconnexion 20 : les premiers 31,32,33 et deuxièmes plots de contact 41,42,43 sont en contact avec les pistes conductrices 24 du substrat d'interconnexion 20. L'assemblage des premiers 31,32,33 et deuxièmes 41,42,43 plots sur les pistes conductrices 24 pourra être réalisé par un procédé de collage métallique par exemple par thermo-compression ou un procédé de soudage ou brasage entre les matériaux composant les plots de contact et les pistes conductrices. Il est ainsi possible d'obtenir un contact électrique de bonne qualité entre les plots de contact des puces 30,40 et le substrat d'interconnexion 20, avec un chemin de conduction fortement réduit, par exemple par rapport à des connexions filaires.
Au moins une piste conductrice 24b est configurée de manière à connecter le premier plot de contact de source 32 avec le deuxième plot de contact de drain 43 : une telle configuration permet la mise en série du transistor à haute tension en mode déplétion et du dispositif en mode enrichissement, selon un arrangement dit cascade.
Cette connexion par une piste de conduction 24b permet également de réduire la longueur de connexion entre la source 32 de la première puce 30 et le drain 43 de la deuxième puce 40, ce qui limite les résistance et inductance parasites au niveau de ce nœud de connexion.
La figure 3 illustre une vue en coupe d'un circuit intégré 100 conforme à l'invention. Les premiers plots de contact 31,32,33 de la première puce 30 et les deuxièmes plots de contact 41,42,43 de la deuxième puce 40 sont en contact avec les pistes conductrices 24 (incluant notamment les pistes référencées 24a,24b) du substrat d'interconnexion 20. Le via conducteur 25 relie électriquement la piste conductrice 24a et le pavé conducteur 26 en face arrière du substrat d'interconnexion 20. Le pavé conducteur 26 est assemblé par collage métallique, soudure ou brasage sur la plaque structurelle 14, établissant également avec celle-ci un contact électrique. Pour plus de lisibilité, la figure 3 ne montre pas la partie isolante 15 du boîtier 10, ni les au moins trois terminaux électriques 11,12,13. Compte tenu de la vue en coupe, la piste conductrice 24b reliant le premier plot de contact de source 32 et le deuxième plot de contact de drain 43 n'est pas visible entièrement : elle se prolonge dans le plan (x,y) perpendiculaire au plan de coupe de la figure 3, pour former la connexion électrique entre les deux plots de contacts 32,43.
Selon un premier mode de réalisation du circuit intégré 100 selon l'invention (figure 4a), la piste conductrice déterminée 24a est celle en contact avec le deuxième plot de contact de source 42, le terminal du boîtier connecté à la plaque structurelle 14 forme alors le terminal de source 12 du circuit intégré 100. Dans ce cas de figure, une piste conductrice 24c en contact avec le premier plot de contact de drain 33 et une autre piste conductrice 24d en contact avec le deuxième plot de contact de grille 41 sont respectivement connectées au terminal de drain 13 (non représenté sur la figure 4a) et au terminal de grille 11 du boitier 10 du circuit intégré 100. Notons que le terminal de grille 11 est représenté sur la figure 4a dans le même plan de coupe que le terminal de source 12 pour plus de lisibilité ; en réalité, il est situé dans un plan (y,z) voisin, conformément au schéma de la figure 2a.
Avantageusement, les connexions entre les pistes conductrices 24 et les terminaux de drain 13 et de grille 11 sont réalisées au moyen de clips de raccordement électrique 16. Les clips de raccordement électrique 16 sont habituellement formés par des bandes métalliques, par exemple en cuivre, en aluminium ou autre matériau approprié, soudées sur l'un et l'autre des éléments à connecter. Ils présentent l'avantage d'une faible inductance et d'une faible résistance d'accès, par rapport à des connexions filaires.
Selon une première variante s'appliquant au cas d'un arrangement cascade (figure 4b), une piste conductrice 24e en contact avec le premier plot de contact de grille 31 est connectée à un terminal additionnel 111 du boitier 10. Le boitier 10 comporte dans ce cas quatre terminaux électriques, les trois précédemment cités et un terminal additionnel 111 de grille, pour commander indépendamment la grille du transistor à haute tension en mode déplétion de la première puce 30 (connectée au terminal additionnel 111), et la grille du dispositif en mode enrichissement de la deuxième puce 40 (connectée au terminal de grille 11) . Notons que le terminal additionnel de grille 111 est représenté sur la figure 4b dans le même plan de coupe que le terminal de source 12 pour plus de lisibilité ; en réalité il est situé dans un plan vertical (y,z) voisin.
Selon une deuxième variante s'appliquant au cas d'un arrangement cascode (figure 4c), le boitier 10 ne comporte que trois terminaux 11,12,13 et au moins une piste conductrice 24e est configurée de manière à connecter le premier plot de contact de grille 31 avec le deuxième plot de contact de source 42 : dans l'exemple de la figure 4c, cela signifie que la piste conductrice 24e est connectée à la piste 24a, dans le plan (x,y) en face avant 21 du substrat d'interconnexion 20. Avantageusement, la piste conductrice 24e en contact avec le premier plot de contact de grille 31 est connectée à la face arrière 35 de la première puce 30, au moyen d'un clip de raccordement électrique 17, pour mettre ladite face arrière 35 à la masse.
Selon une troisième variante s'appliquant au cas d'un arrangement cascode (figure 4d) , le boitier 10 ne comporte que trois terminaux 11,12,13 et la piste conductrice déterminée 24a est configurée de manière à connecter le premier plot de contact de grille 31 avec le deuxième plot de contact de source 42. Un via conducteur 25 ou une pluralité de vias conducteurs 25 permet de connecter la piste conductrice déterminée 24a et le pavé conducteur 26 en face arrière du substrat d'interconnexion 20. Avantageusement, la piste conductrice 24a en contact avec le premier plot de contact de grille 31 est connectée à la face arrière 35 de la première puce 30, au moyen d'un clip de raccordement électrique 17 (non représenté), pour mettre ladite face arrière 35 à la masse.
Selon un deuxième mode de réalisation du circuit intégré 100 selon l'invention (figure 5), la piste conductrice déterminée 24a est celle en contact avec le premier plot de contact de drain 33, le terminal du boitier connecté à la plaque structurelle 14 forme alors le terminal de drain 13 du circuit intégré 100. Dans ce cas de figure, la piste conductrice 24d en contact avec le deuxième plot de contact de grille 41 et une piste conductrice 24f en contact avec le deuxième plot de contact de source 42 sont respectivement connectées au terminal de grille 11 et au terminal de source 12 (non représenté) du boitier 10 du circuit intégré 100.
Avantageusement, la connexion entre les pistes conductrices 24d,24f et les terminaux de grille 11 et de source 12 sont réalisées au moyen de clips de raccordement électrique 16 présentant l'avantage d'une faible inductance et d'une faible résistance d'accès, par rapport à des connexions filaires.
Les première et deuxième variantes décrites dans le cadre du premier mode de réalisation s'appliquent également dans le cadre du deuxième mode de réalisation.
Selon la première variante s'appliquant au cas d'un arrangement cascade, la piste conductrice 24e en contact avec le premier plot de contact de grille 31 est connectée à un terminal additionnel du boitier 10 (non représenté). Le boitier 10 comporte dans ce cas quatre terminaux électriques, les trois précédemment cités et un terminal additionnel de grille, pour commander indépendamment la grille du transistor à haute tension en mode déplétion de la première puce 30 (connectée au terminal additionnel), et la grille du dispositif en mode enrichissement de la deuxième puce 40 (connectée au terminal de grille 11).
Selon la seconde variante s'appliquant au cas d'un arrangement cascode, le boitier 10 ne comporte que trois terminaux 11,12,13 et au moins une piste conductrice 24e est configurée de manière à connecter le premier plot de contact de grille 31 avec le deuxième plot de contact de source 42 : dans l'exemple de la figure 5, cela signifie que la piste conductrice 24e est connectée à la piste 24f, dans le plan (x,y) en face avant 21 du substrat d'interconnexion 20. Avantageusement, la piste conductrice 24e en contact avec le premier plot de grille 31 est connectée à la face arrière 35 de la première puce 30 (non représenté), au moyen d'un clip de raccordement électrique 17, pour mettre ladite face arrière 35 à la masse.
Dans le circuit intégré 100 selon les différents modes de réalisation de l'invention, le dispositif en mode enrichissement inclus dans la deuxième puce 40 pourra comprendre un transistor en mode enrichissement dont une électrode de grille est connectée au deuxième plot de contact de grille 41 de la deuxième puce 40. Le terminal de grille 11 du boitier 10, connecté au deuxième plot de contact de grille 41 permet alors d'envoyer un signal électrique pour commander la grille du transistor en mode enrichissement (par exemple, un MOSFET sur silicium).
Alternativement, le dispositif en mode enrichissement inclus dans la deuxième puce 40 pourra transistor en mode enrichissement et un commande : dans ce cas, une électrode de grille du transistor en mode enrichissement est connectée à une entrée du composant de commande et une sortie du composant de commande est connectée au deuxième plot de contact de grille 41 de la deuxième puce 40. Le terminal de grille 11 du boitier 10, connecté au deuxième plot de contact de grille 41 permet ici d'envoyer un signal électrique au composant de commande ; ce comprendre un composant de dernier est ensuite apte à traiter ce signal pour commander la grille du transistor en mode enrichissement.
Le circuit intégré 100 selon les différents modes de réalisation de l'invention, peut comprendre, outre la première 30 et la deuxième puce 40, une troisième puce comportant un composant passif ou actif. A titre d'exemple, la troisième puce peut comporter un transistor à haute tension en mode déplétion, et des troisièmes plots de contact de grille, de source et de drain. Les troisièmes plots de contacts formés sur une face avant de la troisième puce sont en contact avec des pistes conductrices 24 formées sur la face avant 21 du substrat d'interconnexion 20 : lesdites pistes conductrices 24 sont configurées de manière à connecter la première 30 et la troisième puce en parallèle. Une telle configuration présente notamment l'avantage de minimiser les interconnexions et ainsi, de réduire les inductances et résistances parasites ainsi que les émissions d'EMI.
Bien entendu, l'invention n'est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (13)

  1. REVENDICATIONS
    1. Circuit intégré (100) comprenant :
    • un boitier (10) comportant au moins trois terminaux électriques, un terminal de grille (11), un terminal de source (12) et un terminal de drain (13), et comportant une plaque structurelle (14) conductrice connectée à l'un des trois terminaux (11,12,13), • un substrat d'interconnexion (20) présentant une face avant (21) et une face arrière (22) disposée sur la plaque structurelle (14), • et, disposées sur le substrat d'interconnexion (20), au moins une première puce (30) comprenant un transistor à haute tension en mode déplétion, et au moins une deuxième puce (40) comprenant un dispositif en mode enrichissement, la première (30) et la deuxième (40) puces comportant respectivement des premiers et des deuxièmes plots de contact de grille (31,41), de source (32,42) et de drain (33,43);
    Le circuit intégré (100) étant caractérisé en ce que :
    • Les premiers (31,32,33) et deuxièmes (41,42,43) plots de contacts, respectivement formés sur une face avant de la première puce (30) et sur une face avant de la deuxième puce (40), sont en contact avec des pistes conductrices (24) formées sur la face avant (21) du substrat d'interconnexion (20) ; au moins une piste conductrice (24b) étant configurée de manière à connecter le premier plot de contact de source (32) avec le deuxième plot de contact de drain (43);
    • Le substrat d'interconnexion (20) comprend au moins un via conducteur traversant (25) pour connecter au moins une piste conductrice déterminée (24a) avec la plaque structurelle (14) .
  2. 2. Circuit intégré (100) selon la revendication précédente, dans lequel la piste conductrice déterminée (24a) est celle en contact avec le deuxième plot de contact de source (42), le terminal du boitier connecté à la plaque structurelle (14) formant le terminal de source (12) du circuit intégré (100) .
  3. 3. Circuit intégré (100) selon la revendication précédente, dans lequel la piste conductrice (24) en contact avec le premier plot de contact de drain (33) et la piste conductrice (24) en contact avec le deuxième plot de contact de grille (41) sont respectivement connectées au terminal de drain (13) et au terminal de grille (11) du boitier (10).
  4. 4. Circuit intégré (100) selon la revendication précédente, dans lequel les connexions entre les pistes conductrices (24) et les terminaux de drain (13) et de grille (11) sont réalisées au moyen de clips de raccordement électrique (16).
  5. 5. Circuit intégré (100) selon la revendication 1, dans lequel la piste conductrice déterminée (24a) est celle en contact avec le premier plot de contact de drain (33), le terminal du boitier connecté à la plaque structurelle (14) formant le terminal de drain (13) du circuit intégré (100) .
  6. 6. Circuit intégré (100) selon la revendication précédente, dans lequel la piste conductrice (24) en contact avec le deuxième plot de contact de grille (41) et la piste conductrice (24) en contact avec le deuxième plot de contact de source (42) sont respectivement connectées au terminal de grille (11) et au terminal de source (12) du boitier (10).
  7. 7. Circuit intégré (100) selon la revendication précédente, dans lequel les connexions entre les pistes conductrices (24) et les terminaux de grille (11) et de source (12) sont réalisées au moyen de clips de raccordement électrique (16).
  8. 8. Circuit intégré (100) selon l'une des revendications précédentes, dans lequel au moins une piste conductrice (24) est configurée de manière à connecter le premier plot de contact de grille (31) avec le deuxième plot de contact de source (42), pour connecter la première (30) et la deuxième (40) puce en cascode.
  9. 9. Circuit intégré (100) selon l'une des revendications 1 à 7, dans lequel la piste conductrice (24) en contact avec le premier plot de contact de grille (31) est connectée à un terminal additionnel (111) du boitier (10).
  10. 10. Circuit intégré (100) selon l'une des revendications précédentes, dans lequel le dispositif en mode enrichissement inclus dans la deuxième puce (40) comprend un transistor en mode enrichissement dont une électrode de grille est connectée au plot de contact de grille (41) de la deuxième puce (40).
  11. 11. Circuit intégré (100) selon l'une des revendications 1 à 9, dans lequel le dispositif en mode enrichissement inclus dans la deuxième puce (40) comprend un transistor en mode enrichissement et un composant de commande, une électrode de grille du transistor en mode enrichissement étant connectée à une entrée du composant de commande et une sortie du composant de commande étant connectée au plot de contact de grille (41) de la deuxième puce (40).
  12. 12. Circuit intégré (100) selon l'une des revendications précédentes, comprenant une troisième puce comportant un composant passif ou actif.
    5
  13. 13. Circuit intégré (100) selon la revendication précédente, dans lequel la troisième puce comporte un transistor à haute tension en mode déplétion, et des troisièmes plots de contact de grille, de source et de drain ; les troisièmes plots de contacts formés sur une 10 face avant de la troisième puce, étant en contact avec des pistes conductrices (24) formées sur la face avant (21) du substrat d'interconnexion (20) ;
    conductrices (24) étant configurées de connecter la première (30) et la troisième puce en 15 parallèle.
    les pistes manière à
    1/5 ίο
FR1661315A 2016-11-21 2016-11-21 Circuit integre forme de deux puces connectees en serie Active FR3059154B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1661315A FR3059154B1 (fr) 2016-11-21 2016-11-21 Circuit integre forme de deux puces connectees en serie
PCT/FR2017/053167 WO2018091852A1 (fr) 2016-11-21 2017-11-20 Circuit intégré forme de deux puces connectées en série

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1661315 2016-11-21
FR1661315A FR3059154B1 (fr) 2016-11-21 2016-11-21 Circuit integre forme de deux puces connectees en serie

Publications (2)

Publication Number Publication Date
FR3059154A1 true FR3059154A1 (fr) 2018-05-25
FR3059154B1 FR3059154B1 (fr) 2018-11-16

Family

ID=57909687

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1661315A Active FR3059154B1 (fr) 2016-11-21 2016-11-21 Circuit integre forme de deux puces connectees en serie

Country Status (2)

Country Link
FR (1) FR3059154B1 (fr)
WO (1) WO2018091852A1 (fr)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110504242B (zh) * 2019-08-26 2022-11-11 黄山学院 大电流级联增强型GaN全桥功率模块封装结构及封装方法
CN113410200B (zh) * 2020-03-16 2023-12-05 苏州捷芯威半导体有限公司 一种芯片封装框架和芯片封装结构
CN114121840A (zh) * 2020-08-31 2022-03-01 苏州兴锝电子有限公司 半导体可控硅模块
CN113345871B (zh) * 2021-04-25 2022-09-13 华中科技大学 一种低寄生电感串联功率模块

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117068A (en) * 1990-08-17 1992-05-26 Watkins-Johnson Company Surface mount package for R.F. devices
US20140167822A1 (en) * 2012-12-17 2014-06-19 Nxp B.V. Cascode circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117068A (en) * 1990-08-17 1992-05-26 Watkins-Johnson Company Surface mount package for R.F. devices
US20140167822A1 (en) * 2012-12-17 2014-06-19 Nxp B.V. Cascode circuit

Also Published As

Publication number Publication date
FR3059154B1 (fr) 2018-11-16
WO2018091852A1 (fr) 2018-05-24

Similar Documents

Publication Publication Date Title
EP3545551B1 (fr) Circuit integre forme d'un empilement de deux puces connectees en serie
WO2018091852A1 (fr) Circuit intégré forme de deux puces connectées en série
WO2017203186A1 (fr) Circuit intégré comprenant une puce formée d'un transistor à haute tension et comprenant une puce formée d'un transistor à basse tension
FR2963478A1 (fr) Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication.
FR2759493A1 (fr) Dispositif de puissance a semiconducteur
FR3040534A1 (fr) Dispositif electronique muni d'une couche conductrice et procede de fabrication
FR2879021A1 (fr) Dispositif a semiconducteur de puissance
CA3113900A1 (fr) Procede de realisation d'un detecteur infrarouge et detecteur infrarouge associe
FR2987170A1 (fr) Boitier et dispositif electroniques
FR3097683A1 (fr) Connexion de plusieurs circuits d'une puce électronique
FR2961345A1 (fr) Circuit integre passif
CA2915853C (fr) Capteur differentiel de temperature
EP1114456B1 (fr) Procede collectif de conditionnement d'une pluralite de composants formes initialement dans un meme substrat
FR2896914A1 (fr) Module electronique et procede d'assemblage d'un tel module
EP3242322B1 (fr) Dispositif electronique de puissance a structure d'interconnexion electrique plane
EP1427008B1 (fr) Procédé de fabrication d'un module électronique comportant un composant actif sur une embase
EP3588556B1 (fr) Composant électronique discret comprenant un transistor
EP3714669B1 (fr) Module electronique de puissance
EP3586360B1 (fr) Composant electronique muni d'un transistor et de doigts interdigites pour former au moins une partie d'un composant capacitif au sein du composant electronique
FR2536910A1 (fr) Transistor a effet de champ a double grille de haute puissance
FR3060901B1 (fr) Module electronique de puissance
WO2017203185A1 (fr) Dispositif a haute mobilite electronique avec elements passifs integres
EP2660978A1 (fr) Un dispositif comportant un composant électronique avec une grande vitesse de commutation
WO2018002368A1 (fr) Dispositif electronique ayant une banque integree de composants passifs
FR3053833A1 (fr) Circuit integre comprenant une puce formee d'un transistor a haute tension et comprenant une puce formee d'un transistor a basse tension

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20180525

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

TP Transmission of property

Owner name: STMICROELECTRONICS FRANCE, FR

Effective date: 20230830

CD Change of name or company name

Owner name: STMICROELECTRONICS FRANCE, FR

Effective date: 20230905

CJ Change in legal form

Effective date: 20230905

PLFP Fee payment

Year of fee payment: 8