FR3011123A1 - - Google Patents

Download PDF

Info

Publication number
FR3011123A1
FR3011123A1 FR1359053A FR1359053A FR3011123A1 FR 3011123 A1 FR3011123 A1 FR 3011123A1 FR 1359053 A FR1359053 A FR 1359053A FR 1359053 A FR1359053 A FR 1359053A FR 3011123 A1 FR3011123 A1 FR 3011123A1
Authority
FR
France
Prior art keywords
doped
gate structure
silicon
layer
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1359053A
Other languages
English (en)
Other versions
FR3011123B1 (fr
Inventor
Willem-Jan Toren
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SEMICONSULTOR
Original Assignee
SEMICONSULTOR
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SEMICONSULTOR filed Critical SEMICONSULTOR
Priority to FR1359053A priority Critical patent/FR3011123B1/fr
Priority to PCT/EP2014/069544 priority patent/WO2015039974A2/fr
Publication of FR3011123A1 publication Critical patent/FR3011123A1/fr
Application granted granted Critical
Publication of FR3011123B1 publication Critical patent/FR3011123B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

La présente invention propose une cellule de mémoire non volatile et un dispositif de mémoire non volatile fonctionnant avec une faible tension de programmation et d'effacement, avec une très bonne rétention en mémoire. De plus, la cellule de mémoire non volatile comprend un circuit de sortie permettant une lecture rapide et à faible puissance des informations de la cellule de mémoire.

Description

Cellule de mémoire non volatile, procédé de programmation, d'effacement et de lecture d'une telle cellule et dispositif de mémoire non volatile DOMAINE TECHNIQUE La présente invention concerne des mémoires non volatiles programmables et/ou effaçables et pouvant être lues électriquement. Plus spécifiquement, l'invention concerne une cellule de mémoire non volatile dont la structure permet, d'une part, sa programmation et/ou son effacement 10 électriques plus efficaces avec de plus faibles potentiels, et avec une rétention en mémoire améliorée, et, d'autre part, une lecture plus efficace de la cellule. L'invention concerne également un dispositif de mémoire non volatile et un procédé pour programmer, effacer et lire électriquement ces cellules de mémoire. 15 CONTEXTE Les mémoires non volatiles existent depuis de nombreuses années dans de nombreux domaines liés à l'électronique et/ou à l'informatique. Ces mémoires permettent le stockage d'informations, même lorsque le dispositif de mémoire n'est pas alimenté. La technologie au-delà de ces mémoires 20 s'appuie sur des transistors à effet de champ, et plus particulièrement des transistors à effet de champ à grille flottante ou FGFET. En fait, la programmation de cellules de mémoire comprenant des FGFET consiste à injecter des électrons dans la grille flottante des FET des cellules de mémoire. D'autre part, l'effacement d'une cellule de mémoire consiste en la 25 réduction du nombre d'électrons présents dans la grille flottante de chaque FET. Etant donné que la grille flottante est isolée électriquement dans le FET, lorsqu'aucune énergie n'est fournie au FET, les électrons tendent à rester dans la grille flottante. L'inconvénient de cette technologie est le besoin d'un potentiel électrique élevé pour programmer et effacer une cellule 30 de mémoire, afin de permettre l'injection d'électrons, par effet tunnel. Par exemple, ces potentiels élevés peuvent interférer avec la programmation des cellules voisines. Par ailleurs, l'utilisation répétée de ces potentiels élevés peut réduire la durée de vie des composants. La demande de brevet US n ° 4 203 158 présente un dispositif de mémoire MOS programmable électriquement et effaçable électriquement approprié pour des mémoires à circuits intégrés à haute densité. Les porteurs sont tunnélisés entre une grille flottante et une région dopée dans le substrat pour programmer et effacer le dispositif : une zone minimum de mince couche d'oxyde est utilisée pour séparer la région dopée de la grille flottante. Un inconvénient du dispositif de mémoire présenté dans cette demande consiste en ce que la couche d'oxyde n'a pas une épaisseur constante. Aussi, une difficulté de production apparaîtra probablement. Un autre inconvénient consiste en le besoin d'utiliser des potentiels électriques très élevés pour programmer et pour effacer le dispositif de mémoire.
La demande de brevet US n°5 029 130 présente une cellule de mémoire programmable et effaçable électriquement à transistor unique. Le transistor unique comporte une source, un drain avec une région de canal entre eux, définis sur un substrat. Une première couche isolante se trouve au-dessus des régions de source, de canal et de drain. Une grille flottante est positionnée sur la première couche isolante au-dessus d'une partie de la région de canal et au-dessus d'une partie de la région de drain. Une deuxième couche isolante et ensuite une grille de commande se trouvent au-dessus de la grille flottante. L'effacement de la cellule est accompli par le mécanisme effet tunnel de Fowler-Nordheim de la grille flottante, à travers la deuxième couche isolante, jusqu'à la grille de commande. La programmation est accomplie par les électrons provenant de la source migrant à travers la région de canal au-dessous de la grille de commande et ensuite par une injection provoquant une chute de potentiel brusque à travers la première couche isolante dans la grille flottante. Cependant, le transistor décrit dans cette demande comprend Lee grille flottante et une grille de commande.
Cette application ne peut pas s'appliquer à des transistors comprenant seulement une grille flottante. La demande de brevet US n°6 157 058 présente une configuration de dispositif à FET pour des mémoires programmables et effaçables 5 électriquement, qui ajoute des composants verticaux à une structure de cellule à grille flottante précédemment plane. L'efficacité de l'injection d'électrons du canal vers la grille flottante est ensuite améliorée de nombreux ordres d'amplitude parce que les électrons accélérés dans le canal pénètrent dans la direction de mouvement, directement dans la grille flottante. Par 10 conséquent, une grande efficacité d'injection peut être obtenue à des tensions de fonctionnement beaucoup plus faibles, et le temps de programmation est diminué, lequel a été un facteur limitatif dans les applications d'EEPROM. Cependant, même si la forme de la structure à grille flottante était conçue pour faciliter l'injection d'électrons chauds du canal du 15 transistor vers la grille flottante, elle n'améliore pas le mouvement des électrons de la grille flottante vers le canal. Aussi, il ne semble pas que le dispositif de mémoire décrit dans cette demande améliore le maintien en mémoire. En plus de retenir des informations, ces mémoires permettent la 20 lecture d'informations. Par exemple, la demande de brevet français n°13/56836 présentait une cellule de mémoire non volatile qui comprend un transistor de lecture permettant la lecture d'informations mémorisées dans ladite cellule de mémoire. Cependant, la lecture est effectuée en mesurant le courant qui passe à travers la cellule, sa détection pouvant prendre du 25 temps. DESCRIPTION DE L'INVENTION La présente invention consiste, par conséquent, à proposer une cellule de mémoire non volatile, qui surmonte un ou plusieurs des inconvénients de l'art antérieur. La présente invention propose une cellule de 30 mémoire non volatile et un dispositif de mémoire non volatile fonctionnant avec une faible tension de programmation et d'effacement, avec une très bonne rétention en mémoire. De plus, la cellule de mémoire non volatile comprend un circuit de sortie permettant une lecture rapide et à faible puissance des informations de la cellule de mémoire.
L'invention concerne une cellule de mémoire non volatile caractérisée en ce qu'elle comprend : - au moins un substrat en silicium dopé, séparé physiquement et électriquement en deux sections par une partie de substrat dopé dont le dopage est opposé à celui du substrat en silicium dopé, - au moins trois composants isolés insérés chacun dans une tranchée, la première tranchée étant fabriquée dans la première section du substrat en silicium dopé, les deuxième et troisième tranchées étant fabriquées dans la partie de substrat dopée et étant respectivement adjacentes aux première et deuxième sections du substrat en silicium dopé, les premier et deuxième composants isolés étant séparés par la première section du substrat en silicium dopé, les deuxième et troisième composants isolés étant séparés par la partie de substrat dopée, - au moins deux couches de silicium dont le dopage est opposé à celui du substrat en silicium, une première couche de silicium recouvrant au moins partiellement la première section du substrat en silicium et une deuxième couche de silicium recouvrant au moins partiellement la deuxième section du substrat en silicium, - une région de source et une région de drain avec un canal induit entre les deux régions, l'une de ces régions étant adjacente à la première couche de silicium, une structure de grille comprenant une couche diélectrique et une couche conductrice étant placée au moins au-dessus du canal, le substrat en silicium, les régions de source et de drain et la structure de grille formant un transistor de sélection pour permettre la circulation d'électrons au moins dans la première couche de silicium, - une structure de grille flottante au-dessus des deux couches de silicium, ladite structure comprenant au moins une mince couche diélectrique et au moins une couche conductrice, - un circuit de transistor à effet de champ CMOS comprenant : - une première région de source et une première région de drain avec un canal induit entre les deux régions, ces régions étant respectivement adjacentes aux premier et deuxième composants isolés, le dopage des régions étant différent de celui du substrat en silicium, - une deuxième région de source et une deuxième région de drain avec un canal induit entre les deux régions, ces régions étant respectivement adjacentes aux deuxième et troisième composants isolés, les régions ayant le même dopage que le substrat en silicium dopé. Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce qu'au moins une partie de la couche diélectrique et au moins une partie de la couche conductrice placées au-dessus de la première 20 couche de silicium ont une forme en marche d'escalier. Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que la première section du substrat en silicium dopé a une forme en marche d'escalier. Selon une autre caractéristique, la cellule de mémoire non volatile 25 est caractérisée en ce que l'angle de la forme en marche d'escalier formée dans la couche diélectrique de la structure de grille flottante est compris - entre 30° et 180°, de préférence entre 30° et 900 lorsqu'il est mesuré à partir d'une direction parallèle à la surface du substrat. 301 1 1 2 3 6 Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que la deuxième couche de silicium est un conducteur électrique d'un condensateur, l'autre conducteur électrique étant la couche conductrice de la structure de grille flottante. 5 Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que le substrat en silicium est de puits dopés P. Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que les régions de drain et de source du transistor de sélection sont dopées N+. 10 Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que la première région de drain et la première région de source du circuit CMOS sont dopées N+, tandis que la deuxième région de drain et la deuxième région de source du circuit CMOS sont dopées P+. Selon une autre caractéristique, la cellule de mémoire non volatile 15 est caractérisée en ce que les deux sections du substrat en silicium et la partie de substrat dopée se trouvent sur une région de puits dopés N profonds afin d'isoler électriquement les deux sections du substrat en silicium. Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que la couche conductrice de la structure de grille et la couche conductrice de la structure de grille flottante sont faites de silicium polycristallin. Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que les composants isolés, la couche diélectrique de la structure de grille et la couche diélectrique de la structure de grille flottante sont faites d'oxyde de silicium. Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que l'épaisseur de la couche diélectrique d'au moins la structure de grille flottante est constante, la valeur de l'épaisseur étant 30 comprise entre 50 et 200 angstrôms.
Selon une autre caractéristique, la cellule de mémoire non volatile est caractérisée en ce que l'épaisseur et la forme en marche d'escalier de la couche diélectrique de la structure de grille flottante permettent la diminution de la tension de programmation et/ou d'effacement de la couche conductrice de la structure de grille flottante, de sorte que ladite tension de programmation et/ou d'effacement soit compatible avec la tension requise pour faire fonctionner le circuit CMOS. Un autre but de la présente invention est de proposer un procédé pour programmer une cellule de mémoire non volatile, la cellule étant connectée à des moyens de commande commandant ladite cellule et à un générateur de puissance connecté à la cellule, caractérisé par l'injection d'électrons de la première couche de silicium vers la couche conductrice de la structure de grille flottante à travers le haut de la forme en marche d'escalier de la couche diélectrique, le procédé comprenant : - l'étape d'application d'un potentiel positif à la couche conductrice de la structure de grille et à la deuxième couche de silicium grâce au générateur de puissance, induisant la polarisation de la couche conductrice de la structure de grille flottante par effet de couplage capacitif, l'étape d'application d'un potentiel négatif à la région de drain du transistor de sélection et à la première section du substrat en silicium dopé grâce au générateur de puissance connecté à ladite région de drain et à la première section du substrat en silicium, induisant la circulation d'électrons de la région de drain vers la région de source du transistor de sélection, ladite circulation d'électrons polarisant négativement la première couche de silicium adjacente à la région de source du transistor de sélection, la deuxième section du substrat en silicium dopé et la partie de substrat dopée étant polarisées à 0 volt.
Un autre but de la présente invention consiste à proposer un procédé pour effacer une cellule de mémoire non volatile, la cellule étant connectée à des moyens de commande commandant ladite cellule et à un générateur de puissance connecté à la cellule, caractérisé par l'injection d'électrons de la couche conductrice de la structure de grille flottante vers la première couche de silicium à travers le bas de la forme en marche d'escalier de la couche diélectrique, le procédé comprenant : - l'étape d'application d'un potentiel négatif à la deuxième section du substrat en silicium dopé et à la deuxième couche de silicium grâce au générateur de puissance, induisant la polarisation de la couche conductrice de la structure de grille flottante par effet de couplage capacitif, - l'étape d'application d'un potentiel positif à la couche conductrice de la structure de grille et à la région de drain du transistor de sélection grâce au générateur de puissance connecté à ladite couche conductrice et à ladite région de drain, induisant la polarisation positive de la première couche de silicium adjacente à la région de source du transistor de sélection, la première section du substrat en silicium dopé et la partie de substrat dopée étant polarisées à 0 volt. Un autre but de la présente invention consiste à proposer un procédé pour lire une cellule de mémoire non volatile, caractérisé par la détection de l'état logique du circuit CMOS grâce à des moyens de commande, la partie de substrat dopée et la deuxième région de source du circuit CMOS étant polarisées à un potentiel positif connu Vdd, grâce au générateur de puissance commandé par les moyens de commande, les deux sections du substrat en silicium dopé, la deuxième couche de silicium et la première région de source du circuit CMOS étant polarisées à 0 volt, la variation de la tension de sortie Vout du circuit CMOS étant lue par les moyens de commande, ladite tension de sortie étant le potentiel des première et deuxième régions de drain du circuit CMOS. Un autre but de la présente invention consiste à proposer un dispositif de mémoire non volatile caractérisé en ce qu'il comprend une pluralité de cellules de mémoire non volatile, ladite pluralité de cellules formant une matrice de N rangées et M colonnes. Selon une autre caractéristique, le dispositif de mémoire non volatile est caractérisé en ce que les première et deuxième régions de drain du circuit CMOS et la couche conductrice de la structure de grille de chaque 10 cellule d'une rangée sont connectées à une seule ligne de bit, ladite ligne de bit étant connectée au générateur de puissance et aux moyens de commande. Selon une autre caractéristique, le dispositif de mémoire non volatile est caractérisé en ce que les première et deuxième régions de drain du 15 circuit CMOS de chaque cellule d'une rangée sont connectées à une première ligne de bit, tandis que la couche conductrice de la structure de grille de chaque cellule de la même rangée est connectée à une deuxième ligne de bit, lesdites lignes de bit étant connectées au générateur de puissance et aux moyens de commande. 20 Selon une autre caractéristique, le dispositif de mémoire non volatile est caractérisé en ce que chaque cellule du dispositif peut être programmée, effacée ou lue de manière sélective et de manière indépendante. L'invention, ses caractéristiques et ses avantages, deviendront plus évidents à la lecture de la description qui suit avec référence aux dessins 25 joints, sur lesquels : La figure la montre une vue en coupe d'une cellule de mémoire non volatile selon l'invention dans un mode de réalisation. La figure lb montre un schéma d'une cellule de mémoire non volatile selon l'invention.
La figure 2 montre une vue de dessus de trois cellules de mémoire non volatile connectées les unes aux autres. La figure 3 montre un schéma d'une matrice d'une pluralité .de cellules de mémoire non volatile, formant un dispositif de mémoire non volatile selon l'invention. La figure 4 montre une représentation d'un dispositif de mémoire non volatile selon l'invention, connecté à la source de puissance et aux moyens de commande. DESCRIPTION DE MODES DE REALISATION PREFERES DE 10 L'INVENTION Avec référence aux figures 1 à 4, l'invention va maintenant être décrite. Dans un mode de réalisation, la cellule de mémoire non volatile est fabriquée sur un substrat de coeur dopé (1), par exemple fait de silicium. Par 15 exemple, et d'une manière non limitative, ce substrat de coeur (1) est dopé P. Dans un mode de réalisation, la cellule de mémoire non volatile comprend au moins un substrat en silicium dopé (4), ledit substrat en silicium étant de puits dopés P d'une manière non limitative. Afin d'isoler 20 électriquement le substrat en silicium de puits dopés P (4) du substrat de coeur dopé P (1), la cellule de mémoire non volatile comprend également, entre le substrat de coeur et le substrat en silicium, une région de puits N profonds (2). Par exemple, cette région peut être implantée avant la formation du substrat en silicium de puits dopés P. 25 Dans un mode de réalisation montré sur la figure la, le substrat en silicium de puits dopés P (4) comprend deux sections séparées physiquement et électriquement (41, 42). Afin de réaliser cela, une partie en silicium dopée dont le dopage est opposé à celui du substrat en silicium dopé (4) est implantée entre les deux sections séparées (41, 42) du substrat en 30 silicium dopé. Par exemple, et d'une manière non limitative, la partie en silicium dopée est de puits dopés N. Ainsi, il y a deux sections de puits dopés P (41, 42) différentes réalisées dans le substrat en silicium de puits dopés P (4), lesdites sections étant isolées électriquement l'une par rapport à l'autre. Ci-après, ces deux sections du substrat en silicium de puits dopés P seront appelées première section de puits dopés P (41) et deuxième section de puits dopés P (42). Les deux sections dopées étant séparées électriquement, elles peuvent être polarisées différemment grâce à un générateur de puissance, par exemple et d'une manière non limitative, un générateur électrique.
Dans un mode de réalisation, une première tranchée est réalisée dans la première section (41) du substrat en silicium de puits dopés P, et un premier composant isolé (81) est inséré dans cette première tranchée. Dans un mode de réalisation, des deuxième et troisième tranchées sont réalisées dans la partie de substrat de puits dopés N (3), lesdites deuxième et troisième tranchées étant respectivement adjacentes à la première section (41) et à la deuxième section (42) du substrat en silicium de puits dopés P. Ensuite, un deuxième composant isolé (82) est inséré dans la deuxième tranchée, tandis qu'un troisième composant isolé (83) est inséré dans la troisième tranchée. Ces opérations sont effectuées selon le processus connu d'isolement de tranchées peu profondes. Par exemple et d'une manière non limitative, les composants isolés sont des composants diélectriques, par exemple faits d'oxyde de silicium. Dans un mode de réalisation, les premier et deuxième composants isolés (81, 82) sont séparés par la première section (41) du substrat en 25 silicium de puits dopés P, tandis que les deuxième et troisième composants isolés (82,83) sont séparés par la partie de substrat de puits dopés N (3). Dans un mode de réalisation, la cellule de mémoire non volatile comprend au moins deux couches de silicium (52, 51) qui sont formées au-dessus de chaque section du substrat en silicium (4). Dans un mode de 30 réalisation, mais d'une manière non limitative, une première couche de silicium (51) est formée dans la première section (41) du substrat en silicium, la première couche recouvrant partiellement la première section, et une deuxième couche de silicium (52) est formée dans la deuxième section (42) du substrat en silicium, la deuxième couche recouvrant au moins partiellement la deuxième section. Dans un mode de réalisation, la première couche de silicium (51) n'est pas formée au-dessus de la première section (41) du substrat en silicium à puits dopés P situé entre le premier composant isolé (81) et le deuxième composant isolé (82). Les couches de silicium (52, 51) sont fortement dopées, et leur dopage est opposé à celui du substrat en silicium (4). Dans un mode de réalisation préféré, mais d'une manière non limitative, les couches de silicium sont dopées N+. Dans un mode de réalisation, la cellule de mémoire non volatile comprend une région de source (72) et une région de drain (73), avec un canal induit entre les deux régions, et l'une de ces régions est adjacente à la première couche de silicium (51). Ces régions de drain/source (72, 73) sont implantées dans la première section (41) du substrat en silicium. Dans un mode de réalisation préféré, et d'une manière non limitative, ces régions de source/drain sont dopées N+, étant donné que la première section (41) du substrat en silicium est de puits dopés P. La cellule de mémoire non volatile comprend également une structure de grille, ladite structure comprenant une couche isolée (70) et une couche conductrice (71) au-dessus de la couche isolée. La couche isolée, par exemple un composant diélectrique fait d'oxyde de silicium, est déposée sur la première section (41) du substrat en silicium, où aucune couche de silicium dopée (51) n'est présente. Dans un autre mode de réalisation, la couche isolée, par exemple un composant diélectrique fait d'oxyde de silicium, est développée sur la première section (41) du substrat en silicium, où aucune couche de silicium dopée (51) n'est présente. Ensuite, une couche conductrice (71), par exemple faite de silicium polycristallin, est déposée sur la couche isolée (70). La structure de grille est déposée au-dessus du canàl induit, de sorte que les régions de source/drain (72, 73) et la structure de grille forment un transistor de sélection appelé FET pour permettre ou non la circulation d'électrons au moins dans la première couche de silicium (51). La couche conductrice (71) de la structure de grille est connectée au générateur de puissance. Dans un mode de réalisation, la cellule de mémoire non volatile comprend une structure de grille flottante, ladite structure comprenant au moins une couche isolée (60) et au moins une couche conductrice (61) au-dessus de la couche isolée. Par exemple et d'une manière non limitative, la structure de grille flottante comprend une couche isolée (60) et une couche conductrice (61). La couche isolée, par exemple un composant diélectrique fait d'oxyde de silicium, est déposée sur le substrat en silicium à puits dopés P, à l'exception des autres régions de source et de drain (72, 73) du transistor de sélection. Ensuite, une couche conductrice, par exemple faite de silicium polycristallin, est déposée sur la couche isolée. Par exemple et d'une manière non limitative, l'épaisseur des couches isolées (60, 70) de la structure de grille et des structures de grille flottante est comprise entre 50 et 500 angstrôms, de préférence entre 50 et 200 angstrôms, et plus préférablement autour de 80 à 100 angstrôms. Le dépôt de la structure de grille et de la structure de grille flottante - est effectué avant l'implantation des régions de source/drain (72, 73) du transistor de sélection, tandis que l'implantation des couches de silicium dopées (52, 51) est effectuée avant le dépôt de la structure de grille et de la structure de grille flottante. Par conséquent, il y a des régions dopées au-dessous des structures de grille, qui sont, par exemple et d'une manière non limitative, fortement dopées N+. Physiquement, ces couches de silicium dopées N+ (52, 51) sont implantées avant le dépôt des structures de grille.
Par exemple et d'une manière non limitative, la structure de grille et la structure de grille flottante sont fabriquées en même temps. Dans un mode de réalisation, au moins une extrémité de la couche diélectrique (60) placée au-dessus de la première couche de silicium (51) et placée à proximité de la région de drain/source (72) a une forme en marche d'escalier afin d'améliorer l'injection d'électrons dans la couche conductrice (61) de la structure de grille flottante ou dans la première couche de silicium (51), en fonction de la manière selon laquelle la couche conductrice (61) de la structure de grille flottante et la première couche de silicium (51) sont polarisées grâce au générateur de puissance. Dans un mode de réalisation préféré mais d'une manière non limitative, la première section (41) du substrat en silicium (4) a une forme en marche d'escalier. Dans un mode de réalisation, mais d'une manière non limitative, l'angle de la forme en marche d'escalier formée dans la couche diélectrique (60) de la structure de grille flottante est compris entre 30° et 90° lorsqu'il est mesuré à partir d'une direction parallèle à la surface du substrat. Dans un mode de réalisation préféré, l'angle de la forme en marche d'escalier forme un Z. Dans un autre mode de réalisation, l'angle de la forme en marche d'escalier formée dans la couche diélectrique (60) de la structure de grille flottante est supérieur à 90°. Cette forme particulière de la couche isolée (60) permet l'utilisation d'un potentiel électrique plus faible pour programmer ou effacer la cellule de mémoire non volatile, tandis que la couche diélectrique reste suffisamment épaisse pour garantir une bonne retenue des électrons. Il est ensuite possible de programmer ou d'effacer des cellules de mémoire non volatile de l'invention avec des potentiels électriques plus faibles que ceux utilisés habituellement, tandis que la couche diélectrique (60) de la structure de grille flottante de la cellule de mémoire reste aussi épaisse que les couches diélectriques utilisées habituellement, ou est même un petit peu plus épaisse que les couches diélectriques utilisées généralement. En conséquence, la forme en marche d'escalier (ou forme en Z) de la couche isolée (60) de la structure de grille flottante de l'invention combine une meilleure fiabilité (l'utilisation d'un plus petit potentiel électrique est moins perturbante pour les cellules de mémoire voisines), une plus faible consommation de puissance et une meilleure retenue des électrons dans la couche conductrice (61) de la structure de grille flottante. Un avantage est que la cellule de mémoire non volatile peut être programmée ou effacée avec des tensions qui sont proches de celles utilisées pour faire fonctionner d'autres composants électroniques, par exemple et d'une manière non limitative des composants tels que des circuits de transistors à effet de champ CMOS. Cet avantage sera ensuite décrit avec plus de précision ultérieurement dans la description. Dans un mode de réalisation, la cellule de mémoire non volatile comprend un circuit de transistor à effet de champ CMOS. Par exemple et d'une manière non limitative, ce circuit CMOS est un circuit inverseur unique comprenant un transistor NMOS et un transistor PMOS. Ce circuit CMOS comprend une première région de source (62) et une première région de drain (63) avec un canal induit entre les deux régions. La première région de 10 source est adjacente au premier composant isolé (81), tandis que la première région de drain est adjacente au deuxième composant isolé (82). Les premières régions de drain et de source sont fortement dopées, et leur dopage est opposé à celui du substrat en silicium de puits dopés P (4). Physiquement, ces premières régions de source et de drain (62, 63) sont 15 implantées avant le dépôt des structures de grilles. Par exemple et d'une manière non limitative, les premières régions de source et de drain du circuit CMOS sont dopées N+, la première région de source, la première région de drain et la structure de grille flottante formant le transistor NMOS du circuit CMOS. Le circuit CMOS comprend une deuxième région de source (64) et 20 une deuxième région de drain (65) avec un canal induit entre les deux régions. La deuxième région de source est adjacente au troisième composant isolé (83), tandis que la deuxième région de drain est adjacente au deuxième composant isolé (82). Physiquement, Ces deuxièmes régions de source et de drain (64, 65) sont implantées avant le dépôt des stnittures 25 de grilles. Les deuxièmes régions de drain et de source sont fortement dopées, et leur dopage est similaire à celui du substrat en silicium de puits dopés P (4), excepté que les deuxièmes régions de drain et de source sont plus fortement dopées que le substrat en silicium dopé (4). Par exemple et d'une manière non limitative, les deuxièmes régions de source et de drain du 30 circuit CMÔS sont dopées P+, la deuxième région de source, la deuxième région de drain et la structure de grille flottante formant le transistor PMOS du circuit CMOS. Dans un mode de réalisation, le circuit CMOS forme un transistor de lecture dont l'objet est de caractériser l'état de la cellule de mémoire non volatile ou de caractériser le potentiel de la structure de grille flottante, afin de savoir si ladite cellule est déjà programmée ou pas. Le rôle de ce transistor de lecture sera expliqué davantage dans le texte de la description. Le procédé pour programmer la cellule de mémoire non volatile selon l'invention va maintenant être décrit dans un mode de réalisation préféré. La cellule de mémoire est à la fois connectée par l'intermédiaire de connecteurs (C3, C42, C52, C62, C63, 064, C65, 071 et C73) au moins au générateur de puissance et aux moyens de commande : les moyens de commande commandent le générateur de puissance et la cellule de mémoire. Dans un mode de réalisation, les moyens de commande sont compris dans la cellule de mémoire non volatile. La programmation de la cellule de mémoire non volatile est obtenue grâce à l'injection d'électrons par effet tunnel de la première couche de silicium (51) vers la couche conductrice (61) de la structure de grille flottante. Afin de réaliser cela, la différence de potentiel électrique entre la couche conductrice (61) de la structure de grille flottante et la première couche de silicium (51) doit être suffisamment grande pour permettre la circulation d'électrons à travers la couche diélectrique (60) de la structure de grille flottante. La première étape du procédé pour programmer la cellule de mémoire non volatile consiste à appliquer un potentiel électrique positif V+ à la deuxième couche de silicium (52) de la cellule, ladite couche étant connectée au générateur de puissance. Le potentiel électrique de la deuxième couche de silicium (52) est VCAPA. La deuxième couche de silicium est considérée comme étant un conducteur électrique d'un condensateur, l'autre conducteur électrique étant la couche conductrice (61) de la structure de grille flottante. Ainsi, la polarisation de la couche conductrice de la structure de grille flottante est induite par effet de couplage capacitif. Par exemple et d'une manière non limitative, la deuxième couche de silicium (52) est polarisée à environ 3,3 volts, c'est-à-dire que VCAPA = 3,3 volts, induisant la polarisation positive de la couche conductrice (61) de la structure de grille flottante. Pendant la même étape, le potentiel positif V+ est également appliqué à la couche conductrice (71) de la structure de grille du transistor de sélection. Le potentiel électrique de la couche conductrice de la structure de grille du transistor de sélection est VsEL. Ainsi, VsEL = 3,3 volts.
La deuxième étape du procédé pour programmer la cellule de mémoire non volatile consiste à appliquer un potentiel électrique négatif V- à la fois à la première section (41) du substrat en silicium, par exemple et d'une manière non limitative Vpwi = -3,3 volts, et à la région de drain (73) du transistor de sélection, par exemple et d'une manière non limitative VBL = -3,3 volts. Ces polarisations sont réalisées grâce au générateur de puissance connecté au transistor de sélection et à la première section (41) du substrat en silicium. Cela induit une circulation d'électrons de la région de drain (73) vers la région de source (72) du transistor de sélection. La région de source (72) du transistor de sélection étant adjacente à la première couche de silicium (51), le potentiel de ladite couche devient négatif grâce à la circulation d'électrons. Par exemple et d'une manière non limitative, le potentiel électrique de la première couche de silicium (51) est autour de -3,3 volts. Ainsi, la couche conductrice (61) de la structure de grille flottante est polarisée positivement, tandis que le potentiel de la première couche de silicium (51) est négatif. Par exemple et d'une manière non limitative, la différence de potentiel entre la couche conductrice (61) de la structure de grille flottante et la première couche de silicium (51) est d'environ 7 volts. Grâce à la forme en marche d'escalier de la couche diélectrique de la structure de grille flottante, le champ électrique en haut (T) de la forme en marche d'escalier est la somme vectorielle de deux composantes du champ électrique. Le champ électrique est suffisamment élevé pour permettre la circulation d'électrons de la première couche de silicium (51) vers la couche conductrice (61) de la structure de grille flottante. Pendant les première et deuxième étapes, la partie de substrat en silicium de puits N (3) et la deuxième section (42) du substrat en silicium sont polarisées à 0 V, ainsi VNW = VPW2 = 0 volt. Le procédé pour effacer la cellule de mémoire non volatile selon l'invention va maintenant être décrit dans un mode de réalisation préféré. L'effacement de la cellule de mémoire non volatile est obtenu grâce 10 à l'injection d'électrons par effet tunnel de la couche conductrice (61) de la structure de grille flottante vers la première couche de silicium (51). Afin de réaliser cela, la différence de potentiel entre la couche conductrice (61) de la structure de grille flottante et la première couche de silicium (51) doit être suffisamment grande pour permettre la circulation d'électrons à travers la 15 couche diélectrique (60) de la structure de grille flottante. La première étape du procédé pour effacer la cellule de mémoire non volatile consiste en l'application d'un potentiel électrique négatif V" à la fois à la deuxième section (42) du substrat en silicium et à la deuxième couche de silicium (52) de la cellule, ladite couche et ladite deuxième section étant 20 connectées au générateur de puissance. La polarisation de la couche conductrice (61) de la structure de grille flottante est ensuite induite par effet de couplage capacitif. Par exemple et d'une manière non limitative, la deuxième couche de silicium (52) et la deuxième section (42) du substrat en silicium sont polarisées à environ -3,3 volts, c'est-à-dire que VCAPA = VPW2 = 25 -3,3 volts, induisant la polarisation négative de la couche conductrice (61) de la structure de grille flottante. La deuxième étape du procédé pour effacer la cellule de mémoire non volatile consiste en l'application d'un potentiel électrique positif V+ à la fois à la couche conductrice (71) de la structure de grille du transistor de 30 sélection, par exemple et d'une manière non limitative VSEL = 3,3 volts, et à la région de drain (73) du transistor de sélection, par exemple et d'une manière non limitative Vin = 3,3 volts. Ces polarisations sont réalisées grâce au générateur de puissance connecté à la couche conductrice (71) de la structure de grille du transistor de sélection et à la région de drain (73) du transistor de sélection. Cela induit une polarisation positive des régions de source et de drain (72, 73) du transistor de sélection. La région de source (72) du transistor de sélection est adjacente à la première couche de silicium (51), le potentiel de ladite couche (51) devenant positif grâce à la circulation d'électrons. Par exemple et d'une manière non limitative, le potentiel électrique de la première couche de silicium est autour de 3,3 volts. Ainsi, la couche conductrice (61) de la structure de grille flottante est polarisée négativement, tandis que le potentiel de la première couche de silicium (51) est positif. Par exemple et d'une manière non limitative, la différence de potentiel entre la couche conductrice (61) de la structure de grille flottante et la première couche de silicium (51) est d'environ 7 volts. Grâce à la forme en marche d'escalier de la couche diélectrique (60) de la structure de grille flottante, le champ électrique dans le bas (B) de la forme en marche d'escalier est la somme vectorielle de deux composantes du champ électrique. Le champ électrique est suffisamment élevé pour permettre la circulation d'électrons de la couche conductrice (61) de la structure de grille flottante vers la première couche de silicium (51). Pendant les première et deuxième étapes, la première section (41) du substrat en silicium et la partie de substrat en silicium à puits dopés N (3) sont polarisées à 0 V, ainsi Vpwi = VNw = 0 volt.
Le procédé pour lire la cellule de mémoire non volatile selon l'invention va maintenant être décrit dans un mode de réalisation préféré. La cellule de mémoire est connectée par des connecteurs au moins à la fois au générateur de puissance et aux moyens de commande : les moyens de commande commandent le générateur de puissance et la cellule de mémoire. Dans un mode de réalisation, une tranchée est réalisée dans la couche conductrice (61) de la structure de grille flottante juste au-dessus des première (63) et deuxième (65) régions de drain du circuit CMOS. Cette tranchée ne divise pas la couche conductrice (61) en deux morceaux. Cette tranchée est réalisée afin de connecter les première et deuxième régions de drain du circuit CMOS l'une à l'autre grâce à un conducteur (9), ledit conducteur étant lié à la fois au générateur de puissance et aux moyens de commande. Dans un mode de réalisation préféré, les première (63) et deuxième (65) régions de drain du circuit CMOS et la région de drain (73) du transistor de sélection sont connectées les unes aux autres grâce à un conducteur appelé ligne de bit (9).
L'étape du procédé pour lire la cellule de mémoire non volatile consiste en la détection de l'état logique du circuit CMOS ; afin de réaliser cela, la partie de substrat de puits dopés N (3) et la deuxième région de source (64) du circuit CMOS sont toutes deux polarisées à un potentiel positif Vdd connu, dont la valeur est, par exemple et d'une manière non limitative, de 3,3 volts. Les hommes du métier comprendront que la partie de substrat de puits N (3) est connectée au générateur électrique par l'intermédiaire d'un connecteur (C3). Ils comprendront également qu'un circuit CMOS est un circuit intégré logique, dans lequel les signaux détectés sont un courant très faible induit par des tensions en créneaux passant très rapidement de 0 volt à Vdd, et vice versa. Ainsi, le potentiel électrique de la partie de substrat de puits N (3) est VNw, tandis que le potentiel de la deuxième région de source (64) du circuit CMOS est Vsp. Par exemple et d'une manière non limitative, VNw = Vsp = 3,3 volts. Bien entendu, les première et deuxième sections (41, 42) du substrat en silicium dopé sont également connectées au générateur de puissance, et leurs potentiels électriques sont respectivement Vpwi et Vpw2. Durant le procédé pour lire la cellule de mémoire non volatile, les première et deuxième section S (41, 42) du substrat en silicium sont polarisées à 0 V, et c'est pareil pour la première région de source (62) du circuit CMOS. Alors, VsN = VPW1 = VPw2 = 0 volt. VcApA est compris entre 0 volt et 3,3 volts. Ce procédé de lecture, dans lequel la variation du potentiel électrique Vaut de la sortie du circuit CMOS est détectée, donne des informations concernant l'état logique du circuit CMOS et concernant l'état de la cellule de mémoire non volatile d'une manière beaucoup plus rapide que la mesure du courant (c'est-à-dire de la circulation d'électrons de la première couche de silicium (51) vers le transistor de lecture).
Dans un mode de réalisation, montré sur les figures 2, 3 et 4, un autre objet de l'invention consiste à proposer un dispositif de mémoire non volatile, ledit dispositif comprenant une pluralité de cellules de mémoire non volatile, formant une matrice de N rangées et M colonnes de cellules. Dans un mode de réalisation montré sur la figure 3, les première (63) et deuxième (65) régions de drain du circuit CMOS et la région de drain (73) du transistor de sélection de chaque cellule d'une rangée sont connectées à une seule ligne de bit (9), ladite ligne de bit étant connectée au générateur de puissance et aux moyens de commande. Par exemple, il y a N lignes de bit dans le dispositif. Dans un autre mode de réalisation, les première (63) et deuxième (65) régions de drain du circuit CMOS de chaque cellule d'une rangée sont connectées à une première ligne de bit, tandis que la couche conductrice (73) de la structure de grille de chaque cellule de la même rangée est connectée à une deuxième ligne de bit, lesdites lignes de bit étant connectées au générateur de puissance et aux moyens de commande. Dans un mode de réalisation, chaque cellule du dispositif peut être programmée ou effacée ou lue de manière sélective. Les hommes du métier comprendront que chaque cellule du dispositif est entourée d'un matériau isolé afin d'isoler électriquement les cellules les unes des autres. Ainsi, seules les lignes de bit (9) peuvent connecter les unes aux autres les première (63) et deuxième (65) régions de drain du circuit CMOS et/ou la région de drain (73) du transistor de sélection de chaque cellule d'une rangée. Autrement dit, il est possible de programmer ou d'effacer n'importe quelle cellule du dispositif en ouvrant le transistor de sélection, c'est-à-dire en appliquant une tension positive à la couche conductrice (71) de la structure de grille du transistor de sélection et une tension à la région de drain (73) du transistor de sélection, ladite tension étant positive pour un effacement ou négative pour une programmation. Ainsi, même si un potentiel positif est appliqué à la région de drain (73) du transistor de sélection de chaque cellule d'une rangée dans le dispositif (parce que les régions de drain (73) des cellules d'une rangée sont connectées à la même ligne de bit), un transistor de sélection d'une cellule individuelle ne peut être ouvert que si un potentiel est appliqué à la couche conductrice (71) de la structure de grille du transistor de sélection. De cette manière, la programmation ou l'effacement d'une cellule de mémoire non volatile ne perturbe pas les cellules voisines du dispositif de mémoire non volatile. Il est également possible de lire n'importe quelle cellule du dispositif en fermant le transistor de sélection, c'est-à-dire en appliquant un potentiel de 0 volt à la couche conductrice (71) de la structure de grille, alors, quel que soit le potentiel de la région de drain (73) du transistor de sélection, le potentiel de la région de source (72) du transistor de sélection reste invariant. Ainsi, aucune programmation ou aucun effacement n'est possible. De plus, pour toute cellule devant être lue, un potentiel positif est appliqué à la deuxième région de source (64) du circuit CMOS et un potentiel de 0 volt est appliqué à la première région de source (62) du circuit CMOS de ladite cellule. Et pour toute cellule qui ne doit pas être lue dans la même ligne, aucun potentiel n'est appliqué aux première et deuxième régions de source (62, 64) du circuit CMOS de ladite cellule, de sorte que la lecture d'une cellule n'est pas perturbée par les cellules voisines du dispositif de mémoire non volatile.
La présente invention a été décrite avec référence au mode de réalisation préféré. On doit comprendre que le type des régions semiconductrices, l'agencement du dispositif et la polarité des tensions sont choisis uniquement à des fins d'illustration, et un homme du métier reconnaîtrait d'autres variantes, changements et modifications. Par exemple, toutes les caractéristiques techniques présentées dans le texte de la description peuvent être appliquées à des cellules de mémoire non volatile

Claims (20)

  1. REVENDICATIONS1. Cellule de mémoire non volatile, caractérisée en ce qu'elle comprend : - au moins un substrat en silicium dopé (4), séparé physiquement et électriquement en deux sections (41, 42) par une partie de substrat dopé (3) dont le dopage est opposé à celui du substrat en silicium dopé, - au moins trois composants isolés (81, 82, 83) insérés chacun dans une tranchée, la première tranchée étant fabriquée dans la première section (41) du substrat en silicium dopé, les deuxième et troisième tranchées étant fabriquées dans la partie de substrat dopée (3) et étant respectivement adjacentes aux première (41) et deuxième (42) sections du substrat en silicium dopé, les premier (81) et deuxième (82) composants isolés étant séparés par la première section (41) du substrat en silicium dopé, les deuxième (82) et troisième (83) composants isolés étant séparés par la partie de substrat dopée (3), - au moins deux couches de silicium (51, 52) dont le dopage est opposé à celui du substrat en silicium (4), une première couche de silicium (51) recouvrant au moins partiellement la première section (41) du substrat en silicium et une deuxième couche de silicium (52) recouvrant au moins partiellement la deuxième section (42) du substrat en silicium, - une région de source (72) et une région de drain (73) avec un canal induit entre les deux régions, l'une de ces régions (72) étant adjacente à la première couche de silicium (51), une structure de grille comprenant une couche diélectrique (70) et une couche conductrice (71) étant placée au moins au-dessus du canal, la première section du substrat en silicium (41), les régions de source (72) et de drain (73) et la structure de grille formant un transistor de sélection pour permettre la circulation d'électrons au moins dans la première couche de silicium (51),- une structure de grille flottante au-dessus des deux couches de silicium (51, 52), ladite structure comprenant au moins une mince couche diélectrique (60) et au moins une couche conductrice (61), - un circuit de transistor à effet de champ CMOS comprenant : - une première région de source (62) et une première région de drain (63) avec un canal induit entre les deux régions, ces régions étant respectivement adjacentes aux premier (81) et deuxième (82) composants isolés, le dopage des régions étant différent de celui du substrat en silicium (4), - une deuxième région de source (64) et une deuxième région de drain (65) avec un canal induit entre les deux régions, ces régions étant respectivement adjacentes aux deuxième (82) et troisième (83) composants isolés, les régions ayant le même dopage que le substrat en silicium dopé (4).
  2. 2. Cellule de mémoire non volatile selon la revendication 1, caractérisée en ce qu'au moins une partie de la couche diélectrique et une partie de la couche conductrice placées au-dessus de la première couche de silicium (51) ont une forme en marche d'escalier.
  3. 3. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 et 2, caractérisée en ce que la première section (41) du substrat en silicium dopé a une forme en marche d'escalier.
  4. 4. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 3, caractérisée en ce que l'angle de la forme en marche d'escalier formée dans la couche diélectrique (60) de la structure de grille flottante est compris entre 30° et 180°, de préférence entre 30° et 90° lorsqu'il est mesuré à partir d'une direction parallèle à la surface du substrat.
  5. 5. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 4, caractérisée en ce que la deuxième couche de silicium (52) est un conducteur électrique d'un condensateur, l'autre conducteur électrique étant la couche conductrice (62) de la structure de grille flottante.
  6. 6. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 5, caractérisée en ce que le substrat en silicium (4) est de puits dopés P.
  7. 7. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 6, caractérisée en ce que les régions de drain (73) et de source (72) du transistor de sélection sont dopées N+.
  8. 8. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 7, caractérisée en ce que la première région de drain (63) et la première région de source (62) du circuit CMOS sont dopées N+, tandis que la deuxième région de drain (65) et la deuxième région de source (64) du circuit CMOS sont dopées P+.
  9. 9. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 8, caractérisée en ce que les deux sections (41, 42) du substrat en silicium et la partie de substrat dopée (3) se trouvent sur une région de puits dopés N profonds afin d'isoler électriquement les deux sections du substrat en silicium.
  10. 10. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 9, caractérisée en ce que la couche conductrice (71) de la structure de grille et la couche conductrice (61) de la structure de grille flottante sont faites de silicium polycristallin.
  11. 11. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 10, caractérisée en ce que les composants isolés (81, 82, 83), la couche diélectrique (70) de la structure de grille et la couche diélectrique (60) de la structure de grille flottante sont faits d'oxyde de silicium.
  12. 12. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 11, caractérisée en ce que l'épaisseur de la couche diélectrique (60) d'au moins la structure de grille flottante est constante, la valeur de l'épaisseur étant comprise entre 50 et 200 angstrôms.
  13. 13. Cellule de mémoire non volatile selon l'une quelconque des revendications 1 à 12, caractérisée en ce que l'épaisseur et la forme en marche d'escalier de la couche diélectrique (60) de la structure de grille flottante permettent la diminution de la tension de programmation et/ou d'effacement de la couche conductrice (61) de la structure de grille flottante, de sorte que ladite tension de programmation et/ou d'effacement soit compatible avec la tension requise pour faire fonctionner le circuit CMOS.
  14. 14. Procédé pour programmer une cellule de mémoire non volatile selon les revendications 1 à 13, la cellule étant connectée à des moyens de commande (CM) commandant ladite cellule et à un générateur de puissance (EG) connecté à la cellule, caractérisé par l'injection d'électrons de la première couche de silicium (51) vers la couche conductrice (61) de la structure de grille flottante à travers le haut (T) de la forme en marche d'escalier de la couche diélectrique (51), le procédé comprenant : - l'étape d'application d'un potentiel positif à la couche conductrice (71) de la structure de grille et à la deuxième couche de silicium (52) grâce au générateur de puissance, induisant la polarisation de la couche conductrice (61) de la structure de grille flottante par effet de couplage capacitif, - l'étape d'application d'un potentiel négatif à la région de drain (73) du transistor de sélection et à la première section (41) du substrat en silicium dopé grâce au générateur de puissance connecté à ladite région de drain et à la première section (41) du substrat en silicium, induisant la circulation d'électrons de la région de drain (73) vers la région de source (72) du transistor de sélection, ladite circulation d'électrons polarisant négativement la première couche de silicium (51) adjacente à la région de source (72) du transistor de sélection, la deuxième section (42) du substrat en silicium dopé et la partie de substrat dopée (3) étant polarisées à 0 volt.
  15. 15. Procédé pour effacer une cellule de mémoire non volatile selon les revendications 1 à 13, la cellule étant connectée à des moyens de commande commandant ladite cellule et à un générateur de puissance connecté à la cellule, caractérisé par l'injection d'électrons de la couche conductrice (61) de la structure de grille flottante vers la première couche de silicium (51) à travers le bas (B) de la forme en marche d'escalier de la couche diélectrique (51), le procédé comprenant : - l'étape d'application d'un potentiel négatif à la deuxième section (42) du substrat en silicium dopé et à la deuxième couche de silicium (52) grâce au générateur de puissance, induisant la polarisation de la couche conductrice (61) de la structure de grille flottante par effet de couplage capacitif, - l'étape d'application d'un potentiel positif à la couche conductrice (71) de la structure de grille et à la région de drain (73) du transistor de sélection grâce au générateur de puissance connecté à ladite couche conductrice et à ladite région de drain, induisant la polarisation positive de la première couche de silicium (51) adjacente à la région de source (72) du transistor de sélection, la première section (41) du substrat en silicium dopé et la partie de substrat dopée (3) étant polarisées à 0 volt.
  16. 16. Procédé pour lire une cellule de mémoire non volatile selon les revendications 1 à 13, caractérisé par la détection de l'état logique du circuit CMOS grâce à des moyens de commande, la partie de substrat dopée (3) et la deuxième région de source (64) du circuit CMOS étant polarisées à un potentiel positif Vdd connu, grâce au générateur de puissance commandé par les moyens de commande, les deux sections (41, 42) du substrat en silicium dopé, la deuxième couche de silicium (52) et la première région de source (62) du circuit CMOS étant polarisées à 0 volt, la variation de la tension de sortie V't du circuit CMOS étant lue par les moyens de commande, laditetension de sortie étant le potentiel des première (63) et deuxième (65) régions de drain du circuit CMOS.
  17. 17. Dispositif de mémoire non volatile, caractérisé en ce qu'il comprend une pluralité de cellules de mémoire non volatile selon l'une quelconque des revendications 1 à 13, ladite pluralité de cellules formant une matrice de N rangées et M colonnes.
  18. 18. Dispositif de mémoire non volatile selon la revendication 17, caractérisé en ce que les première (63) et deuxième (65) régions de drain du circuit CMOS et la couche conductrice (71) de la structure de grille de chaque cellule d'une rangée sont connectées à une seule ligne de bit (9), ladite ligne de bit étant connectée au générateur de puissance et aux moyens de commande.
  19. 19. Dispositif de mémoire non volatile selon la revendication 17, caractérisé en ce que les première (63) et deuxième (65) régions de drain du circuit CMOS de chaque cellule d'une rangée sont connectées à une première ligne de bit, tandis que la couche conductrice (71) de la structure de grille de chaque cellule de la même rangée est connectée à une deuxième ligne de bit, lesdites lignes de bit étant connectées au générateur de puissance et aux moyens de commande.
  20. 20. Dispositif de mémoire non volatile selon l'une quelconque des revendications 17 à 19, caractérisé en ce que chaque cellule du dispositif peut être programmée, effacée ou lue de manière sélective et de manière indépendante.
FR1359053A 2013-09-20 2013-09-20 Cellule de memoire non volatile, procede de programmation d'effacement et de lecture d'une telle cellule et dispositif de memoire non volatile Expired - Fee Related FR3011123B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1359053A FR3011123B1 (fr) 2013-09-20 2013-09-20 Cellule de memoire non volatile, procede de programmation d'effacement et de lecture d'une telle cellule et dispositif de memoire non volatile
PCT/EP2014/069544 WO2015039974A2 (fr) 2013-09-20 2014-09-12 Cellule de mémoire non volatile, procédé de programmation, d'effacement et de lecture d'une telle cellule et dispositif de mémoire non volatile

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1359053A FR3011123B1 (fr) 2013-09-20 2013-09-20 Cellule de memoire non volatile, procede de programmation d'effacement et de lecture d'une telle cellule et dispositif de memoire non volatile

Publications (2)

Publication Number Publication Date
FR3011123A1 true FR3011123A1 (fr) 2015-03-27
FR3011123B1 FR3011123B1 (fr) 2016-12-23

Family

ID=50231252

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1359053A Expired - Fee Related FR3011123B1 (fr) 2013-09-20 2013-09-20 Cellule de memoire non volatile, procede de programmation d'effacement et de lecture d'une telle cellule et dispositif de memoire non volatile

Country Status (2)

Country Link
FR (1) FR3011123B1 (fr)
WO (1) WO2015039974A2 (fr)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272368A (en) * 1991-05-10 1993-12-21 Altera Corporation Complementary low power non-volatile reconfigurable EEcell
US5587945A (en) * 1995-11-06 1996-12-24 Advanced Micro Devices, Inc. CMOS EEPROM cell with tunneling window in the read path
US5892709A (en) * 1997-05-09 1999-04-06 Motorola, Inc. Single level gate nonvolatile memory device and method for accessing the same
US20090065838A1 (en) * 2007-09-12 2009-03-12 Takeshi Nagao Semiconductor memory device and method of manufacturing the same
US20120037971A1 (en) * 2010-08-13 2012-02-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB979384A (en) 1962-02-23 1965-01-01 Cav Ltd Reciprocating liquid fuel pumps
US4203158A (en) 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272368A (en) * 1991-05-10 1993-12-21 Altera Corporation Complementary low power non-volatile reconfigurable EEcell
US5587945A (en) * 1995-11-06 1996-12-24 Advanced Micro Devices, Inc. CMOS EEPROM cell with tunneling window in the read path
US5892709A (en) * 1997-05-09 1999-04-06 Motorola, Inc. Single level gate nonvolatile memory device and method for accessing the same
US20090065838A1 (en) * 2007-09-12 2009-03-12 Takeshi Nagao Semiconductor memory device and method of manufacturing the same
US20120037971A1 (en) * 2010-08-13 2012-02-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same

Also Published As

Publication number Publication date
WO2015039974A2 (fr) 2015-03-26
WO2015039974A3 (fr) 2015-07-16
FR3011123B1 (fr) 2016-12-23

Similar Documents

Publication Publication Date Title
EP1495496B1 (fr) Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
FR2484124A1 (fr) Cellule de memoire remanente a " gachette " flottante, modifiable electriquement
FR2499290A1 (fr) Dispositif de memoire dense remanent electriquement alterable avec electrode de couplage dans le substrat
FR2692720A1 (fr) Dispositif d'EPROM à couche unique de silicium polycristallin à effacement rapide.
FR3021804A1 (fr) Cellule memoire non volatile duale comprenant un transistor d'effacement
FR3012673A1 (fr) Memoire programmable par injection de porteurs chauds et procede de programmation d'une telle memoire
FR3021803A1 (fr) Cellules memoire jumelles accessibles individuellement en lecture
FR2996680A1 (fr) Memoire non volatile comportant des transistors de selection verticaux
CH625075A5 (fr)
FR2987696A1 (fr) Procede de lecture ecriture de cellules memoire non volatiles
FR3025353A1 (fr) Memoire non volatile composite a effacement par page ou par mot
FR2987700A1 (fr) Memoire non volatile comprenant des mini caissons a potentiel flottant
FR3049380A1 (fr) Amelioration des performances en lecture d'un dispositif de memoire non volatile, en particulier un dispositif de memoire non volatile avec transistor de selection enterre
FR2976115A1 (fr) Memoire non volatile a compensation de couplage capacitif entre lignes de bit
EP0750313B1 (fr) Mémoire EEPROM programmable et effaçable par effet de Fowler-Nordheim
FR2767219A1 (fr) Dispositif memoire non volatile programmable et effacable electriquement compatible avec un procede de fabrication cmos/soi
FR2683664A1 (fr) Memoire integree electriquement programmable a un seuil transistor.
EP0356346B1 (fr) Mémoire de type EPROM à haute densité d'intégration
EP3896695B1 (fr) Procédé d'écriture dans une mémoire non-volatile suivant le vieillissement des cellules mémoires et circuit intégré correspondant
EP1863035B1 (fr) Mémoire EEPROM ayant une résistance contre le claquage de transistors améliorée
FR3071355B1 (fr) Cellule-memoire eeprom compacte
FR3000838A1 (fr) Procede de fabrication d’une memoire non volatile
EP2977988B1 (fr) Mémoire non volatile à résistance programmable
FR3011123A1 (fr)
FR2871940A1 (fr) Transistor mos a grille flottante, a double grille de controle

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

ST Notification of lapse

Effective date: 20220505