FR2955698A1 - Etage de puissance avec controle de dissipation automatique - Google Patents

Abstract

Ces nouveaux circuits sont destinés à des applications commutées à haute tension, dans des technologies CMOS. La nouvelle méthode de contrôle de dissipation automatique et les nouveaux circuits présentés ici, permettent d'améliorer les rendements à faible puissance de charge (ou sans charge) des circuits commutés tels que les amplificateurs audio de puissance de type class-d et les convertisseurs de tension de type dc-dc, en réduisant à la fois les pertes d'énergie de commutation, et les pertes d'énergie ohmiques. D'autre part, les nouveaux circuits présentés diminuent les interférences electro-magnétiques (dites EMI) qui sont propres aux applications commutées. Enfin, ils permettent de réduire le courant de l'alimentation lors du démarrage du circuit, en agissant comme une limitation de courant.

Description

DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce 15 (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management ù par exemple des convertisseurs de puissance de type dc-dc) et aux circuits audio sur une seule puce (dite Embedded audio ù par exemple des amplificateur de puissance de type class-d), et la description qui suit 20 fait référence à ces champs d'application pour des facilités d'illustration uniquement. Cette invention se rapporte généralement aux étages de puissance. Etant donné que beaucoup d'applications demandent des rendements élevés de puissance, et exigent de minimiser au maximum la taille et le coût des composants nécessaires, les étages de puissance sont de préférence conçus en mode commuté. Une architecture classique utilise deux transistors de puissance (1 pFET en série avec 1 nFET), reliés en série entre l'alimentation et 25 la masse, la charge étant reliée à la jonction entre ces deux transistors : cette structure est communément appelée demi-pont ou half-bridge. Un problème majeur rencontré en concevant de tels circuits demi-pont (ou half-bridge) concerne les faibles rendements à petite puissance de charge ou sans charge, dus à la fois aux pertes d'énergie par commutation, et aux pertes d'énergie ohmique. 30 Un autre défaut de ces circuits est qu'ils émettent de fortes interférences electro-magnétiques (dites EMI). En conséquence, un étage de puissance idéal pour des applications commutées doit satisfaire aux exigences suivantes : Avoir de faibles pertes d'énergie par commutation, et de faibles pertes d'énergie ohmiques, à faible charge ou sans charge, afm d'optimiser le rendement du circuit à faible puissance de charge ou sans charge 35 Avoir des rendements de puissance élevés à forte charge Réduire les phénomènes d'interférence électromagnétiques (dits EMI) - Assurer des zones mortes (dites dead-time) entre les temps de conduction des deux transistors de puissance du demi-pont, afin d'éviter des courts-circuits temporaires sur l'alimentation (dits shoot-through) Garantir une bonne réponse du circuit à haute fréquence (par exemple à 1MHz) 40 ETAT DE LA TECHNIQUE ANTERIEURE Etant donné que beaucoup d'applications demandent des rendements élevés de puissance, et exigent de minimiser au maximum la taille et le coût des composants nécessaires, les étages de puissance sont de préférence conçus en mode commuté. Une architecture classique utilise deux transistors de puissance (1 pFET en série avec 1 nFET), reliés en série entre l'alimentation et la masse, la charge étant reliée à la jonction entre ces deux transistors : cette structure est communément appelée demi-pont ou half-bridge. Un problème majeur rencontré en concevant de tels circuits demi-pont (ou half-bridge) concerne les faibles rendements à petite puissance de charge ou sans charge, dus à la fois aux pertes d'énergie par commutation, et aux pertes d'énergie ohmique. Un autre défaut de ces circuits est qu'ils émettent de fortes interférences electro-magnétiques (dites EMI).

DESCRIPTION BREVE DE L'INVENTION Des circuits sont développés pour des applications commutées à haute tension, dans des technologies CMOS (signifiant : Complementary Metal Oxyde Semiconductor). Au premier abord de cette invention, un circuit commuté pour fournir un signal de sortie de forte puissance commuté à haute tension, à partir d'un signal digital d'entrée de faible tension, doit inclure : un étage de sortie de puissance (par exemple un demi-pont ou half-bridge), un driver de grille du pFET de cet étage de sortie de puissance, un driver de grille du nFET de cet étage de sortie de puissance, des générateurs de référence de tension ou des alimentations dédiées et des masses virtuelles. La nouvelle méthode de contrôle de dissipation automatique et les nouveaux circuits présentés ici, permettent d'améliorer les rendements à faible puissance de charge ou sans charge, des circuits commutés tels que les amplificateurs audio de puissance de type class-d et les convertisseurs de tension de type dc-dc, en réduisant à la fois les pertes d'énergie de commutation, et les pertes d'énergie ohmiques. Cette méthode décrite dans cette invention, comprend une modulation des tensions différentielles entre les terminaux de grille et de source des transistors de puissance, en fonction de la charge du circuit. En effet, lorsque la charge du circuit est faible, les tensions maximales différentielles entre les terminaux de grille et de source des transistors de puissance sont réduites, ce qui diminue considérablement les pertes d'énergie de commutation, et les pertes d'énergie ohmiques, et améliore ainsi le rendement du circuit à faible puissance de charge ou sans charge.

D'autre part, les nouveaux circuits présentés diminuent les interférences electro-magnétiques (dites EMI) qui sont propres aux applications commutées. Enfin, ils permettent de réduire le courant de l'alimentation lors du démarrage du circuit, en agissant comme une limitation de courant. En effet, lors du démarrage du circuit, les tensions différentielles entre les terminaux de grille et de source des transistors de puissance sont réduites, de manière à réduire considérablement les courants de l'alimentation du circuit.

Les éléments constituants et les avantages de ces circuits de cette invention ressortiront de la description et des figures qui suivent. Cette description comportes plusieurs exemples de réalisation donnés à titre indicatif, et ne limite ainsi pas la portée des champs d'application et d'implémentation de cette invention.

Un objet principal de la présente invention est de réaliser (sur une seule puce par exemple - dit embedded) un étage de puissance haute tension dans une technologie CMOS, qui est optimisé en terme de rendement de puissance à 2955698 -3- faible charge ou sans charge, en terme d'interférences electro-magnétiques (dites EMI), et de courant de l'alimentation lors du démarrage du circuit.

BREVE PRESENTATION DES FIGURES 5 Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées:

10 La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence VREFP pour le driver PMOS de la figure 5 (FIG.5). Les 2 résistances R1 (1) et R2 (2), le transistor nFET MN1 (4), et l'amplificateur différentiel (3) génèrent une tension de référence différentielle (VDDHV - VREFP). Cette tension de référence différentielle (VDDHV û VREFP) est utilisée par le driver PMOS de la figure 5 (FIG.5). Ce circuit comporte deux alimentations : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence de 15 tension VREF est utilisée en entrée de ce circuit. Le transistor nFET MN1 (4) sert à fournir le courant pour la résistance Rl (1).

La figure 2 (FIG. 2) est un schéma électrique d'un générateur de masse virtuelle GNDP pour le driver PMOS de la figure 7 (FIG.7). Les 2 résistances Rl (1) et R2 (2), le transistor nFET MN1 (4), et l'amplificateur différentiel (3) 20 génèrent une tension de référence différentielle VRP. Cette tension de référence différentielle VRP est l'entrée d'un régulateur de tension, qui est défini par l'amplificateur différentiel (7), le transistor pFET MP1 (6) et la résistance R3 (5). Ce régulateur de tension génère une sortie GNDP, qui sert de masse virtuelle pour le driver PMOS de la figure 7 (FIG.7). Cette sortie GNDP peut absorber le courant de masse du driver PMOS de la figure 7 (FIG.7) grâce au transistor de puissance pFET MP1 (6). La sortie différentielle de ce régulateur de tension est défraie par la tension 25 différentielle (VDDHV û GNDP). Ce circuit comporte deux alimentations : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence de tension VREF est utilisée en entrée de ce circuit.

La figure 3 (FIG. 3) est un schéma électrique d'un générateur de tension de référence VREFN pour le driver NMOS 30 de la figure 6 (FIG.6). Les 2 résistances RI (1) et R2 (2), le transistor nFET MN1 (4), et l'amplificateur différentiel (3) génèrent une tension de référence VREFN. Cette tension de référence VREFN est utilisée par le driver NMOS de la figure 6 (FIG.6). Ce circuit comporte une alimentation : VDDLV est une alimentation de faible tension. Une référence de tension VREF est utilisée en entrée de ce circuit. Le transistor nFET MN1 (4) sert à fournir le courant pour la résistance R1 (1). 35 La figure 4 (FIG. 4) est un schéma électrique d'un générateur d'alimentation (régulateur de tension) VDDN pour le driver NMOS de la figure 8 (FIG.8). Les 2 résistances Rl (8) et R2 (9), le transistor pFET MP1 (10), et l'amplificateur différentiel (7) génèrent une tension VDDN. Cette tension VDDN sert d'alimentation dédiée pour le driver NMOS de la figure 8 (FIG.8). Cette sortie VDDN peut délivrer le courant d'alimentation du driver NMOS de 40 la figure 8 (FIG.8) grâce au transistor de puissance pFET MP1 (10). Ce circuit comporte une alimentation : VDDHV est une alimentation de haute tension. Une référence de tension VREF est utilisée en entrée de ce circuit. -4- La figure 5 (FIG. 5) est un schéma électrique du driver PMOS (23) de la grille du pFET de puissance (21) de l'étage de puissance avec références de tension (30) de la figure 9 (FIG.9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique de l'entrée digitale IN. La tension de référence VREFP est délivrée par le circuit (28) de la figure 1 (FIG.1). Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV. Le circuit comporte quatre transistors pFET MP1 (13) MP2 (14) MP3 (15) et MP4 (19), et trois transistors nFET MN1 (16) MN2 (17) et MN3 (18).

Les transistors MP1 (13) MP2 (14) MN1 (16) MN2 (17) et les deux inverseurs (11) et (12) constituent une transformation du signal digital d'entrée IN de niveau VDDLV en un signal de sortie OUT de niveau VDDHV (opération dit level shifting). Les transistors MP3 (15) et MN3 (18) constituent l'étage de sortie de ce driver, qui permet de contrôler les pentes montantes et descendantes de la tension de sortie OUT. Le rôle du transistor pFET MP4 (19) est de contrôler le niveau bas de la tension de sortie OUT, selon la tension de référence d'entrée VREFP.

Ainsi, le rôle de ce circuit est de contrôler la tension de la grille du pFET de puissance (21), avec un niveau de tension approprié et avec une impédance de sortie faible sur OUT : - Le niveau haut de la tension de sortie OUT est VDDHV, afin de pouvoir couper le pFET de puissance (21). - Le niveau bas de la tension de sortie OUT est appelé dans ce qui suit OUT_LOWP., et est contrôlé par la tension de référence d'entrée VREFP.

La figure 6 (FIG. 6) est un schéma électrique du driver NMOS (24) de la grille du nFET de puissance (22) de l'étage de puissance avec références de tension (30) de la figure 9 (FIG.9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique de l'entrée digitale IN. 25 La tension de référence VREFN est délivrée par le circuit (29) de la figure 3 (FIG.3). Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV. Le circuit comporte trois transistors pFET MP1 (13) MP2 (14) et MP3 (15), et quatre transistors nFET MN1 (16) MN2 (17) MN3 (18) et MN4 (20). Les transistors MP1 (13) MP2 (14) MN1 (16) MN2 (17) et les deux inverseurs (11) et (12) constituent une 30 transformation du signal digital d'entrée IN de niveau VDDLV en un signal de sortie OUT de niveau VDDHV (opération dit level shirting). Les transistors MP3 (15) et MN3 (18) constituent l'étage de sortie de ce driver, qui permet de contrôler les pentes montantes et descendantes de la tension de sortie OUT. Le rôle du transistor nFET MN4 (20) est de contrôler le niveau haut de la tension de sortie OUT, selon la tension de référence d'entrée VREFN. Ainsi, le rôle de ce circuit est de contrôler la tension de la grille du nFET de puissance (22), avec un niveau de 35 tension approprié et avec une impédance de sortie faible sur OUT : - Le niveau bas de la tension de sortie OUT est la masse, afin de pouvoir couper le nFET de puissance (22). - Le niveau haut de la tension de sortie OUT est appelé dans ce qui suit OUT HIGHN, et est contrôlé par la tension de référence d'entrée VREFN.

40 La figure 7 (FIG. 7) est un schéma électrique du driver PMOS (25) de la grille du pFET de puissance (21) de l'étage de puissance avec alimentation dédiée et masses virtuelles (37) de la figure 10 (FIG.10). -5- Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Il comporte aussi une masse virtuelle GNDP. La masse virtuelle GNDP est délivrée par le circuit (35) de la figure 2 (FIG.2). L'alimentation de faible tension VDDLV est le niveau logique de l'entrée digitale IN.

Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV. Le circuit nommé LS (40) (dit level shifter) a pour rôle de transformer la tension d'entrée digitale IN en un signal de sortie dont le niveau haut est VDDHL et le niveau bas est GNDP. Le circuit comporte aussi trois transistors pFET MP1 (13) MP2 (14) et MP3 (15), et trois transistors nFET MN1 (16) MN2 (17) et MN3 (18).

Les transistors MP1 (13) MP2 (14) MN1 (16) MN2 (17), les deux inverseurs (11) et (12) et le circuit nommé LS (40) (dit level shifter) constituent une transformation du signal digital d'entrée IN de niveau VDDLV en un signal de sortie OUT de niveau VDDHV (opération dit level shirting). Les transistors MP3 (15) et MN3 (18) constituent l'étage de sortie de ce driver, qui permet de contrôler les pentes montantes et descendantes de la tension de sortie OUT.

Ainsi, le rôle de ce circuit est de contrôler la tension de la grille du pFET de puissance (21), avec un niveau de tension approprié et avec une impédance de sortie faible sur OUT : - Le niveau haut de la tension de sortie OUT est VDDHV, afm de pouvoir couper le pFET de puissance (21). - Le niveau bas de la tension de sortie OUT est GNDP.

La figure 8 (FIG. 8) est un schéma électrique du driver NMOS (26) de la grille du nFET de puissance (22) de l'étage de puissance avec alimentation dédiée et masses virtuelles (37) de la figure 10 (FIG.10). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDN est une alimentation de haute tension. L'alimentation VDDN est délivrée par le circuit (36) de la figure 4 (FIG.4).

L'alimentation de faible tension VDDLV est le niveau logique de l'entre digitale IN. Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV. Le circuit comporte aussi trois transistors pFET MP1 (13) MP2 (14) et MP3 (15), et trois transistors nFET MN1 (16) MN2 (17) et MN3 (18). Les transistors MP1 (13) MP2 (14) MN1 (16) MN2 (17), et les deux inverseurs (11) et (12) constituent une transformation du signal digital d'entrée IN de niveau VDDLV en un signal de sortie OUT de niveau VDDN (opération dit level shifting). Les transistors MP3 (15) et MN3 (18) constituent l'étage de sortie de ce driver, qui permet de contrôler les pentes montantes et descendantes de la tension de sortie OUT. Ainsi, le rôle de ce circuit est de contrôler la tension de la grille du nFET de puissance (22), avec un niveau de tension approprié et avec une impédance de sortie faible sur OUT : - Le niveau bas de la tension de sortie OUT est la masse, afin de pouvoir couper le nFET de puissance (22). - Le niveau haut de la tension de sortie OUT est VDDN.

La figure 9 (FIG. 9) est un schéma électrique d'étage de puissance avec références de tension, qui définit une architecture de type demi-pont (dit half-bridge). Le circuit dénommé « Driver PMOS » (23) fait référence au circuit de la figure 5 (FIG5). Le circuit dénommé « Driver NMOS » (24) fait référence au circuit de la figure 6 (FIG6). -6- Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique des 2 entrées digitales P et N. La tension de référence VREFP est délivrée par le circuit (28) de la figure 1 (FIG.1).

La tension de référence VREFN est délivrée par le circuit (29) de la figure 3 (FIG.3). Le transistor pFET MP1 (21) et le transistor nFET MN1 (22) sont les transistors de puissance de ce circuit qui pilotent la sortie OUT de ce circuit. Le contrôle des deux sorties des drivers (23) et (24) (respectivement NETP 1 et NETN1) est faite de manière à contrôler les tensions différentielles entre les terminaux grille et source des deux transistors de puissance MP1 (21) et MN1 (22).

La figure 10 (FIG. 10) est un schéma électrique d'étage de puissance avec alimentation dédiée et masses virtuelles, qui définit une architecture de type demi-pont (dit half-bridge). Le circuit dénommé « Driver PMOS » (25) fait référence au circuit de la figure 7 (FIG7). Le circuit dénommé « Driver NMOS » (26) fait référence au circuit de la figure 8 (FIG8).

Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique des 2 entrées digitales P et N. La tension de masse virtuelle GNDP est délivrée par le circuit (35) de la figure 2 (FIG.2). La tension d'alimentation dédiée VDDN est délivrée par le circuit (36) de la figure 4 (FIG.4).

Le transistor pFET MP1 (21) et le transistor nFET MN1 (22) sont les transistors de puissance de ce circuit qui pilotent la sortie OUT de ce circuit. Le contrôle des deux sorties des drivers (25) et (26) (respectivement NETP1 et NETN1) est faite de manière à contrôler les tensions différentielles entre les terminaux grille et source des deux transistors de puissance MP1 (21) et MN1 (22).

La figure I l (FIG. 11) est un schéma électrique d'application de l'invention dans un amplificateur audio de type class-D, dans la cas d'utilisation de tensions de références modulées afin d'optimiser la dissipation du circuit. Le circuit dénommé "voltage reference pmos" (28) fait référence au circuit de la figure 1 (FIG1). Le circuit dénommé "voltage reference nmos" (29) fait référence au circuit de la figure 3 (FIG3). Le circuit dénommé "power stage" (30) fait référence au circuit de la figure 9 (FIG9).

Le circuit dénommé "control" (32) est la partie contrôleur de l'amplificateur de type class-D, qui dépend de l'architecture du class-D, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. L'élément nommé "speaker" (31) est la charge de l'amplificateur (par exemple, un haut-parleur d'impédance 4 ohm 35 ou 8 ohm). Enfin, le circuit dénommé "meas" (27) est un circuit qui mesure la tension différentielle d'entrée de l'amplificateur audio de type class-D, et génère une tension de référence VREF qui sert d'entrée aux circuits (28) et (29). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée différentielle (INP ù INN), et à optimiser la dissipation d'énergie de l'étage de puissance (30) et de la charge (31). 40 Ainsi, lorsque l'entrée différentielle (INP ù INN) est faible, la tension VREF est petite. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux -7- transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (30) et dans la charge du circuit (31).

Inversement, lorsque l'entrée différentielle (INP ù INN) est grande, la tension VREF est grande aussi. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (31).

La figure 12 (FIG. 12) est un schéma électrique d'application de l'invention dans un régulateur commuté de type dcdc buck, dans la cas d'utilisation de tensions de références modulées afm d'optimiser la dissipation du circuit. Le circuit dénommé "voltage reference pmos" (28) fait référence au circuit de la figure 1 (FIG 1).

Le circuit dénommé "voltage reference nmos" (29) fait référence au circuit de la figure 3 (FIG3). Le circuit dénommé "power stage" (30) fait référence au circuit de la figure 9 (FIG9). Le circuit dénommé "control" (34) est la partie contrôleur du régulateur, qui dépend de l'architecture du régulateur commuté de type dc-dc buck, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. L'élément nommé "load" (33) est la charge du régulateur. Enfin, le circuit dénommé "meas" (41) est un circuit qui mesure le courant ILOAD_MEAS de la charge (33), et génère une tension de référence VREF qui sert d'entrée aux circuits (28) et (29). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée ILOAD_MEAS, et à optimiser la dissipation d'énergie de l'étage de puissance (30) et de la charge (33). Ainsi, lorsque le courant de la charge (33) est faible, alors l'entrée ILOAD_MEAS est faible, et la tension VREF est petite. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (30) et dans la charge du circuit (33). Inversement, lorsque le courant de la charge (33) est grand, alors la tension VREF est grande aussi. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (33).

La figure 13 (FIG. 13) est un schéma électrique d'application de l'invention dans un amplificateur audio de type class-D, dans la cas d'utilisation de d'alimentation et de masse virtuelle modulées afm d'optimiser la dissipation du circuit. -8- Le circuit dénommé "masse virtuelle" (35) fait référence au circuit de la figure 2 (FIG2). Le circuit dénommé "alimentation" (36) fait référence au circuit de la figure 4 (FIG4). Le circuit dénommé "power stage" (37) fait référence au circuit de la figure 10 (FIG10). Le circuit dénommé "control" (32) est la partie contrôleur de l'amplificateur de type class-D, qui dépend de l'architecture du class-D, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. L'élément nommé "speaker" (31) est la charge de l'amplificateur (par exemple, un haut-parleur d'impédance 4 ohm ou 8 ohm).

Enfin, le circuit dénommé "mecs" (27) est un circuit qui mesure la tension différentielle d'entrée de l'amplificateur audio de type class-D, et génère une tension de référence VREF qui sert d'entrée aux circuits (35) et (36). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée différentielle (INP ù INN), et à optimiser la dissipation d'énergie de l'étage de puissance (37) et de la charge (31). Ainsi, lorsque l'entrée différentielle (INP ù INN) est faible, la tension VREF est petite. Et, suite aux équations du circuit (37) de la figure 10 (FIG10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (37) et dans la charge du circuit (31).

Inversement, lorsque l'entrée différentielle (INP ù INN) est grande, la tension VREF est grande aussi. Et, suite aux équations du circuit (37) de la figure 10 (FIG10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (31).

La figure 14 (FIG. 14) est un schéma électrique d'application de l'invention dans un régulateur commuté de type dcdc buck, dans la cas d'utilisation de d'alimentation et de masse virtuelle modulées afm d'optimiser la dissipation du circuit.

Le circuit dénommé "masse virtuelle" (35) fait référence au circuit de la figure 2 (FIG2). Le circuit dénommé "alimentation" (36) fait référence au circuit de la figure 4 (FIG4). Le circuit dénommé "power stage" (37) fait référence au circuit de la figure 10 (FIG10). Le circuit dénommé "control" (34) est la partie contrôleur du régulateur, qui dépend de l'architecture du régulateur commuté de type dc-dc buck, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. L'élément nommé "load" (33) est la charge du régulateur. Enfm, le circuit dénommé "meas" (41) est un circuit qui mesure le courant ILOAD_MEAS de la charge (33), et génère une tension de référence VREF qui sert d'entrée aux circuits (35) et (36). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée ILOAD_MEAS, et à optimiser la dissipation d'énergie de l'étage de puissance (37) et de la charge (33). 2955698 -9- Ainsi, lorsque le courant de la charge (33) est faible, alors l'entrée ILOAD_MEAS est faible, et la tension VREF est petite. Et, suite aux équations du circuit (37) de la figure 10 (FIG10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction 5 (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (37) et dans la charge du circuit (33). Inversement, lorsque le courant de la charge (33) est grand, alors la tension VREF est grande aussi. Et, suite aux équations du circuit (37) de la figure 10 (FIG 10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, 10 et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (33). DESCRIPTION DETAILLEE DE L'INVENTION 15 Ces nouveaux circuits sont destinés à des applications commutées à haute tension, dans des technologies CMOS, comprenant un contrôle de dissipation automatique. Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette 20 invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être 25 prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : 30 • La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence VREFP pour le driver PMOS de la figure 5 (FIG.5). Les 2 résistances R1 (1) et R2 (2), le transistor nFET MN1 (4), et l'amplificateur différentiel (3) génèrent une tension de référence différentielle (VDDHV - VREFP). Cette tension de référence différentielle (VDDHV ù VREFP) est utilisée par le driver PMOS de la figure 5 (FIG.5). Ce circuit comporte deux alimentations : 35 VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence de tension VREF est utilisée en entrée de ce circuit. Le transistor nFET MN1 (4) sert à fournir le courant pour la résistance R1 (1). En supposant que l'amplificateur différentiel (3) n'a pas d'offset, nous pouvons écrire l'équation suivante : VDDHV - VREFP = (Rl/R2) * VREF 40 Ainsi, cette tension de référence différentielle (VDDHV - VREFP) peut être ajustée grâce aux valeurs des 2 résistances Rl (1) et R2 (2). -10- • La figure 2 (FIG. 2) est un schéma électrique d'un générateur de masse virtuelle GNDP pour le driver PMOS de la figure 7 (FIG.7). Les 2 résistances R1 (1) et R2 (2), le transistor nFET MN1 (4), et l'amplificateur différentiel (3) génèrent une tension de référence différentielle VRP. Cette tension de référence différentielle VRP est l'entrée d'un régulateur de tension, qui est défini par l'amplificateur différentiel (7), le transistor pFET MP1 (6) et la résistance R3 (5). Ce régulateur de tension génère une sortie GNDP, qui sert de masse virtuelle pour le driver PMOS de la figure 7 (FIG.7). Cette sortie GNDP peut absorber le courant de masse du driver PMOS de la figure 7 (FIG.7) grâce au transistor de puissance pFET MP 1 (6). La sortie différentielle de ce régulateur de tension est définie par la tension différentielle (VDDHV ù GNDP). Ce circuit comporte deux alimentations : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence de tension VREF est utilisée en entrée de ce circuit. En supposant que les amplificateurs différentiels (3) et (7) n'ont pas d'offset, nous pouvons écrire les équations suivantes : VRP = (Rl/R2) * VREF VDDHV ù GNDP = VRP = (Rl/R2) * VREF Ainsi, cette tension de masse virtuelle différentielle (VDDHV - GNDP) peut être ajustée grâce aux valeurs des 2 résistances R1 (1) et R2 (2).

• La figure 3 (FIG. 3) est un schéma électrique d'un générateur de tension de référence VREFN pour le driver NMOS de la figure 6 (FIG.6). Les 2 résistances RI (1) et R2 (2), le transistor nFET MN1 (4), et l'amplificateur différentiel (3) génèrent une tension de référence VREFN. Cette tension de référence VREFN est utilisée par le driver NMOS de la figure 6 (FIG.6). Ce circuit comporte une alimentation : VDDLV est une alimentation de faible tension. Une référence de tension VREF est utilisée en entrée de ce circuit. Le transistor nFET MN1 (4) sert à fournir le courant pour la résistance R1 (1).

En supposant que l'amplificateur différentiel (3) n'a pas d'offset, nous pouvons écrire l'équation suivante : VREFN = (R1/R2) * VREF Ainsi, cette tension de référence VREFN peut être ajustée grâce aux valeurs des 2 résistances R1 (1) et R2 (2).

• La figure 4 (FIG. 4) est un schéma électrique d'un générateur d'alimentation (régulateur de tension) VDDN pour le driver NMOS de la figure 8 (FIG.8). Les 2 résistances R1 (8) et R2 (9), le transistor pFET MP1 (10), et l'amplificateur différentiel (7) génèrent une tension VDDN. Cette tension VDDN sert d'alimentation dédiée pour le driver NMOS de la figure 8 (FIG.8). Cette sortie VDDN peut délivrer le courant d'alimentation du driver NMOS de la figure 8 (FIG.8) grâce au transistor de puissance pFET MP1 (10). Ce circuit comporte une alimentation : VDDHV est une alimentation de haute tension. Une référence de tension VREF est utilisée en entrée de ce circuit.

En supposant que l'amplificateur différentiel (7) n'a pas d'offset, nous pouvons écrire l'équation suivante : VDDN = [l+ (R1/R2)] * VREF Ainsi, cette tension d'alimentation VDDN peut être ajustée grâce aux valeurs des 2 résistances R1 (8) et R2 (9).

• La figure 5 (FIG. 5) est un schéma électrique du driver PMOS (23) de la grille du pFET de puissance (21) de 40 l'étage de puissance avec références de tension (30) de la figure 9 (FIG.9). - 11 - Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique de l'entrée digitale IN. La tension de référence VREFP est délivrée par le circuit (28) de la figure 1 (FIG.1). Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV.

Le circuit comporte quatre transistors pFET MP1 (13) MP2 (14) MP3 (15) et MP4 (19), et trois transistors nFET MN1 (16) MN2 (17) et MN3 (18). Les transistors MP1 (13) MP2 (14) MN1 (16) MN2 (17) et les deux inverseurs (11) et (12) constituent une transformation du signal digital d'entrée IN de niveau VDDLV en un signal de sortie OUT de niveau VDDHV (opération dit level shifting). Les transistors MP3 (15) et MN3 (18) constituent l'étage de sortie de ce driver, qui permet de contrôler les pentes montantes et descendantes de la tension de sortie OUT. Le rôle du transistor pFET MP4 (19) est de contrôler le niveau bas de la tension de sortie OUT, selon la tension de référence d'entrée VREFP. Ainsi, le rôle de ce circuit est de contrôler la tension de la grille du pFET de puissance (21), avec un niveau de tension approprié et avec une impédance de sortie faible sur OUT : - Le niveau haut de la tension de sortie OUT est VDDHV, afm de pouvoir couper le pFET de puissance (21). - Le niveau bas de la tension de sortie OUT est appelé dans ce qui suit OUT_LOWP., et est contrôlé par la tension de référence d'entrée VREFP. Si Vtp est la tension de seuil de conduction du transistor pFET MP4 (19), nous pouvons écrire l'équation suivante : OUT_LOWP = VREFP + Vtp • La figure 6 (FIG. 6) est un schéma électrique du driver NMOS (24) de la grille du nFET de puissance (22) de l'étage de puissance avec références de tension (30) de la figure 9 (FIG.9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique de l'entrée digitale IN. La tension de référence VREFN est délivrée par le circuit (29) de la figure 3 (FIG.3).

Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV. Le circuit comporte trois transistors pFET MP1 (13) MP2 (14) et MP3 (15), et quatre transistors nFET MN1 (16) MN2 (17) MN3 (18) et MN4 (20). Les transistors MPI (13) MP2 (14) MN1 (16) MN2 (17) et les deux inverseurs (11) et (12) constituent une transformation du signal digital d'entrée IN de niveau VDDLV en un signal de sortie OUT de niveau VDDHV (opération dit level shifting). Les transistors MP3 (15) et MN3 (18) constituent l'étage de sortie de ce driver, qui permet de contrôler les pentes montantes et descendantes de la tension de sortie OUT. Le rôle du transistor nFET MN4 (20) est de contrôler le niveau haut de la tension de sortie OUT, selon la tension de référence d'entrée VREFN. Ainsi, le rôle de ce circuit est de contrôler la tension de la grille du nFET de puissance (22), avec un niveau de tension approprié et avec une impédance de sortie faible sur OUT : - Le niveau bas de la tension de sortie OUT est la masse, afm de pouvoir couper le nFET de puissance (22). - Le niveau haut de la tension de sortie OUT est appelé dans ce qui suit OUT_HIGHN, et est contrôlé par la tension de référence d'entrée VREFN. Si Vtn est la tension de seuil de conduction du transistor nFET MN4 (20), nous pouvons écrire l'équation suivante : OUT_HIGHN = VREFN - Vtn40 -12- • La figure 9 (FIG. 9) est un schéma électrique d'étage de puissance avec références de tension, qui défmit une architecture de type demi-pont (dit half-bridge). Le circuit dénommé « Driver PMOS » (23) fait référence au circuit de la figure 5 (FIG5). Le circuit dénommé « Driver NMOS » (24) fait référence au circuit de la figure 6 (FIG6). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique des 2 entrées digitales P et N. La tension de référence VREFP est délivrée par le circuit (28) de la figure 1 (FIG.1). La tension de référence VREFN est délivrée par le circuit (29) de la figure 3 (FIG.3). Le transistor pFET MP1 (21) et le transistor nFET MN1 (22) sont les transistors de puissance de ce circuit qui pilotent la sortie OUT de ce circuit. Le contrôle des deux sorties des drivers (23) et (24) (respectivement NETP 1 et NETN1) est faite de manière à contrôler les tensions différentielles entre les terminaux grille et source des deux transistors de puissance MP1 (21) et MN1 (22). D'après les équations du circuit (23) de la figure 5 (FIG5), du circuit (24) de la figure 6 (FIG6), du circuit (28) de la figure 1 (FIG1) et du circuit (29) de la figure 3 (FIG3), et en en dénommant Vsgmax(MP1) et Vgsmax(MN1) les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance respectifs MP 1 (21) et MN1 (22), nous pouvons écrire les équations suivantes : Vsgmax(MPI) = VDDHV ù OUT_LOWP = VDDHV - VREFP ù Vtp = [(Rl/R2) * VREF] - Vtp Vgsmax(MN1) = OUT_HIGHN = VREFN ù Vtn = VREFN = [(Rl/R2) * VREF] - Vtn Ainsi les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance 20 sont directement liés à la tension de référence d'entrée VREF. La puissance dissipée Pdissip par commutation, à une fréquence fsw, des entrées P et N et des tensions de grille des transistors de puissance (21) et (22) est définie par les équations suivantes. Nous appelons Cgp la capacité de grille du transistor de puissance MP1 (21), et Cgn la capacité de grille du transistor de puissance MN1 (22). 25 Pdissip = Pdissip(MP1) + Pdissip(MN1) Pdissip(MP1) = Cgp * Vsgmax(MP1) * Vsgmax(MP1) * fsw = Cgp * fsw * {[(Rl/R2) * VREF] ù Vtp}2 Pdissip(MN1) = Cgn * Vgsmax(MN1) * Vgsmax(MN1) * fsw = Cgn * fsw * {[(R1/R2) * VREF] - Vtn}' Ceci a pour effet de rendre la puissance dissipée Pdissip par commutation d'être liée au carré de la tension de référence VREF, et pourra être ajustée en fonction de cette tension de référence VREF. 30 • La figure 10 (FIG. 10) est un schéma électrique d'étage de puissance avec alimentation dédiée et masses virtuelles, qui défmit une architecture de type demi-pont (dit half-bridge). Le circuit dénommé « Driver PMOS » (25) fait référence au circuit de la figure 7 (FIG7). Le circuit dénommé « Driver NMOS » (26) fait référence au circuit de la figure 8 (FIG8). 35 Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est le niveau logique des 2 entrées digitales P et N. La tension de masse virtuelle GNDP est délivrée par le circuit (35) de la figure 2 (FIG.2). La tension d'alimentation dédiée VDDN est délivrée par le circuit (36) de la figure 4 (FIG.4). 40 Le transistor pFET MP1 (21) et le transistor nFET MN1 (22) sont les transistors de puissance de ce circuit qui pilotent la sortie OUT de ce circuit. Le contrôle des deux sorties des drivers (25) et (26) (respectivement NETPI et -13- NETN1) est faite de manière à contrôler les tensions différentielles entre les terminaux grille et source des deux transistors de puissance MP1 (21) et MN1 (22). D'après les équations du circuit (35) de la figure 2 (FIG2) et du circuit (36) de la figure 4 (FIG4), et en en dénommant Vsgmax(MP1) et Vgsmax(MN1) les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance respectifs MP1 (21) et MN1 (22), nous pouvons écrire les équations suivantes : Vsgmax(MP1) = VDDHV ù GNDP = (Rl/R2) * VREF Vgsmax(MN1) = VDDN = [1+ (R1/R2)] * VREF Ainsi les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance sont directement liés à la tension de référence d'entrée VREF. La puissance dissipée Pdissip par commutation, à une fréquence fsw, des entrées P et N et des tensions de grille des transistors de puissance (21) et (22) est définie par les équations suivantes. Nous appelons Cgp la capacité de grille du transistor de puissance MP1 (21), et Cgn la capacité de grille du transistor de puissance MN1 (22).

Pdissip = Pdissip(MP1) + Pdissip(MN1) Pdissip(MP1) = Cgp * Vsgmax(MP1) * Vsgmax(MP1) * fsw = Cgp * fsw * {(R1/R2) * VREF}2 Pdissip(MN1) = Cgn * Vgsmax(MN1) * Vgsmax(MN1) * fsw = Cgn * fsw * {[1+ (R1/R2)] * VREF}2 Ceci a pour effet de rendre la puissance dissipée Pdissip par commutation d'être liée au carré de la tension de référence VREF, et pourra être ajustée en fonction de cette tension de référence VREF. • La figure 11 (FIG. 11) est un schéma électrique d'application de l'invention dans un amplificateur audio de type class-D, dans la cas d'utilisation de tensions de références modulées afin d'optimiser la dissipation du circuit. Le circuit dénommé "voltage reference pmos" (28) fait référence au circuit de la figure 1 (FIG1). Le circuit dénommé "voltage reference nmos" (29) fait référence au circuit de la figure 3 (FIG3).

Le circuit dénommé "power stage" (30) fait référence au circuit de la figure 9 (FIG9). Le circuit dénommé "control" (32) est la partie contrôleur de l'amplificateur de type class-D, qui dépend de l'architecture du class-D, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital.

L'élément nommé "speaker" (31) est la charge de l'amplificateur (par exemple, un haut-parleur d'impédance 4 ohm ou 8 ohm). Enfin, le circuit dénommé "meas" (27) est un circuit qui mesure la tension différentielle d'entrée de l'amplificateur audio de type class-D, et génère une tension de référence VREF qui sert d'entrée aux circuits (28) et (29). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée différentielle (INP ù INN), et à optimiser la dissipation d'énergie de l'étage de puissance (30) et de la charge (31). Ainsi, lorsque l'entrée différentielle (INP ù INN) est faible, la tension VREF est petite. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (30) et dans la charge du circuit (31). De plus, suites aux équations de la figure 9 (FIG9), la puissance - 14 - dissipée par commutation est liée au carré de la tension de référence VREF. Ainsi, lorsque l'entrée différentielle (INP ù INN) est faible, et donc que la tension VREF est petite, la puissance dissipée par commutation dans l'étage de puissance (30) est faible. Inversement, lorsque l'entrée différentielle (INP ù INN) est grande, la tension VREF est grande aussi. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (31). • La figure 12 (FIG. 12) est un schéma électrique d'application de l'invention dans un régulateur commuté de type dc-dc buck, dans la cas d'utilisation de tensions de références modulées afin d'optimiser la dissipation du circuit. Le circuit dénommé "voltage reference pmos" (28) fait référence au circuit de la figure 1 (FIG1). Le circuit dénommé "voltage reference nmos" (29) fait référence au circuit de la figure 3 (FIG3).

Le circuit dénommé "power stage" (30) fait référence au circuit de la figure 9 (FIG9). Le circuit dénommé "control" (34) est la partie contrôleur du régulateur, qui dépend de l'architecture du régulateur commuté de type dc-dc buck, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital.

L'élément nommé "load" (33) est la charge du régulateur. Enfin, le circuit dénommé "meas" (41) est un circuit qui mesure le courant ILOAD_MEAS de la charge (33), et génère une tension de référence VREF qui sert d'entrée aux circuits (28) et (29). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée ILOAD_MEAS, et à optimiser la dissipation d'énergie de l'étage de puissance (30) et de la charge (33).

Ainsi, lorsque le courant de la charge (33) est faible, alors l'entrée ILOAD_MEAS est faible, et la tension VREF est petite. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (30) et dans la charge du circuit (33). De plus, suites aux équations de la figure 9 (FIG9), la puissance dissipée par commutation est liée au carré de la tension de référence VREF. Ainsi, lorsque le courant de la charge (33) est faible, et donc que la tension VREF est petite, la puissance dissipée par commutation dans l'étage de puissance (30) est faible. Inversement, lorsque le courant de la charge (33) est grand, alors la tension VREF est grande aussi. Et, suite aux équations du circuit (30) de la figure 9 (FIG9), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (33).40 - • La figure 13 (FIG. 13) est un schéma électrique d'application de l'invention dans un amplificateur audio de type class-D, dans la cas d'utilisation de d'alimentation et de masse virtuelle modulées afm d'optimiser la dissipation du circuit. Le circuit dénommé "masse virtuelle" (35) fait référence au circuit de la figure 2 (FIG2).

Le circuit dénommé "alimentation" (36) fait référence au circuit de la figure 4 (FIG4). Le circuit dénommé "power stage" (37) fait référence au circuit de la figure 10 (FIG10). Le circuit dénommé "control" (32) est la partie contrôleur de l'amplificateur de type class-D, qui dépend de l'architecture du class-D, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. L'élément nommé "speaker" (31) est la charge de l'amplificateur (par exemple, un haut-parleur d'impédance 4 ohm ou 8 ohm). Enfin, le circuit dénommé "meas" (27) est un circuit qui mesure la tension différentielle d'entrée de l'amplificateur audio de type class-D, et génère une tension de référence VREF qui sert d'entrée aux circuits (35) et (36). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée différentielle (INP ù INN), et à optimiser la dissipation d'énergie de l'étage de puissance (37) et de la charge (31). Ainsi, lorsque l'entrée différentielle (INP ù INN) est faible, la tension VREF est petite. Et, suite aux équations du circuit (37) de la figure 10 (FIG10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (37) et dans la charge du circuit (31). De plus, suites aux équations de la figure 10 (FIG10), la puissance dissipée par commutation est liée au carré de la tension de référence VREF. Ainsi, lorsque l'entrée différentielle (INP ù INN) est faible, et donc que la tension VREF est petite, la puissance dissipée par commutation dans l'étage de puissance (37) est faible. Inversement, lorsque l'entrée différentielle (TNP ù INN) est grande, la tension VREF est grande aussi. Et, suite aux équations du circuit (37) de la figure 10 (FIG 10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (31).

• La figure 14 (FIG. 14) est un schéma électrique d'application de l'invention dans un régulateur commuté de type dc-dc buck, dans la cas d'utilisation de d'alimentation et de masse virtuelle modulées afin d'optimiser la dissipation 35 du circuit. Le circuit dénommé "masse virtuelle" (35) fait référence au circuit de la figure 2 (FIG2). Le circuit dénommé "alimentation" (36) fait référence au circuit de la figure 4 (FIG4). Le circuit dénommé "power stage" (37) fait référence au circuit de la figure 10 (FIG 10). Le circuit dénommé "control" (34) est la partie contrôleur du régulateur, qui dépend de l'architecture du régulateur 40 commuté de type dc-dc buck, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe -16- (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. L'élément nommé "load" (33) est la charge du régulateur. Enfm, le circuit dénommé "meas" (41) est un circuit qui mesure le courant ILOAD_MEAS de la charge (33), et génère une tension de référence VREF qui sert d'entrée aux circuits (35) et (36). Ce circuit est conçu de manière à délivrer une tension VREF qui est une fonction croissante de l'entrée ILOAD_MEAS, et à optimiser la dissipation d'énergie de l'étage de puissance (37) et de la charge (33). Ainsi, lorsque le courant de la charge (33) est faible, alors l'entrée ILOAD_MEAS est faible, et la tension VREF est petite. Et, suite aux équations du circuit (37) de la figure 10 (FIG10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de faible valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de grande valeur, ce qui a pour effet de diminuer la puissance dissipée dans l'étage de puissance (37) et dans la charge du circuit (33). De plus, suites aux équations de la figure 10 (FIG10), la puissance dissipée par commutation est liée au carré de la tension de référence VREF. Ainsi, lorsque le courant de la charge (33) est faible, et donc que la tension VREF est petite, la puissance dissipée par commutation dans l'étage de puissance (37) est faible. Inversement, lorsque le courant de la charge (33) est grand, alors la tension VREF est grande aussi. Et, suite aux équations du circuit (37) de la figure 10 (FIG10), les tensions différentielles maximales entre les terminaux grille et source des deux transistors de puissance (21) et (22) sont proportionnelles à la tension de référence d'entrée VREF, et sont de grande valeur. En conséquence, les résistances équivalentes en mode conduction (dénommées ron) des deux transistors de puissance (21) et (22) sont de faible valeur, ce qui a pour effet de pouvoir fournir beaucoup de puissance à la charge du circuit (33).

Claims (10)

1. REVENDICATIONS1. Un circuit pour fournir un signal commuté à haute tension en réponse à une entrée de niveau de logique en basse tension, comportant : un étage de puissance (FIG9, FIG10) (30) (37)(configuration de demi-pont, par exemple), un driver (FIG5 , FIG7) (23) (25) de la grille du pFET de puissance (21), un driver (FIG6, FIG8) (24) (26) de la grille du nFET de puissance (22), de générateurs de tensions différentielles de référence (FIG1, FIG3) (28) (29) ou d'une alimentation dédiée (FIG 4) (36) et d'une masse virtuelle (FIG2) (35).
2. 2. L'étage de puissance, selon la revendication 1, où un nFET (22) de puissance et un pFET de puissance (21), fournissent le courant à la charge externe (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc).
3. 3. Le driver (FIG5 , FIG7) (23) (25) de la grille du pFET de puissance (21), et le driver (FIG6, FIG8) (24) (26) de la grille du nFET de puissance (22), selon la revendication 1, est conçue de manière à ce que la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) sont liées à une tension de référence qui est fournie par des générateurs de tension de référence (FIG1, FIG3) (28) (29).
4. 4. Le driver (FIG5 , FIG7) (23) (25) de la grille du pFET de puissance (21), et le driver (FIG6, FIG8) (24) (26) de la grille du nFET de puissance (22), selon la revendication 1, est conçue de manière à ce que la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) sont liées à une tension d'alimentation dédiée (FIG 4) (36) et à la tension d'une masse virtuelle (FIG2) (35).
5. 5. La modulation de la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) en fonction de la puissance de la charge externe (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc), selon les revendications 3 et 4, permet de réduire, lorsque la puissance de la charge externe est faible, la puissance dissipée par commutation (dite perte d'énergie de commutation) des transistors de puissance (21) (22). Ceci permet d'augmenter le rendement du circuit à faible charge.
6. 6. La modulation de la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) en fonction de la puissance de la charge externe (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc), selon les revendications 3 et 4, permet de réduire, lorsque la puissance de la charge externe est faible, la puissance dissipée dans les résistances (dénommées ron) équivalentes en mode conduction (dite perte d'énergie ohmique) des transistors de puissance (21) (22). Ceci permet d'augmenter le rendement du circuit à faible charge.
7. 7. La modulation de la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) en fonction de la puissance de la charge externe (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc), selon les revendications 3 et 4, permet de réduire, lorsque la puissance de la charge externe est faible, la puissance dissipée dans la charge (par- 25 - exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc).
8. 8. La modulation de la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) en fonction de la puissance de la charge externe (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc), selon les revendications 3 et 4, permet de fournir une forte puissance à la charge (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc), sans dégrader le rendement en puissance du circuit dans le cas de forte puissance de sortie.
9. 9. La modulation de la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) en fonction de la puissance de la charge externe (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc), selon les revendications 3 et 4, permet de réduire les interférences Electro-Magnétique (dits EMI) du circuit.
10. 10. La modulation de la tension différentielle entre les terminaux grille et source des transistors de puissance (21) et (22) en fonction de la puissance de la charge externe (par exemple: un haut-parleur (31) d'amplificateur audio de puissance de type class-d ; un courant de charge (33) de convertisseur de type dc-dc), selon les revendications 3 et 4, permet de réduire le courant de l'alimentation lors du démarrage du circuit, en agissant comme une limitation de courant lors du démarrage du circuit.