FR2890803A1 - Inverseur a consommation statique controlee. - Google Patents

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Abstract

Inverseur à consommation statique contrôlée comprenant au moins une alimentation Vdd, une masse Gnd et un circuit de commutation.Le circuit de commutation comprend au moins des premiers transistors NMOS et PMOS en série, leurs grilles étant reliées. Une entrée E est connectée à ces grilles.Des deuxièmes transistors NMOS et PMOS sont connectés en série respectivement aux premiers transistors NMOS et PMOS.Le circuit de commutation adopte sélectivement une première configuration (haute vitesse) où la grille du deuxième transistor PMOS est reliée à la masse et la grille du premier transistor NMOS est reliée à l'alimentation ; ou une deuxième configuration (faible courant de fuite) où la grille du deuxième transistor PMOS et la grille du premier transistor NMOS sont reliées à l'entrée E.Des moyens de commande 10 sont aptes à générer un signal de commande 11 dont l'état logique commande la configuration du circuit de commutation.

Description

INVERSEUR A CONSOMMATION STATIQUE CONTROLEE
La présente invention concerne de façon générale les dispositifs à semiconducteurs, notamment les dispositifs à technologie CMOS, en ce qu'ils sont appliqués à des circuits inverseurs ou à des circuits tampons, dits buffers .
Plus particulièrement, l'invention se rapporte à un dispositif électronique comprenant au moins une source d'alimentation Vdd, une masse Gnd et un circuit de commutation, le circuit de commutation comprenant au moins un premier transistor NMOS et un premier transistor PMOS connectés en série, leurs grilles respectives étant reliées entre elles; une entrée E amenant un signal d'entrée et connectée aux grilles des premiers transistors NMOS et PMOS; et une sortie S par laquelle transite un signal de sortie De tels dispositifs sont utilisés dans les circuits logiques, par exemple pour un arbre d'horloge, ou en périphérie d'une cellule mémoire, par exemple pour téléphone portable.
Les technologies actuelles étant de plus en plus petites, le problème général de tels dispositifs est de réduire les courants de fuite afin de limiter la consommation statique.
A cet effet plusieurs techniques sont connues, dont celle dite de stacking consistant à mettre au moins deux transistors NMOS en série et/ou deux transistors PMOS en série. De telles techniques, bien connues de l'homme du métier, sont décrites par exemple dans l'article de la publication Proceedings of the IEEE, vol.91, No.2, February 2003 .
Par ailleurs, il est également connu des buffers 5 contrôlés, par exemple dans la demande de brevet US 2005/0024121.
De tels circuits fonctionnent comme inverseurs lorsque la valeur logique de la fonction CONTROLE est à 1, mais coupent la sortie lorsque la valeur logique de la fonction CONTROLE est à 0.
Dans ce contexte, l'objet de la présente invention est de proposer un dispositif contrôlé dont la sortie soit toujours faible impédance; autrement dit, un dispositif inverseur tel que la valeur logique de sortie soit toujours l'inverse de la valeur logique de l'entrée, quelle que soit la valeur logique du signal de contrôle.
La valeur logique du signal de contrôle permettant de définir le mode de consommation statique du dispositif. L'objectif de la présente invention étant non pas tant d'augmenter la vitesse du dispositif que de limiter au maximum les courants de fuite lorsque le dispositif n'est pas utilisé ou lorsqu'il est utilisé dans un mode qui ne nécessite pas une pleine vitesse (mode stand-by par exemple).
A cette fin, le dispositif de l'invention, par ailleurs conforme à la définition qu'en donne le préambule ci-dessus, est essentiellement caractérisé en ce que le circuit de commutation comprend en outre: un deuxième transistor NMOS connecté en série au premier transistor NMOS, et un deuxième transistor PMOS connecté en série au premier transistor PMOS, permettant de fait les effets de stacking sus-mentionnés; le circuit de commutation adoptant sélectivement une première configuration (haute vitesse) dans laquelle la grille du deuxième transistor PMOS est reliée à la masse et la grille du premier transistor NMOS est reliée à la source 5; ou une deuxième configuration (faible courant de fuite) dans laquelle la grille du deuxième transistor PMOS et la grille du premier transistor NMOS sont reliées à l'entrée.
Plus particulièrement, le dispositif comprend en outre des moyens de commande aptes à générer un signal de commande dont l'état logique commande la configuration du circuit de commutation.
Dans le mode de réalisation préféré de l'invention, le dispositif électronique comprend également un circuit combinatoire; le circuit combinatoire comprenant au moins une porte ET, une porte OU et un inverseur, où la grille du deuxième transistor PMOS est connectée à la sortie de la porte ET, l'entrée de la porte ET étant reliée à l'entrée et aux moyens de commande du signal de commande. Et la grille du deuxième transistor NMOS est connectée à la sortie de la porte OU, l'entrée de la porte OU étant reliée à l'entrée et aux moyens de commande dont le signal est inversé.
Selon un mode de réalisation préféré, la fonction logique ET est assurée par une fonction garantissant la fonction ET mais ayant une consommation statique quasi nulle.
A cet effet, le dispositif électronique peut comprendre une porte NAND et un autre circuit de commutation, configuré selon la deuxième configuration (faible courant de fuite) tel que cet autre circuit de commutation et la porte NAND sont montés en série de sorte à réaliser la fonction logique ET.
De même, selon un mode de réalisation préféré, la 5 fonction logique OU est assurée par une fonction garantissant la fonction OU mais ayant une consommation statique quasi nulle.
A cet effet, le dispositif électronique peut comprendre une porte NOR et un autre circuit de commutation, configuré selon la deuxième configuration (faible courant de fuite) tel que cet autre circuit de commutation et la porte NOR sont montés en série de sorte à réaliser la fonction logique OU.
Le dispositif électronique selon l'invention comprend également des moyens de commande mis en uvre par une commande manuelle statique, typiquement un bouton.
Le dispositif électronique selon l'invention peut être mis en uvre par exemple dans un circuit tampon, en périphérie d'une cellule mémoire, notamment SRAM, en tant que buffer de sortie.
De manière générale, pour toute mémoire fonctionnant sur un mode de rétention d'information tant que la 25 mémoire n'est pas accédée.
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels: la figure 1 est une vue schématique du dispositif selon l'invention, - la figure 2a est une vue schématique du dispositif en configuration haute vitesse, - la figure 2b est une vue schématique du dispositif en configuration faible courant de fuite, - la figure 3a est un exemple de réalisation de la fonction logique ET, - la figure 3b est un exemple de réalisation de la fonction logique OU, - la figure 4.1a est un modèle de consommation du dispositif en configuration haute vitesse, - la figure 4. lb est un modèle de consommation du dispositif en configuration faible courant de fuite, - la figure 4.2a est un modèle de temps d'accès du dispositif en configuration haute vitesse, - la figure 4.2b est un modèle de temps d'accès du dispositif en configuration faible courant de fuite.
Le dispositif électronique selon l'invention comprend au moins une source d'alimentation (Vdd), une masse (Gnd) et un circuit de commutation.
Le circuit de commutation comprend au moins un premier transistor NMOS et un premier transistor PMOS connectés en série, leurs grilles respectives étant reliées entre elles; ainsi qu'une entrée (E) amenant un signal d'entrée et connectée aux grilles des premiers transistors NMOS et PMOS, et une sortie (S) par laquelle transite un signal de sortie.
En référence à la figure 1, le circuit de commutation comprend en outre un deuxième transistor NMOS connecté en série au premier transistor NMOS, et un deuxième transistor PMOS connecté en série au premier transistor PMOS, de sorte à permettre un effet de stacking .
Aussi tel que représenté sur la figure 2a, le circuit de commutation adopte sélectivement une première configuration (haute vitesse) dans laquelle la grille du deuxième transistor PMOS est reliée à la masse (Gnd) et la grille du premier transistor NMOS est reliée à la source (Vdd) ; ou, comme représenté sur la figure 2b, une deuxième configuration (faible courant de fuite), dans laquelle la grille du deuxième transistor PMOS et la grille du premier transistor NMOS sont reliées à l'entrée (E).
En référence de nouveau à la figure 1, le dispositif électronique comprend en outre des moyens de commande (10) aptes à générer un signal de commande (11) dont l'état logique commande la configuration du circuit de commutation.
Selon un mode de réalisation préféré de l'invention, le dispositif électronique comprend un circuit combinatoire, lequel comprend au moins une porte ET (20), une porte OU (30) et un inverseur (40). Dans cette configuration, comme le montre la figure 1, la grille du deuxième transistor PMOS est connectée à la sortie de la porte ET (20), l'entrée de la porte ET étant reliée à l'entrée (E) et aux moyens de commande du signal de commande (11).
Et la grille du deuxième transistor NMOS est connectée à la sortie de la porte OU (30), l'entrée de la porte OU étant reliée à l'entrée (E) et aux moyens de commande dont le signal(ll) est inversé.
Selon un mode de réalisation préféré, et comme montré à la figure 3a, la fonction logique ET est assurée par une fonction garantissant la fonction ET mais ayant une consommation statique quasi nulle.
A cet effet, le dispositif électronique peut comprendre une porte NAND et un autre circuit de commutation, configuré selon la deuxième configuration (faible courant de fuite) tel que cet autre circuit de commutation et la porte NAND sont montés en série de sorte à réaliser la fonction logique ET.
De même, figure 3b, la fonction logique OU est assurée par une fonction garantissant la fonction OU mais ayant une consommation statique quasi nulle.
A cet effet, le dispositif électronique peut comprendre une porte NOR et un autre circuit de commutation, configuré selon la deuxième configuration (faible courant de fuite) tel que cet autre circuit de commutation et la porte NOR sont montés en série de sorte à réaliser la fonction logique OU.
Cette configuration permet d'obtenir des consommations statiques quasi nulles pour les fonctions logiques ET et OU. Ce qui permet, en mode faible courant de fuite, effectivement d'obtenir un dispositif où les fuites sont limitées. En mode haute vitesse, le temps de propagation à travers les portes logiques importe peu, la vitesse du dispositif étant déterminée uniquement par les deux transistors NMOS ou les deux transistors PMOS passants.
L'ensemble des figures 4.1a, 4.1b, 4.2a et 4.2b représentent, à titre d'exemple, des simulations de consommation et de temps d'accès en technologie 90 nm pour chacune des deux configurations haute vitesse et faible courant de fuite.
Quatre signaux sont représentés - un standard (Std) représentant un transistor standard dont la taille est optimisée pour une vitesse maximum, un nominal (Ln) représentant un transistor standard dont la taille est optimisée pour une consommation statique minimum, et - un selon l'invention (Inv) - l'entrée (E).
En configuration haute vitesse (figures 4.1), le temps d'accès selon l'invention se rapproche du temps d'accès standard (figure 4.1a) et sa consommation est similaire (figure 4.1b). Le dispositif est donc quasiment aussi rapide qu'un inverseur standard et consomme à peu près autant. Typiquement, en conditions les pires (Vdd min, forte température), pour un temps d'accès standard de 280pS, le temps d'accès selon l'invention est de 340 pS; et pour une consommation standard de 1800nA, la consommation selon l'invention est de 1960 nA.
En configuration faible courant de fuite (figures 4.2), la consommation du dispositif selon l'invention se rapproche de la consommation nominale (figure 4.2a) et le temps d'accès est proche du temps d'accès nominal. Typiquement, en conditions les meilleures (Vdd max, forte température, fuites les plus grandes), pour une consommation standard de 1800nA, la consommation selon l'invention est de 400nA; et pour un temps d'accès standard de 280pS, le temps d'accès nominal est de 510pS, et le temps d'accès selon l'invention de 620 pS.
Ainsi, le dispositif selon l'invention permet d'obtenir, en mode haute vitesse, un circuit de commutation quasiment aussi rapide qu'un circuit standard; et une consommation, en mode faible courant de fuite, environ 4. 5 fois inférieure à celle d'un circuit standard.
Sur le plan pratique, il peut être judicieux que le choix du mode de consommation statique du dispositif se fasse de manière dynamique et rapide. Aussi le dispositif électronique est-il avantageusement pourvu de moyens de commande mis en uvre par une commande digitale statique, typiquement un bouton.
Le dispositif électronique selon l'invention est avantageusement mis en oeuvre dans un circuit tampon, par exemple en périphérie d'une cellule mémoire SRAM, comme étage de sortie; par exemple au sein d'un téléphone mobile, à des fins de traitement d'images ou autre.

Claims (8)

REVENDICATIONS
1. Dispositif électronique comprenant au moins une source d'alimentation (Vdd), une masse (Gnd) et un circuit de commutation, le circuit de commutation comprenant au moins É un premier transistor NMOS et un premier transistor PMOS connectés en série, leurs grilles respectives étant reliées entre elles, É une entrée (E) amenant un signal d'entrée et connectée aux grilles des premiers transistors NMOS et PMOS, É une sortie (S) par laquelle transite un signal de sortie, caractérisé en ce que le circuit de commutation comprend en outre: É un deuxième transistor NMOS connecté en série au premier transistor NMOS, et É un deuxième transistor PMOS connecté en série au premier transistor PMOS, le circuit de commutation adoptant sélectivement une première configuration (haute vitesse) dans laquelle la grille du deuxième transistor PMOS est reliée à la masse (Gnd) et la grille du premier transistor NMOS est reliée à la source (Vdd) ; ou une deuxième configuration (faible courant de fuite) dans laquelle la grille du deuxième transistor PMOS et la grille du premier transistor NMOS sont reliées à l'entrée (E).
2. Dispositif électronique selon la revendication 1 comprenant en outre des moyens de commande (10) aptes à générer un signal de commande (11) dont l'état logique commande la configuration du circuit de commutation.
3 Dispositif électronique selon la revendication 2 comprenant un circuit combinatoire incluant au moins une porte ET (20), une porte OU (30) et un inverseur (40), et dans lequel É la grille du deuxième transistor PMOS est connectée à la sortie de la porte ET (20), É l'entrée de la porte ET (20) étant reliée à l'entrée (E) et aux moyens de commande du signal de commande (11), et É la grille du deuxième transistor NMOS est connectée à la sortie de la porte OU (30), É l'entrée de la porte OU (30) étant reliée à l'entrée (E) et aux moyens de commande dont le signal(ll) est inversé.
4. Dispositif électronique selon la revendication 3 dans lequel la porte ET (20) est réalisée par une porte NAND montée en série avec un autre circuit de commutation, configuré selon la deuxième configuration (faible courant de fuite).
5. Dispositif électronique selon la revendication 3 ou 4 dans lequel la porte OU (30) est réalisée par une porte NOR montée en série avec un autre circuit de commutation, configuré selon la deuxième configuration (faible courant de fuite).
6. Dispositif électronique selon l'une quelconque des revendications 2 à 5 dans lequel les moyens de commande (10) sont mis en uvre par une commande manuelle statique, typiquement un bouton.
7. Utilisation d'un dispositif électronique selon l'une quelconque des revendications précédentes dans un circuit tampon.
8. Utilisation d'un dispositif électronique selon l'une quelconque des revendications 1 à 6, dans un téléphone potable.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491429A (en) * 1994-09-16 1996-02-13 At&T Global Information Solutions Company Apparatus for reducing current consumption in a CMOS inverter circuit
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