FR2884645A1 - Procede de realisation d'un circuit integre comprenant un condensateur - Google Patents

Procede de realisation d'un circuit integre comprenant un condensateur Download PDF

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Abstract

L'invention porte sur un procédé de réalisation d'un circuit intégré (CI), comprenant la réalisation de niveaux d'interconnexions incorporant chacun un niveau de métallisation recouvert d'un matériau isolant et la réalisation d'au moins un condensateur possédant au moins une partie s'étendant au sein d'un seul niveau d'interconnexion, ainsi que la réalisation dudit condensateur avant la réalisation ledit niveau d'interconnexions et le recouvrement de ladite partie dudit condensateur d'une couche de protection isolante (8) avant de réaliser le niveau de métallisation dudit niveau d'interconnexions, ainsi qu'un circuit intégré comprenant un tel condensateur.

Description

L'invention vise à offrir une solution à ces problèmes notamment en
déposant une couche de protection isolante sur l'ensemble du condensateur.
Selon un aspect de l'invention, il est proposé un procédé de fabrication d'un circuit intégré comprenant la réalisation de niveaux d'interconnexions incorporant chacun un niveau de métallisation recouvert d'un matériau isolant et la réalisation d'au moins un condensateur possédant au moins une partie s'étendant au sein d'un seul niveau d'interconnexions, caractérisé en ce que l'on réalise le condensateur avant de réaliser ledit niveau d'interconnexions et on recouvre ladite partie dudit condensateur d'une couche de protection isolante avant de réaliser le niveau de métallisation dudit niveau d'interconnexions.
Selon un mode de mise en oeuvre, la réalisation de ladite partie du condensateur comporte la formation d'un empilement capacitif métalisolantmétal, le dépôt d'une couche de métal sur l'empilement capacitif, la photogravure des couches métalliques supérieures de façon à former l'électrode supérieure du condensateur, ensuite le dépôt de la couche de protection isolante, puis la photogravure simultanée de la couche de protection isolante, du diélectrique et de la couche métallique inférieure déportée par rapport à l'électrode supérieure et recouverte par le diélectrique et ladite couche de protection isolante sont éffectués.
De préférence, la couche de protection isolante est constituée d'oxyde de silicium ou de nitrure de silicium.
Plus particulièrement, la couche de protection isolante est d'au moins 1000 À.
Selon un mode de mise en oeuvre préféré, le condensateur est un condensateur planaire s'étendant intégralement au sein dudit niveau d'interconnexions.
Selon un mode de mise en oeuvre préféré, le condensateur est un condensateur tridimensionnel possédant ladite partie déportée recouverte de la couche de protection isolante et au moins une tranchée capacitive s'étendant au sein d'au moins un niveau d'interconnexions inférieur à celui au sein duquel s'étend ladite partie déportée.
Plus particulièrement, le condensateur tridimensionnel a au moins deux tranchées capacitives s'étendant au sein d'un matériau diélectrique. Le procédé comprend la réalisation d'une couche métallique noyée dans ledit matériau diélectrique, la gravure du matériau diélectrique avec arrêt sur ladite couche métallique de façon à former lesdites tranchées et le dépôt d'une couche de matériau conducteur formant l'électrode inférieure du condensateur, au moins sur les flancs desdites tranchées et au contact de ladite couche métallique.
Selon un autre aspect de l'invention, il est proposé un circuit intégré comprenant un condensateur revêtu d'une couche de protection isolante, ladite couche s'étendant sur un seul niveau d'interconnexions du circuit intégré.
Selon un mode de réalisation, la couche de protection isolante recouvre l'électrode supérieure et le diélectrique déposé sur une partie déportée de l'électrode inférieure du condensateur.
De préférence, la couche de protection isolante est constituée d'oxyde de silicium ou de nitrure de silicium.
Plus particulièrement, la couche de protection isolante est d'au moins 1000 Â.
Selon un autre mode de réalisation, le condensateur est un condensateur planaire s'étendant au sein d'un seul niveau d'interconnexions.
Selon un autre mode de réalisation, le condensateur est un condensateur tridimensionnel possédant une partie supérieure recouverte par ladite couche de protection et au moins une tranchée capacitive.
Plus particulièrement, le condensateur tridimensionnel s'étendant au sein d'un matériau diélectrique comprend une couche métallique noyée dans ledit matériau diélectrique, au moins deux tranchées capacitives, dont les fonds s'appuient sur ladite couche métallique et une couche de matériau conducteur formant l'électrode inférieure du 2884645 4 condensateur, située au moins sur les flancs desdites tranchées et au contact de ladite couche métallique.
D'autres objets, caractéristiques, aspects et avantages de l'invention apparaîtront encore plus clairement à la lecture de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels - les figures 1 à 9 illustrent schématiquement les principales étapes d'un mode de mise en oeuvre d'un procédé de fabrication d'un condensateur tridimensionnel selon l'invention et d'un condensateur planaire sur les figures 5 à 9 selon l'invention.
La figure 1 représente un circuit intégré CI comprenant un substrat de silicium A, sur lequel a été déposée une couche de diélectrique B, sur laquelle repose plusieurs niveaux d'interconnexions C, D et E. Chaque niveau d'interconnexion comporte un niveau de métallisation formé de pistes métalliques et un niveau de vias, le tout enrobé dans un matériau diélectrique. La réalisation de chaque niveau d'interconnexion est classique et connue en soi. Dans l'exemple décrit ici, le niveau de métallisation Mi du niveau d'interconnexion C comprend une couche de métal la. La couche la peut être en aluminium ou en cuivre. Le niveau de métallisation Mi+l du niveau d'interconnexion D comprend une ligne d'interconnexion ou piste lb. Le niveau de métallisation Mi+2 du niveau d'interconnexions E comprend une ligne d'interconnexion ou piste 1c. Les lignes d'interconnexions la, lb, 1c des différents niveaux d'interconnexions C, D, E sont reliées entre elles par les vias Va, Vb, Vc ménagées dans les matériaux diélectriques 2a, 2b et 2c. Les niveaux d'interconnexions C, D et E peuvent incorporer des composants passifs.
La figure 2 illustre la réalisation de deux tranchées au sein du circuit intégré CI. Les deux tranchées 3a et 3b ont été réalisées de façon classique et connue en soi au sein des diélectriques intermétalliques 2a, 2b et 2c des niveaux C, D et E par photolithographie puis gravure. La gravure de ces tranchées s'arrête sur la couche métallique la.
2884645 5 La figure 3 illustre la formation classique, par exemple par dépôt, d'un emplacement capacitif formé de 3 couches successives de métal 4a-isolant 4b-métal 4c. Les couches métalliques formant les électrodes peuvent être en TiN, TaN, W. La couche d'isolant peut être constituée de SiO2 ou d'un diélectrique tel que le Al2O3, SiN, ou d'un diélectrique à forte permittivité appelé High-K, tels que Ta2O5, HfO2.
Cet empilement capacitif est notamment déposé sur les flancs des tranchées et dans le fond de celles-ci, de sorte que la couche métallique inférieure 4a vienne au contact de la couche métallique la.
Cette couche métallique 4a est destinée à former l'électrode inférieure du condensateur.
La figure 4 illustre le remplissage des tranchées par un matériau conducteur 5, tel que W, TiN, Al, par exemple par dépôt.
La figure 5 illustre un condensateur tridimensionnel 6 et un condensateur planaire 7 sur le même niveau d'interconnexion, les niveaux d'interconnexions inférieurs n'étant pas représentés. Cette figure illustre les condensateurs après la gravure des couches métalliques supérieures 5 et 4c de façon à former l'électrode supérieure desdits condensateurs 6 et 7.
La figure 6 illustre le condensateur tridimensionnel 6 et le condensateur planaire 7 sur lesquels a été déposée une couche de protection isolante 8 par dépôt chimique en phase vapeur assisté par plasma (PECVD en langue anglaise:Plasma Enhanced Chemical Vapor Deposition) par exemple, à une température de 400 C et une pression de quelques torrs (typiquement 3 à 7 torrs) pendant quelques secondes à 60 secondes. De préférence, la couche de protection isolante est constituée d'oxyde de silicium ou de nitrure de silicium. L'épaisseur de la couche de protection isolante hl est de préférence d'au moins 1000 Â.
La figure 7 illustre le condensateur tridimensionnel 6 et le condensateur planaire 7 après gravure simultanée de la couche de protection 8, du diélectrique 4b et de l'électrode inférieure 4a. Cette gravure est effectuée de manière à déporter légèrement le diélectrique 4b et l'électrode inférieure 4a sous-jacente par rapport aux couches 2884645 6 métalliques 4c et 5 formant l'électrode supérieure, constituant la partie déportée P. On évite ainsi de court-circuiter latéralement l'électrode inférieure et l'électrode supérieure du condensateur lors de la gravure. La distance d entre l'extrémité de l'électrode supérieure 4c et 5 et l'extrémité de l'empilement du diélectrique 4b et de l'électrode inférieure 4a est de préférence entre 0.3 et 2ycm, typiquement lycm. Cette distance est contrôlée par le procédé classique de photogravure.
On réalise ensuite de façon classique le niveau de métallisation Mi+3 (figure 8) pour former notamment les pistes 9 en contact avec les vias Vc. Lors de la gravure du métal, la couche de protection est partiellement érodée, son épaisseur h2 est inférieure à l'épaisseur initiale hl.
La figure 9 illustre la fin du procédé de réalisation du niveau d'interconnexions F par dépôt d'un diélectrique 2d. Un via Vd, est réalisé dans le prolongement des vias Vc, Vb et Va et des lignes d'interconnexions la, lb, le et 9. Un second via Vd2 est réalisé de manière à venir contacter la couche de métal 5 de l'électrode supérieure du condensateur tridimensionnel 6 par gravure du diélectrique 2d et de la couche de protection 8.
Un autre via ld, est réalisé dans le prolongement du via Vc et des lignes d'interconnexions le et 9. Un dernier via ld2 est réalisé de manière à venir contacter la couche de métal 5 de l'électrode supérieure du condensateur planaire 7 par gravure du diélectrique 2d et de la couche de protection 8. Des lignes d'interconnexions 10 sont ensuite réalisées au niveau de métal Mi+4 sur les vias Vd,, Vd2, Id, et Pour le condensateur tridimensionnel, la prise de contact de l'électrode inférieure 4a s'effectue par les pistes 10, 9, lc, et lb, les vias Vd,, Vc, Vb et Va et la couche métallique la. La prise de contact sur l'électrode supérieure 5 s'effectue par la piste 10 et le via Vd2.
La couche métallique la venant contacter le fond des tranchées sert à la fois de couche d'arrêt pour la gravure des tranchées 3a et 3b et sert à court-circuiter partiellement l'électrode inférieure 4a du condensateur tridimensionnel 6. Ainis, la hauteur des tranchées est maîtrisée d'un lot à l'autre, et la résistance d'accès du condensateur est diminuée.
Le mode de réalisation du condensateur tridimensionnel illustré à la figure 9 n'est nullement limitatif. La prise de contact sur l'électrode inférieure 4a peut s'effectuer directement sur celle-ci et non pas par l'intermédiaire de la couche métallique la. Les condensateurs tridimensionnels mis en oeuvre selon l'invention peuvent comprendre une ou plusieurs tranchées capacitives, et ne sont nullement limités à deux tranchées, tels qu'illustrés.
Le mode de réalisation du condensateur planaire illustré à la figure 9 n'est nullement limitatif. La prise de contact sur l'électrode inférieure 4a peut s'effectuer directement sur celle-ci et non pas par le dessous, par l'intermédiaire de la piste 1c.
La couche de protection isolante 8 permet d'absorber la surgravure des lignes d'interconnexions. La bonne résistance de l'oxyde et du nitrure de silicium au procédé de gravure des métaux permet d'éviter la gravure du diélectrique 4b et de l'électrode inférieure 4a sous-jacente, ainsi que la couche de métal 5. L'épaisseur de la couche de diélectrique 4b et l'épaisseur de la couche de métal formant l'électrode inférieure 4a sousjacente, ainsi que celle de la couche de métal 5 sont conservées. De plus, les électrodes ne peuvent plus être contactées par des résidus de métal. Enfin, la couche de protection isolante permet d'éliminer toute défectivité en bord de capacités, tels que les courants de fuite ou les claquages prématurés.

Claims (2)

  1. 8 REVENDICATIONS
    1. Procédé de réalisation d'un circuit intégré (CI), comprenant la réalisation de niveaux d'interconnexions incorporant chacun un niveau de métallisation recouvert d'un matériau isolant et la réalisation d'au moins un condensateur possédant au moins une partie s'étendant au sein d'un seul niveau d'interconnexion, caractérisé en ce que l'on réalise le condensateur avant de réaliser ledit niveau d'interconnexions et on recouvre ladite partie dudit condensateur d'une couche de protection isolante (8) avant de réaliser le niveau de métallisation dudit niveau d'interconnexions.
    2. Procédé selon la revendication 1, caractérisé par le fait que la réalisation de ladite partie du condensateur comporte la formation d'un empilement capacitif métal(4a)-isolant(4b)-métal(4c), et dépôt d'une couche de métal (5) sur l'empilement capacitif et par le fait qu'on effectue une photogravure des couches métalliques supérieures (4c) (5) de façon à former l'électrode supérieure du condensateur, puis un dépôt de la couche de protection isolante (8) et une photogravure simultanée de la couche de protection isolante (8) , du diélectrique (4b) et de la couche métallique inférieure (4a) déportée par rapport à l'électrode supérieure et recouverte par le diélectrique (4b) et ladite couche de protection isolante (8).
    3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que l'épaisseur (hl) de la couche de protection isolante est constituée d'oxyde de silicium ou de nitrure de silicium.
    4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la couche de protection isolante (8) est d'au moins 1000 À.
    5. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le condensateur est un condensateur planaire (7) s'étendant intégralement au sein dudit niveau d'interconnexions (F).
  2. 2884645 9 6. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le condensateur est un condensateur tridimensionnel (6) possédant ladite partie déportée (P) recouverte de la couche de protection isolante (8) et au moins une tranchée capacitive (3a) s'étendant au sein d'au moins un niveau d'interconnexion inférieur à celui au sein duquel s'étend ladite partie déportée (P).
    7. Procédé selon la revendication 6, caractérisé en ce que le condensateur a au moins deux tranchées capacitives (3a, 3b) s'étendant au sein d'un matériau diélectrique, et qu'on réalise une couche métallique (la) noyée dans ledit matériau diélectrique, on grave le matériau diélectrique avec arrêt sur ladite couche métallique (la) de façon à former lesdites tranchées et on dépose une couche de matériau conducteur formant l'électrode inférieure (4a) du condensateur, au moins sur les flancs desdites tranchées (3a, 3b) et au contact de ladite couche métallique (la).
    8. Circuit intégré comprenant au moins un condensateur revêtu d'une couche de protection isolante (8), ladite couche s'étendant sur un seul niveau d'interconnexions du circuit intégré.
    9. Circuit intégré selon la revendication 8, caractérisé en ce que la couche de protection isolante (8) recouvre l'électrode supérieure (4c) (5) et le diélectrique (4b) déposé sur une partie déportée (P) de l'électrode inférieure (4a) du condensateur.
    10. Circuit intégré selon l'une des revendications 8 ou 9, caractérisé en ce que la couche de protection isolante (8) est constituée d'oxyde de silicium ou de nitrure de silicium.
    11. Circuit intégré selon l'une quelconque des revendications 8 à 10, caractérisé en ce que l'épaisseur (hl) de la couche de protection isolante (8) est d'au moins 1000 À.
    12. Circuit intégré selon l'une quelconque des revendications 8 à 11, caractérisé en ce que le condensateur est un condensateur planaire (7) s'étendant au sein d'un seul niveau d'interconnexion (F).
    13. Circuit intégré selon l'une quelconque des revendications 8 à 12, caractérisé en ce que le condensateur est un condensateur tridimensionnel (6) possédant une partie supérieure recouverte par ladite couche de protection isolante et au moins une tranchée capacitive (3a).
    14. Circuit intégré selon la revendication 13, caractérisé en ce que le condensateur s'étend au sein d'un matériau diélectrique, et qu'il comprend une couche métallique (la) noyée dans ledit matériau diélectrique, au moins deux tranchées capacitives (3a, 3b), dont les fonds s'appuient sur ladite couche métallique (la) et une couche de matériau conducteur formant l'électrode inférieure (4a) du condensateur, située au moins sur les flancs desdites tranchées et au contact de ladite couche métallique (la).
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100778865B1 (ko) * 2006-05-25 2007-11-22 동부일렉트로닉스 주식회사 엠아이엠 구조의 커패시터의 제조 방법
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
US7968460B2 (en) 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
US8298902B2 (en) * 2009-03-18 2012-10-30 International Business Machines Corporation Interconnect structures, methods for fabricating interconnect structures, and design structures for a radiofrequency integrated circuit
US9799562B2 (en) 2009-08-21 2017-10-24 Micron Technology, Inc. Vias and conductive routing layers in semiconductor substrates
KR101096840B1 (ko) * 2010-01-04 2011-12-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8907457B2 (en) * 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US8445355B2 (en) * 2010-12-15 2013-05-21 International Business Machines Corporation Metal-insulator-metal capacitors with high capacitance density
US9564217B1 (en) 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
CN115036373A (zh) 2017-07-28 2022-09-09 蓝枪半导体有限责任公司 集成电路以及其制作方法
US10892318B2 (en) 2018-08-31 2021-01-12 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
US6251740B1 (en) * 1998-12-23 2001-06-26 Lsi Logic Corporation Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit
US20020094656A1 (en) * 2001-01-17 2002-07-18 International Business Machines Corporation Metal-insulator-metal capacitor in copper
US6441419B1 (en) * 1998-03-31 2002-08-27 Lsi Logic Corporation Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same
US20020163029A1 (en) * 2001-05-04 2002-11-07 Christoph Dirnecker Zero mask high density metal/insulator/metal capacitor
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
US20030222301A1 (en) * 2002-05-28 2003-12-04 Yasushi Igarashi Semiconductor device and manufacturing method thereof
US6713840B1 (en) * 2003-02-27 2004-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal device structure inserted into a low k material and the method for making same
US20040169211A1 (en) * 2003-02-28 2004-09-02 Haoren Zhuang Avoiding shorting in capacitors
US20050064718A1 (en) * 2003-09-24 2005-03-24 Zhiping Yin Antireflective coating for use during the manufacture of a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US5576240A (en) 1994-12-09 1996-11-19 Lucent Technologies Inc. Method for making a metal to metal capacitor
US5708559A (en) 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
US6180976B1 (en) 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
JP2001313379A (ja) * 2000-04-28 2001-11-09 Nec Corp 半導体メモリの製造方法及び容量素子の製造方法
US6344964B1 (en) 2000-07-14 2002-02-05 International Business Machines Corporation Capacitor having sidewall spacer protecting the dielectric layer
KR100420122B1 (ko) * 2001-07-21 2004-03-02 삼성전자주식회사 강유전체 메모리 장치 및 그 제조방법
US6452779B1 (en) 2002-03-25 2002-09-17 International Business Machines Corporation One-mask metal-insulator-metal capacitor and method for forming same
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
JP2004152796A (ja) 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
US6876027B2 (en) 2003-04-10 2005-04-05 Taiwan Semiconductor Manufacturing Company Method of forming a metal-insulator-metal capacitor structure in a copper damascene process sequence
US20050116276A1 (en) 2003-11-28 2005-06-02 Jing-Horng Gau Metal-insulator-metal (MIM) capacitor and fabrication method for making the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441419B1 (en) * 1998-03-31 2002-08-27 Lsi Logic Corporation Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
US6251740B1 (en) * 1998-12-23 2001-06-26 Lsi Logic Corporation Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
US20020094656A1 (en) * 2001-01-17 2002-07-18 International Business Machines Corporation Metal-insulator-metal capacitor in copper
US20020163029A1 (en) * 2001-05-04 2002-11-07 Christoph Dirnecker Zero mask high density metal/insulator/metal capacitor
US20030222301A1 (en) * 2002-05-28 2003-12-04 Yasushi Igarashi Semiconductor device and manufacturing method thereof
US6713840B1 (en) * 2003-02-27 2004-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal device structure inserted into a low k material and the method for making same
US20040169211A1 (en) * 2003-02-28 2004-09-02 Haoren Zhuang Avoiding shorting in capacitors
US20050064718A1 (en) * 2003-09-24 2005-03-24 Zhiping Yin Antireflective coating for use during the manufacture of a semiconductor device

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