FR2859345A1 - HIGH DYNAMIC RADIATION DETECTOR - Google Patents
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Abstract
L'invention concerne un détecteur de rayonnements à grande dynamique.Le détecteur comprend une matrice de M x N pixels détecteurs (Pij) et au moins un pixel aveugle (Pa) insensible aux rayonnements à détecter et comprenant un circuit de traitement (Aa, 24) identique, en tout ou partie, aux circuits de traitement des pixels détecteurs (Pij). Un soustracteur (25) soustrait le signal délivré par le circuit de traitement du pixel aveugle du signal délivré par les circuits de traitement des pixels détecteurs. Les performances de bruit s'en trouvent très sensiblement améliorées.L'invention s'applique à la détection de rayonnements dans les domaines de l'infrarouge, du visible ou des rayons X.The detector comprises a matrix of M x N detector pixels (Pij) and at least one blind pixel (Pa) insensitive to radiation to be detected and comprising a processing circuit (Aa, 24). ) identical, in whole or in part, to the detector pixel processing circuits (Pij). A subtractor (25) subtracts the signal delivered by the blind pixel processing circuit from the signal delivered by the detector pixel processing circuitry. The noise performances are substantially improved. The invention applies to the detection of radiation in the infrared, visible or X-ray fields.
Description
DETECTEUR DE RAYONNEMENTS A GRANDE DYNAMIQUE Domaine technique et artHIGH DYNAMIC RADIATION DETECTOR Technical and Art Area
antérieurprior
L'invention concerne un détecteur de rayonnements à grande dynamique. The invention relates to a high dynamic radiation detector.
L'invention s'applique, par exemple, à la détection de rayonnements émis aux longueurs d'ondes de l'infrarouge, du visible, ou des rayons X. Plus particulièrement, l'invention concerne un circuit de type imageur agencé sous forme de matrice de M lignes par N colonnes de pixels détecteurs. La prise de vue est alors simultanée pour l'ensemble des pixels détecteurs de la matrice. Le photo-courant délivré par un pixel détecteur est transformé en tension par intégration des charges détectées dans un condensateur. Après la prise de vue, chaque pixel détecteur joue le rôle de mémoire analogique et la matrice est lue séquentiellement, ligne par ligne. Les sorties des pixels d'une même colonne sont interconnectées entre elles par une connexion communément appelée bus colonne . Lors de la lecture d'une ligne, les données lues sont traitées, en bout de colonne, dans des circuits de lecture déportés afin d'assurer le multiplexage des données vers la ou les sortie (s) de l' imageur. The invention applies, for example, to the detection of radiation emitted at the wavelengths of the infrared, visible or X-rays. More particularly, the invention relates to an imager-type circuit arranged in the form of matrix of M lines by N columns of detector pixels. The shooting is then simultaneous for all the detector pixels of the matrix. The photocurrent delivered by a detector pixel is converted into voltage by integrating the detected charges into a capacitor. After the shooting, each detector pixel plays the role of analog memory and the matrix is read sequentially, line by line. The outputs of the pixels of the same column are interconnected by a connection commonly called bus column. When reading a line, the read data are processed at the end of the column in remote reading circuits in order to multiplex the data to the output (s) of the imager.
Un exemple de dispositif de détection de rayonnement de l'art connu est représenté en figure 1. Le dispositif comprend une matrice 1 de M x N pixels détecteurs Pij (i=1, ..., M; j=1, ..., N), un décodeur d'adresse de ligne 2, N cellules déportées Al, ..., AN, un multiplexeur de colonne 3, un décodeur d'adresse de colonne 4 et un étage de sortie 5. Chaque pixel B 14363.3 PR détecteur Pij comprend un photodétecteur élémentaire Aij, par exemple un détecteur photovoltaïque de type N sur substrat P, et un circuit de traitement Cij du signal délivré par le photodétecteur. Le décodeur d'adresse de ligne 2 est commandé par des commande s d'adresse de ligne adl et le décodeur d'adresse de colonne est commandé par des commande s d'adresse de colonne adc. Les pixels Pij de la colonne de rang j sont reliés à la cellule déportée Aj par un bus colonne BCj. An exemplary radiation detection device of the prior art is shown in FIG. 1. The device comprises a matrix 1 of M × N detecting pixels Pij (i = 1,..., M, j = 1, ... , N), a line address decoder 2, N remote cells A1, ..., AN, a column multiplexer 3, a column address decoder 4 and an output stage 5. Each pixel B 14363.3 PR detector Pij comprises an elementary photodetector Aij, for example a photovoltaic detector of type N on substrate P, and a processing circuit Cij of the signal delivered by the photodetector. The line address decoder 2 is controlled by adl line address commands and the column address decoder is controlled by adc column address commands. The pixels Pij of the rank column j are connected to the remote cell Aj by a column bus BCj.
Un exemple de pixel détecteur est représenté en figure 2. L'exemple de pixel détecteur de la figure 2 est du type suiveur commuté , ce qui signifie que le dispositif d'adressage/lecture est réalisé par un suiveur de tension. Le pixel détecteur comprend un photodétecteur Aij et un circuit de traitement Cij. Le circuit de traitement Cij comprend un transistor de couplage 6, un transistor d'intégration 7, un transistor de ré-initialisation 8, un transistor d'entrée de suiveur de colonne 9, un transistor d'adressage de ligne 10 et un transistor de test 11 pour le tri sous pointes (ce dernier transistor est toutefois optionnel). Les transistors 6 - 11 sont réalisés en technologie MOS (MOS pour Metal Oxide Semiconductor ). Les drains des transistors 8 et 9 sont respectivement reliés à des tensions d'alimentation VR et VDDA et les grilles des transistors 6, 8, 10 et 11 sont reliées aux tensions de commande respectives (Dc, (DR, lad et ct. La sortie du circuit Cij est reliée au bus colonne BCj, lequel est relié à une source de courant 12 qui, associée au B 14363.3 PR transistor d'entrée 9, constitue le suiveur de tension. Cette source peut être partagée avec tous les transistors 9 des pixels de la colonne j, eux-mêmes adressés (ou "commutés") par l'intermédiaire du transistor d'adressage 10. An example of a detector pixel is shown in FIG. 2. The exemplary detector pixel of FIG. 2 is of the switched follower type, which means that the addressing / reading device is made by a voltage follower. The detector pixel comprises a photodetector Aij and a processing circuit Cij. The processing circuit Cij comprises a coupling transistor 6, an integration transistor 7, a re-initialization transistor 8, a column follower input transistor 9, a line addressing transistor 10 and a transistor of FIG. test 11 for sorting under spikes (this last transistor is however optional). The transistors 6 - 11 are made in MOS (MOS for Metal Oxide Semiconductor) technology. The drains of transistors 8 and 9 are respectively connected to supply voltages VR and VDDA and the gates of transistors 6, 8, 10 and 11 are connected to the respective control voltages (Dc, (DR, lad and ct. of the circuit Cij is connected to the column bus BCj, which is connected to a current source 12 which, associated with the B 14363.3 PR input transistor 9, constitutes the voltage follower This source can be shared with all the transistors 9 of the pixels of the column j, themselves addressed (or "switched") via the addressing transistor 10.
Un exemple de chaîne de traitement déportée est représenté en figure 3. La chaîne de traitement déportée comprend une cellule déportée Aj reliée au bus colonne BCj, le multiplexeur colonne 3 et l'étage de sortie 5. La cellule déportée Aj comprend un circuit 13 composé d'un échantillonneur/bloqueur 15, 16 et d'un étage séparateur 17 (optionnel) et un suiveur adressé 14. L'échantillonneur/bloqueur 15, 16 comprend un interrupteur 15 commandé par un signal de commande (Deb et un condensateur de maintien 16 de capacité Ceb. An example of a remote processing chain is shown in FIG. 3. The remote processing chain comprises a remote cell Aj connected to the column bus BCj, the column multiplexer 3 and the output stage 5. The remote cell Aj comprises a circuit 13 composed of of a sampler / blocker 15, 16 and a separator stage 17 (optional) and an addressed follower 14. The sampler / blocker 15, 16 comprises a switch 15 controlled by a control signal (Deb and a holding capacitor 16 of Ceb capacity.
L'échantillonneur/bloqueur échantillonne et bloque les signaux transmis sur le bus colonne BCj. L'étage séparateur 17 a une fonction de tampon ( buffer en langue anglaise) entre le condensateur de maintien 16 et le suiveur adressé 14. The sampler / blocker samples and blocks the signals transmitted on the column bus BCj. The separator stage 17 has a buffer function (buffer in English language) between the holding capacitor 16 and the addressed follower 14.
Le suiveur adressé 14 comprend un amplificateur suiveur de tension 18, un interrupteur 19 et un générateur de courant 20. L'interrupteur 19 est commandé par un signal d'adresse colonne. Le suiveur adressé 1.4 adapte l'impédance entre l'échantillonneur/bloqueur 13 et le multiplexeur de colonne 3. Le multiplexeur de colonne 3 est constitué de portes de transmission 21 pilotées par les sorties du décodeur d'adresse de colonne 4 (non représenté sur la figure 3). The addressed follower 14 comprises a voltage follower amplifier 18, a switch 19 and a current generator 20. The switch 19 is controlled by a column address signal. The addressed follower 1.4 matches the impedance between the sampler / blocker 13 and the column multiplexer 3. The column multiplexer 3 consists of transmission gates 21 driven by the outputs of the column address decoder 4 (not shown in FIG. Figure 3).
L'étage de sortie 5 est constitué d'un B 14363.3 PR amplificateur de tension à gain unitaire, par exemple un amplificateur opérationnel rebouclé, qui assure une fonction d'adaptation d'impédance entre la sortie du multiplexeur 3 et une capacité parasite (non représentée sur la figure) située en sortie du composant. L'étage de sortie 5 travaille à la fréquence pixel. The output stage 5 consists of a unitary gain voltage amplifier B 14363.3 PR, for example a looped operational amplifier, which provides an impedance matching function between the output of the multiplexer 3 and a parasitic capacitance (no shown in the figure) located at the output of the component. Output stage 5 works at the pixel frequency.
A titre d'exemple non limitatif, dans le cas d'un pixel de 20 x 20 pm2 réalisé en technologie CMOS 0,8 pm, les résultats de simulation du bruit rms (rms pour root mean squarre ) présent en sortie du suiveur commuté, sont résumés, dans le tableau ci-dessous, en tenant compte de l'influence de différentes sources de bruit. By way of non-limiting example, in the case of a 20 × 20 μm 2 pixel made in 0.8 μm CMOS technology, the rms (rms for root mean squared) noise simulation results present at the output of the switched follower, are summarized in the table below, taking into account the influence of different sources of noise.
TABLEAU 1TABLE 1
Bruit rms présent en sortie du suiveur commuté Sources de bruit Bruit rms Transistors 6, 7, 8, 9, 10, 11 25 pV Alimentation VR 70 pV Alimentation VDDA 15 pV Bruit de recharge (KT/C) 23 pV Alimentation de la source de 25 pV courant 12 Bruit total 83 pV Le bruit de recharge mentionné dans le 20 tableau ci-dessus représente le bruit de réinitialisation du transistor 7 utilisé en capacité B 14363.3 PR MOS. Noise rms present at the output of the switched follower Noise sources rms noise Transistors 6, 7, 8, 9, 10, 11 25 pV Power supply VR 70 pV Power supply VDDA 15 pV Noise recharge (KT / C) 23 pV Power source supply 25 pV current 12 Total noise 83 pV The recharge noise mentioned in the above table represents the resetting noise of transistor 7 used in B 14363.3 PR MOS capability.
Le tableau 1 ci-dessus fait apparaître que la principale source de bruit est l'alimentation VR. Table 1 above shows that the main source of noise is the VR power supply.
De fait, le débit en courant de l'alimentation VR est important lors de la réinitialisation des pixels qui précède une nouvelle prise d'image. L'alimentation VR n'est donc pas intégrée sur le composant afin de réduire le bruit de ce dernier. In fact, the current flow of the power supply VR is important during the reset of the pixels that precedes a new image. VR power is not built into the component to reduce the noise of the latter.
De même, les résultats de simulation du bruit rms présent en sortie de la chaîne de traitement sont résumés, dans le tableau 2 ci-dessous, en tenant compte de l'influence de différents circuits: Similarly, the simulation results of the rms noise present at the output of the processing chain are summarized in Table 2 below, taking into account the influence of different circuits:
TABLEAU 2TABLE 2
Bruit rms présent en sortie de la chaîne de traitement Circuits Bruit rms Echantillonneur/bloqueur 15 5 pV Echantillonneur/bloqueur 19 19 pV Suiveur adressé 14 17 pV Multiplexeur de colonne 3 7 pV Etage de sortie 5 11 pV Alimentations intégrées 3,5 pV Alimentation VDDA 34 pV Bruit total 45 pV Les alimentations intégrées mentionnées dans le tableau ci-dessus correspondent aux tensions 20 créées au sein de l'imageur à partir de l'alimentation B 14363.3 PR VDDA par l'intermédiaire de transistors, ces derniers étant sources de bruit. Noise rms present at the output of the processing system Circuits Noise rms Sampler / blocker 15 5 pV Sampler / blocker 19 19 pV Follower addressed 14 17 pV Column multiplexer 3 7 pV Output stage 5 11 pV Integrated power supply 3.5 pV Power supply VDDA 34 pV Total noise 45 pV The integrated power supplies mentioned in the table above correspond to the voltages created within the imager from the power supply B 14363.3 PR VDDA via transistors, the latter being sources of noise .
La principale source de bruit est ici l'alimentation VDDA. The main source of noise here is the VDDA power supply.
Il ressort de l'analyse des deux tableaux ci-dessus que le bruit rms global de ce type d'architecture comprend une contribution liée essentiellement aux alimentations du circuit, alors même que des alimentations onéreuses optimisées en bruit sont utilisées. La principale source de bruit est l'alimentation VR (70 pV rms). Par contre, la contribution des circuits électriques est faible (#45 pV rms). Ainsi, le rapport signal à bruit du circuit est-il réduit de 6,5 dB du seul fait des alimentations. It emerges from the analysis of the two tables above that the overall rms noise of this type of architecture includes a contribution mainly related to the power supplies of the circuit, even though noise-optimized expensive power supplies are used. The main source of noise is the VR power supply (70 pV rms). On the other hand, the contribution of the electrical circuits is small (# 45 pV rms). Thus, the signal-to-noise ratio of the circuit is reduced by 6.5 dB simply because of the power supplies.
Selon l'art connu, les pixels et les circuits de traitement des chaînes déportées ont des sorties unipolaires, dipolaires ou différentielles. According to the prior art, the pixels and the processing circuits of the offset chains have unipolar, dipolar or differential outputs.
Les chaînes de traitement à sortie unipolaire (cas des architectures de type suiveurs commutés conventionnelles) sont très sensibles aux couplages parasites, aux bruits dans les alimentations et aux conséquences des appels de courant dans la masse du composant (i.e. le substrat du circuit). Le signal délivré en sortie de la chaîne de traitement est alors perturbé par de nombreuses sources de bruit. Par ailleurs, les dégradations en bruit augmentent avec la réduction du pas des composants et l'augmentation du débit d'information liée aux composants de grande complexité. Ce constat a été fait il y a quelques années dans le domaine des senseurs du domaine visible B 14363.3 PR et s'extrapole aujourd'hui aux autres familles de senseurs matriciels. Unipolar output processing chains (in the case of conventional switched follower architectures) are very sensitive to parasitic couplings, noise in power supplies and the consequences of current calls in the component's mass (ie the circuit substrate). The signal delivered at the output of the processing chain is then disturbed by many sources of noise. In addition, the noise degradation increases with the reduction of the pitch of the components and the increase of the flow of information related to the components of great complexity. This finding was made a few years ago in the field of sensors visible domain B 14363.3 PR and today is extrapolated to other families of matrix sensors.
Les capteurs matriciels du domaine du visible utilisent préférentiellement des chaînes à sorties différentielles ou dipolaires afin de s'affranchir de tout ou partie des limitations précédentes. Le signal de sortie disponible en différentiel permet, en théorie, de supprimer les incidences liées aux couplages parasites, aux bruits et aux appels de courant sur les alimentations. Ce type d'architecture est utilisé depuis de nombreuses années dans les architectures des convertisseurs analogiques/numériques qui, aujourd'hui, disposent tous d'entrées différentielles directement compatibles avec les signaux délivrés par les composants à sorties différentielles. Matrix sensors in the visible domain preferentially use differential or dipole output chains in order to overcome all or some of the preceding limitations. The output signal available in differential allows, in theory, to eliminate the incidences related to parasitic couplings, noise and current on the power supplies. This type of architecture has been used for many years in the architectures of analog / digital converters, which today all have differential inputs directly compatible with the signals delivered by the differential output components.
Un autre type d'architecture que le type à suiveur commuté est également connu selon l'art antérieur. Cet autre type d'architecture est communément appelé architecture APS (APS pour Active Pixel Sensor ). L'architecture APS est communément utilisée dans les senseurs CMOS pour des applications visibles. Another type of architecture that the switched follower type is also known according to the prior art. This other type of architecture is commonly called APS architecture (APS for Active Pixel Sensor). APS architecture is commonly used in CMOS sensors for visible applications.
L'architecture APS permet de mémoriser le potentiel VR dans chaque pixel avant la conversion charges/tension et, partant, de pouvoir supprimer la contribution en bruit de cette alimentation en effectuant un filtrage de type DEC haute fréquence (DEC pour Double Echantillonnage Corrélé ). Un traitement déporté en bout de colonne de type dipolaire ou différentiel permet ici aussi de supprimer une grande B 14363.3 PR partie des contributions en bruit des autres alimentations. L'architecture APS présente l'inconvénient de limiter la quantité de charges maximales qu'il est possible de stocker dans un pixel. The APS architecture makes it possible to memorize the potential VR in each pixel before the charge / voltage conversion and, consequently, to be able to suppress the noise contribution of this power supply by performing a high frequency DEC type filtering (DEC for Double Correlated Sampling). A differential treatment at the end of a dipole or differential type column also makes it possible here also to suppress a large part of the noise contributions of the other power supplies. The APS architecture has the disadvantage of limiting the amount of maximum loads that can be stored in a pixel.
En effet, les pixels d'une architecture APS nécessitent de stocker en deux lieux distincts l'intégralité des photocharges détectées. Donc, pour une taille de pixel donnée, un pixel de type APS stocke deux fois moins de charges qu'un pixel de type suiveur commuté. Indeed, the pixels of an APS architecture require to store in two separate locations the entirety of the photocharges detected. Therefore, for a given pixel size, an APS pixel stores half as many charges as a switched follower pixel.
L'architecture APS se limite donc généralement aux applications qui concernent de faibles quantités de charges comme, par exemple, les applications visibles. Pour des applications à quantité de charges plus importantes, il faut alors pouvoir s'autoriser une perte de 6dB sur la charge maximale qu'il est possible de stocker, ce qui est souvent préjudiciable. The APS architecture is therefore generally limited to applications that involve small amounts of loads such as, for example, visible applications. For applications with larger loads, it is then necessary to allow a loss of 6dB on the maximum load that can be stored, which is often detrimental.
Une chaîne de traitement APS de type dipolaire est représentée en figure 4. A dipole-type APS processing chain is shown in FIG.
La chaîne de traitement comprend une voie de référence 22 et une voie de signal 23. La voie de référence 22 comprend un ensemble échantillonneur/bloqueur 13a, un suiveur adressé 14a, un multiplexeur 3a et un étage de sortie 5a. La voie de signal 23 comprend un ensemble échantillonneur/bloqueur 13b, un suiveur adressé 14b, un multiplexeur 3b et un étage de sortie 5b. Un signal de référence Vref est appliqué en entrée de la voie de référence et un signal codé par rapport à la tension de référence AVs + Vref est appliqué en entrée de la voie de signal. Le signal Sa issu de la soustraction du signal Sr délivré en sortie de la voie de référence 22 au signal Ss délivré B 14363.3 PR en sortie de la voie de signal 23 est alors débarrassé de la quasi-totalité du bruit des alimentations de la chaîne de traitement. Les bruits sont soustraits du fait de leur corrélation dans les deux voies. The processing chain includes a reference path 22 and a signal path 23. The reference path 22 comprises a sampler / blocker assembly 13a, an addressed follower 14a, a multiplexer 3a and an output stage 5a. The signal path 23 includes a sampler / blocker assembly 13b, an addressed follower 14b, a multiplexer 3b and an output stage 5b. A reference signal Vref is applied to the input of the reference channel and a signal coded with respect to the reference voltage AVs + Vref is applied to the input of the signal channel. The signal Sa resulting from the subtraction of the signal Sr delivered at the output of the reference channel 22 to the signal Ss delivered to the PR 14363.3 PR at the output of the signal path 23 is then freed from almost all the noise of the power supplies of the signal channel. treatment. Noises are subtracted because of their correlation in both ways.
La structure obtenue est alors peu sensible aux différents niveaux de bruit des alimentations utilisées. Par contre les bruits des transistors sont sommés quadratiquement. En conséquence, le bruit global des transistors augmente d'un facteur L'invention ne présente pas les inconvénients mentionnés ci-dessus. The structure obtained is then little sensitive to the different noise levels of the power supplies used. On the other hand, the noises of the transistors are summed quadratically. As a result, the overall noise of the transistors increases by a factor. The invention does not have the disadvantages mentioned above.
Exposé de l'invention En effet, l'invention concerne un détecteur de rayonnements comprenant: une matrice de M x N pixels détecteurs, chaque pixel détecteur comprenant un photodétecteur et un circuit de traitement de pixel détecteur pour le traitement des charges délivrées par le photodétecteur, le circuit de traitement comprenant un circuit de stockage de charges et un circuit de remise à zéro alimenté par une tension d'alimentation de remise à zéro, et - des premiers moyens de lecture pour lire le signal délivré par le circuit de traitement de pixel détecteur, caractérisé en ce qu'il comprend: - au moins un pixel aveugle dépourvu de photodétecteur et comprenant un circuit de traitement de pixel aveugle comprenant un circuit identique au circuit de stockage de charges et un B 14363.3 PR circuit identique au circuit de remise à zéro alimenté par la tension d'alimentation, - des seconds moyens de lecture pour lire le signal délivré par le circuit de traitement de pixel aveugle, la lecture du signal délivré par le circuit de traitement de pixel aveugle étant effectuée simultanément à la lecture d'un signal délivré par un circuit de traitement de pixel détecteur, et - un soustracteur pour soustraire le signal délivré par les seconds moyens de lecture du signal délivré par les premiers moyens de lecture. The invention relates to a radiation detector comprising: a matrix of M × N detector pixels, each detector pixel comprising a photodetector and a detector pixel processing circuit for processing the charges delivered by the photodetector , the processing circuit comprising a charge storage circuit and a reset circuit powered by a reset supply voltage, and - first reading means for reading the signal delivered by the pixel processing circuit detector, characterized in that it comprises: at least one blind pixel devoid of photodetector and comprising a blind pixel processing circuit comprising a circuit identical to the charge storage circuit and a circuit identical to the reset circuit; zero powered by the supply voltage, - second reading means for reading the signal delivered by the processing circuit blind pixel, the reading of the signal delivered by the blind pixel processing circuit being performed simultaneously with the reading of a signal delivered by a detector pixel processing circuit, and - a subtracter for subtracting the signal delivered by the second means for reading the signal delivered by the first reading means.
Selon une caractéristique supplémentaire de l'invention, le circuit de traitement de pixel aveugle contient l'ensemble des composants qui constituent un circuit de traitement de pixel détecteur. According to a further feature of the invention, the blind pixel processing circuit contains all of the components that constitute a detector pixel processing circuit.
Selon encore une caractéristique supplémentaire de l'invention: - les premiers moyens de lecture comprennent N cellules de traitement déportées de pixel détecteur ayant chacune une entrée et une sortie, la cellule de traitement déportée de rang j ayant son entrée reliée à un bus colonne de rang j relié aux sorties des différents circuits de traitement des pixels détecteurs de rang j, un multiplexeur colonne ayant N entrées et une sortie, les N entrées du multiplexeur colonne étant reliées respectivement aux N sorties des cellules de traitement déportées et la sortie du multiplexeur colonne étant reliée à une entrée d'un étage de sortie, et B 14363.3 PR les seconds moyens de lecture comprennent une cellule de traitement déportée de pixel aveugle reliée au circuit de traitement de pixel aveugle, la cellule de traitement déportée de pixel aveugle comprenant des circuits identiques à une cellule déportée de pixel détecteur, et un étage de sortie relié à la cellule déportée de pixel aveugle. According to a further feature of the invention: the first reading means comprise N detector pixel remote processing cells each having an input and an output, the remote processing cell of rank j having its input connected to a column bus of row j connected to the outputs of the different processing circuits of the detector pixels of rank j, a column multiplexer having N inputs and an output, the N inputs of the column multiplexer being respectively connected to the N outputs of the remote processing cells and the output of the column multiplexer being connected to an input of an output stage, and B 14363.3 PR the second reading means comprise a blind pixel offset processing cell connected to the blind pixel processing circuit, the blind pixel offset processing cell including circuits. identical to a detector pixel remote cell, and an output stage connected to the deported cell of blind pixel.
Selon encore une caractéristique supplémentaire de l'invention, l'étage de sortie des premiers moyens de lecture est identique à l'étage de sortie des seconds moyens de lecture. According to yet another characteristic of the invention, the output stage of the first reading means is identical to the output stage of the second reading means.
Selon encore une caractéristique supplémentaire de l'invention, une cellule de traitement déportée de pixel détecteur comprend un échantillonneur/bloqueur et un suiveur adressé. According to yet another feature of the invention, a detector pixel remote processing cell comprises a sampler / blocker and an addressed follower.
Selon encore une caractéristique supplémentaire de l'invention, le détecteur comprend au moins une ligne de N pixels aveugles dont la lecture est commandée par une commande d'adresse de ligne et en ce que les premiers moyens de lecture et les seconds moyens de lecture constituent une chaîne de traitement dipolaire ou différentielle qui effectue un double échantillonnage corrélé sur les signaux délivrés par une ligne de pixels détecteurs et les signaux délivrés par une ligne de pixels aveugles. According to yet another characteristic of the invention, the detector comprises at least one line of N blind pixels whose reading is controlled by a line address control and in that the first reading means and the second reading means constitute a dipole or differential processing chain which performs a double correlated sampling on the signals delivered by a line of detector pixels and the signals delivered by a line of blind pixels.
Selon encore une caractéristique supplémentaire de l'invention, le détecteur de rayonnements comprend au moins une ligne de N pixels aveugles dont la lecture est commandée par une commande d'adresse de ligne. According to yet another characteristic of the invention, the radiation detector comprises at least one line of N blind pixels whose reading is controlled by a line address command.
B 14363.3 PR Selon encore une caractéristique supplémentaire de l'invention: - les premiers moyens de lecture comprennent N premières cellules de traitement déportées, chaque première cellule de traitement déportée ayant une entrée et une sortie, - les seconds moyens de lecture comprennent N secondes cellules de traitement déportées, chaque seconde cellule de traitement déportée ayant une entrée et une sortie, les composants qui constituent une seconde cellule de traitement déportée étant identiques aux composants qui constituent une première cellule de traitement déportée, - un multiplexeur dipolaire ou différentiel comprend N premières entrées et une première sortie et N secondes entrées et une seconde sortie, les N premières entrées étant reliées respectivement aux N sorties des premières cellules de traitement déportées et les N secondes entrées étant reliées aux N sorties des secondes cellules de traitement déportées, la première sortie et la deuxième sortie du multiplexeur dipolaire ou différentiel étant respectivement reliées à un premier étage de sortie et à un deuxième étage de sortie, la sortie du premier étage de sortie étant reliée à une première entrée du soustracteur et la sortie du second étage de sortie étant reliée à une seconde entrée du soustracteur. According to another additional feature of the invention: the first reading means comprise N first remote processing cells, each first remote processing cell having an input and an output, the second reading means comprise N second cells. of remote processing, each second remote processing cell having an input and an output, the components which constitute a second remote processing cell being identical to the components constituting a first remote processing cell, - a dipole or differential multiplexer comprises N first inputs and a first output and N second inputs and a second output, the first N inputs being respectively connected to the N outputs of the first remote processing cells and the N second inputs being connected to the N outputs of the second remote processing cells, the first output and the second output of the dipole or differential multiplexer being respectively connected to a first output stage and a second output stage, the output of the first output stage being connected to a first input of the subtracter and the output of the second output stage being connected to a second input of the subtractor.
B 14363.3 PR Selon encore une caractéristique supplémentaire de l'invention, les premières et secondes cellules de traitement déportées comprennent chacune un échantillonneur/bloqueur et un suiveur adressé. B 14363.3 PR According to yet another feature of the invention, the first and second remote processing cells each comprise a sampler / blocker and an addressed follower.
Brève description des figuresBrief description of the figures
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel fait en référence aux figures jointes parmi lesquelles: - la figure 1 représente un schéma de principe de dispositif de détection de rayonnement selon l'art antérieur; la figure 2 représente un exemple de suiveur commuté selon l'art antérieur; - la figure 3 représente un exemple de chaîne de traitement déportée selon l'art antérieur; - la figure 4 représente une chaîne de traitement déportée dipolaire selon l'art antérieur; la figure 5 représente un premier exemple de dispositif de détection de rayonnement selon l'invention; - la figure 6 représente un deuxième exemple de dispositif de détection de rayonnement selon l'invention; - la figure 7 représente une vue de détail d'un circuit représenté en figure 6. Other features and advantages of the invention will become apparent on reading a preferred embodiment with reference to the appended figures among which: FIG. 1 represents a schematic diagram of a radiation detection device according to the prior art ; FIG. 2 represents an example of a switched follower according to the prior art; FIG. 3 represents an example of a remote processing line according to the prior art; FIG. 4 represents a dipole offset treatment chain according to the prior art; FIG. 5 represents a first example of a radiation detection device according to the invention; FIG. 6 represents a second example of a radiation detection device according to the invention; FIG. 7 represents a detailed view of a circuit represented in FIG. 6.
Sur toutes les figures, les mêmes repères désignent les mêmes éléments. In all the figures, the same references designate the same elements.
La figure 5 représente un premier exemple B 14363.3 PR de dispositif de détection de rayonnement selon l'invention. FIG. 5 represents a first example B 14363.3 PR of radiation detection device according to the invention.
Le dispositif de détection comprend une matrice 1 de M x N pixels détecteurs Pij, un décodeur d'adresse de ligne 2 commandé par des commandes d'adresse de ligne adl, N cellules déportées Al, ..., AN, un multiplexeur de colonne 3, un décodeur d'adresse de colonne 4 commandé par des commandes d'adresse de colonne adc, un étage de sortie 5, un pixel aveugle Pa, une cellule déportée de pixel aveugle Aa, un étage de sortie de pixel aveugle 24 et un soustracteur 25. Par pixel aveugle , il faut entendre un pixel qui est insensible aux rayonnements à détecter: pour cela, soit il n'est associé à aucun détecteur Aij, soit il est associé à un détecteur recouvert d'un dépôt de matériau approprié formant écran, par exemple un métal. En conséquence, un pixel aveugle délivre un signal de référence dépourvu de toute contribution due à des charges détectées. Le pixel aveugle Pa se réduit alors à un circuit de traitement en tout ou partie identique à un circuit de traitement de pixel détecteur Pij. Les mêmes tensions de commande OR, Oad et, éventuellement, Ot sont appliquées aux grilles des transistors respectifs 8, 10, 11 et les mêmes tensions de polarisation VR et VDDA sont appliquées aux drains des transistors respectifs 8 et 9. Le dispositif de remise à zéro (RAZ) du pixel aveugle Pa est ainsi piloté par la même phase OR que celle qui pilote les pixels Pij de sorte que le signal échantillonné VR(t) qui provient du pixel aveugle est identique au signal échantillonné qui provient des pixels détecteurs Pij. L'ensemble des B 14363.3 PR commandes appliquées au pixel aveugle Pa sont représentées de manière symbolique par la commande K sur la figure 5. Chaque cellule déportée Al, ..., AN, Aa comprend les mêmes composants que ceux mentionnés en référence à la figure 3. The detection device comprises a matrix 1 of M x N detector pixels Pij, a line address decoder 2 controlled by adl line address commands, N remote cells Al,..., AN, a column multiplexer 3, a column address decoder 4 controlled by adc column address commands, an output stage 5, a blind pixel Pa, a blind pixel offset cell Aa, a blind pixel output stage 24 and a subtractor 25. A blind pixel means a pixel that is insensitive to the radiation to be detected: for that reason, it is not associated with any detector Aij, or it is associated with a detector covered with a deposit of suitable material forming screen, for example a metal. As a result, a blind pixel delivers a reference signal devoid of any contribution due to detected charges. The blind pixel Pa is then reduced to a processing circuit wholly or partly identical to a detector pixel processing circuit Pij. The same control voltages OR, Oad and possibly Ot are applied to the gates of the respective transistors 8, 10, 11 and the same bias voltages VR and VDDA are applied to the drains of the respective transistors 8 and 9. zero (RAZ) of the blind pixel Pa is thus driven by the same OR phase as that which drives the pixels Pij so that the sampled signal VR (t) which comes from the blind pixel is identical to the sampled signal which comes from the detector pixels Pij. All B 14363.3 PR commands applied to the blind pixel Pa are represented symbolically by the command K in FIG. 5. Each remote cell A1,..., AN, Aa comprises the same components as those mentioned with reference to FIG. figure 3.
La matrice 1, le décodeur d'adresse de ligne 2, les N cellules déportées Al, ..., AN, le multiplexeur colonne 3, le décodeur d'adresse de colonne 4 et l'étage de sortie 5 sont reliés entre eux comme décrit ci-dessus en référence à la figure 1. La sortie du pixel aveugle Pa est reliée à l'entrée de la cellule déportée Aa dont la sortie est reliée à l'entrée de l'étage de sortie 24. The matrix 1, the line address decoder 2, the N remote cells A1,..., AN, the column multiplexer 3, the column address decoder 4 and the output stage 5 are interconnected as described above with reference to FIG. 1. The output of the blind pixel Pa is connected to the input of the remote cell Aa whose output is connected to the input of the output stage 24.
Les signaux délivrés par les pixels Pij (j=1, ..., N) sont transmis aux circuits déportés Al, AN, puis multiplexés vers l'étage de sortie 5. Le signal délivré par le pixel aveugle Pa est quant à lui transmis à la cellule déportée Aa puis transmis vers l'étage de sortie 24. La lecture du pixel aveugle Pa s'effectue simultanément à la lecture des pixels Pij. Ainsi le pixel aveugle Pa est-il lu autant de fois qu'il y a de pixels Pij. Les signaux délivrés par les étages de sortie 5 et 24 sont transmis au soustracteur 25. Le signal Sout délivré par le soustracteur 25 est alors égal au signal délivré par l'étage de sortie 5 auquel le signal délivré par l'étage de sortie 24 (signal de référence) a été retranché. Le soustracteur 25 peut être, par exemple, implanté sur le composant imageur ou sur l'électronique d'acquisition en sortie d'imageur, ou encore réalisé par un logiciel qui, après acquisition des valeurs en sortie des moyens de lecture B 14363.3 PR (24,5), effectue une opération de soustraction. The signals delivered by the pixels Pij (j = 1, ..., N) are transmitted to the remote circuits Al, AN and then multiplexed to the output stage 5. The signal delivered by the blind pixel Pa is transmitted to the remote cell Aa then transmitted to the output stage 24. The reading of the blind pixel Pa is carried out simultaneously with the reading of the pixels Pij. Thus the blind pixel Pa is read as many times as there are pixels Pij. The signals delivered by the output stages 5 and 24 are transmitted to the subtractor 25. The signal Sout delivered by the subtracter 25 is then equal to the signal delivered by the output stage 5 to which the signal delivered by the output stage 24 ( reference signal) has been removed. The subtracter 25 can be, for example, implanted on the imaging component or on the acquisition electronics at the imager output, or else produced by software which, after acquisition of the output values of the reading means B 14363.3 PR ( 24,5) performs a subtraction operation.
La figure 6 représente un deuxième exemple de mise en oeuvre de dispositif de détection de rayonnement selon l'invention. Selon ce deuxième exemple, le dispositif de détection comprend une ligne de pixels aveugles. Comme cela apparaîtra ultérieurement, l'utilisation d'une ligne de pixels aveugles facilite avantageusement la mise en oeuvre du traitement déporté colonne. FIG. 6 represents a second example of implementation of radiation detection device according to the invention. According to this second example, the detection device comprises a line of blind pixels. As will appear later, the use of a line of blind pixels advantageously facilitates the implementation of the remote processing column.
Le dispositif de détection comprend alors, une matrice 1 de M x N pixels détecteurs Pij, une ligne L de N pixels aveugles Paj (j=1, N), un décodeur d'adresse de ligne 28 commandé par des commandes d'adresse de ligne adl, N cellules déportées B1, ..., BN, un multiplexeur de colonne 26, un décodeur d'adresse de colonne 4 commandé par des commandes d'adresse de colonne adc, deux circuits de sortie 5, 24 et un soustracteur 25. Outre les M lignes de pixels détecteurs de la matrice 1, le décodeur d'adresse de ligne 28 commande ici la lecture de la ligne L de pixels aveugles. On peut aussi s'affranchir de cette dernière commande puisqu'elle garde une valeur constante pendant la lecture de toute la matrice. The detection device then comprises a matrix 1 of M x N detector pixels Pij, a line L of N blind pixels Paj (j = 1, N), a line address decoder 28 controlled by control address commands. adl line, N remote cells B1, ..., BN, a column multiplexer 26, a column address decoder 4 controlled by adc column address controls, two output circuits 5, 24 and a subtracter 25 In addition to the M lines of detector pixels of matrix 1, the line address decoder 28 here controls the reading of the line L of blind pixels. One can also get rid of this last command since it keeps a constant value during the reading of the whole matrix.
Comme cela apparaît sur la figure 7, une cellule déportée Bj comprend, d'une part, un circuit échantillonneur/bloqueur de signal 13 et un suiveur adressé de signal 14 et, d'autre part, un circuit échantillonneur/bloqueur de référence 26 et un suiveur adressé de référence 27. Les pixels Pij de la colonne de rang j sont tous reliés à la ligne de bus colonne BCj qui est elle-même reliée à l'entrée du circuit B 14363.3 PR échantillonneur/bloqueur de signal 13 de la cellule déportée Bj. Le signal délivré par le pixel aveugle Paj (j=1, ..., N) est transmis, par une liaison Cj, au circuit échantillonneur/bloqueur de référence 26 de la cellule déportée Bj. As shown in FIG. 7, a remote cell Bj comprises, on the one hand, a signal sampler / blocker circuit 13 and an addressed signal follower 14 and, on the other hand, a reference sample / hold circuit 26 and a reference addressed follower 27. The pixels Pij of the rank column j are all connected to the column bus line BCj which is itself connected to the input of the circuit B 14363.3 PR signal sampler / blocker 13 of the cell The signal delivered by the blind pixel Paj (j = 1, ..., N) is transmitted, by a link Cj, to the reference sampler / blocker circuit 26 of the remote cell Bj.
Lors de la lecture du pixel Pij, le pixel aveugle Paj est également lu. Le signal utile issu du pixel Pij et le signal de référence issu du pixel Paj sont alors délivrés, respectivement, au circuit échantillonneur/bloqueur de signal 13 et au circuit échantillonneur de référence 26 de la cellule déportée Bj. Un double échantillonnage corrélé (DEC) est effectué sur le niveau du signal de sortie issu du pixel Pij et sur le niveau du signal de référence issu du pixel aveugle Paj. Cette opération est effectuée à la cadence ligne (# 10 s). Les niveaux de signal et de référence ainsi mémorisés attaquent alors simultanément les deux entrées de chaque voie du multiplexeur colonne 26 à travers les suiveurs adressés respectifs 14 et 27. Les suiveurs adressés sont activés uniquement pendant la fenêtre de multiplexage de la colonne (période pixel # 10 ns à 1 us). L'échantillon de tension présenté sur la sortie de référence de la cellule Bj est l'image de la tension de sortie du pixel à photocharge nulle (VR) et l'échantillon de tension présenté sur la sortie de signal de la cellule Bj est l'image de la tension de sortie du pixel en présence d'un photosignal (VR-A Vsignal). Les échantillons de référence et de signal des différentes colonnes sont ensuite multiplexés par le multiplexeur analogique dipolaire 26 et transmis simultanément vers les étages B 14363.3 PR de sortie respectifs 24 et 5. Les étages de sortie 5, 24 sont, par exemple, constitués d'un amplificateur opérationnel re-bouclé de gain unitaire. Il a une fonction d'adaptation d'impédance. Il fonctionne à la cadence pixel (la période pixel peut par exemple varier de 10 ns à 1 i s) . Les signaux délivrés par les étages de sortie 24 et 5 sont transmis à un soustracteur 25. Le soustracteur 25 soustrait le signal de référence issu de l'étage 24 au signal utile issu de l'étage 5. Le soustracteur 25 peut être réalisé comme décrit précédemment. La lecture simultanée du pixel aveugle Paj et des pixels Pij permet d'avoir une bonne image temporelle de la tension VR, ce qui permet, par soustraction, de réduire significativement la contribution en bruit de cette tension. Sachant que la tension VR est la source principale de bruit (65pVrms/83pVrms simulés au total) les performances de bruit du détecteur sont très sensiblement améliorées. When reading the pixel Pij, the blind pixel Paj is also read. The useful signal from the pixel Pij and the reference signal from the pixel Paj are then delivered respectively to the signal sampler / blocker circuit 13 and to the reference sampler circuit 26 of the remote cell Bj.Correlated double sampling (DEC) is performed on the level of the output signal from the pixel Pij and the level of the reference signal from the blind pixel Paj. This operation is performed at the line rate (# 10 s). The signal and reference levels thus memorized then simultaneously attack the two inputs of each channel of the column multiplexer 26 through the respective addressed followers 14 and 27. The addressed followers are activated only during the multiplexing window of the column (pixel period # 10 ns to 1 us). The voltage sample presented on the reference output of the cell Bj is the image of the output voltage of the zero photocharge pixel (VR) and the voltage sample presented on the signal output of the cell Bj is the image of the output voltage of the pixel in the presence of a photosignal (VR-A Vsignal). The reference and signal samples of the different columns are then multiplexed by the dipole analog multiplexer 26 and transmitted simultaneously to the respective output stages B 14363.3 PR 24 and 5. The output stages 5, 24 are, for example, constituted by an operational amplifier re-looped unity gain. It has an impedance matching function. It operates at the pixel rate (the pixel period may for example vary from 10 ns to 1 i s). The signals delivered by the output stages 24 and 5 are transmitted to a subtracter 25. The subtracter 25 subtracts the reference signal from the stage 24 to the useful signal from the stage 5. The subtracter 25 can be implemented as described previously. Simultaneous reading of the blind pixel Paj and pixels Pij makes it possible to have a good temporal image of the voltage VR, which makes it possible, by subtraction, to significantly reduce the noise contribution of this voltage. Knowing that the voltage VR is the main source of noise (65pVrms / 83pVrms simulated in total) the noise performance of the detector is very significantly improved.
Les résultats de simulation du bruit rms présent en sortie du suiveur, pour un détecteur selon l'invention et pour un détecteur selon l'art antérieur, sont comparés dans le tableau 3 ci-dessous, en tenant compte de l'influence des différentes sources de bruit déjà prises en compte pour l'établissement du tableau 1 (voir ci-dessus) . B 14363.3 PR The noise simulation results rms present at the exit of the follower, for a detector according to the invention and for a detector according to the prior art, are compared in Table 3 below, taking into account the influence of the different sources. already taken into account for the establishment of Table 1 (see above). B 14363.3 PR
TABLEAU 3TABLE 3
Comparaison du bruit rms en sortie du suiveur commuté selon l'invention et selon l'art antérieur Sources de bruit Bruit rms Bruit rms (selon (selon l'art l'invention) antérieur) Transistors x 25 pV 25 pV 6, 7, 8, 9, 10, 11 Alimentation VR # 0 70 pV Alimentation VDDA # 0 15 pV Bruit de recharge f x 23 pV 23 pV (KT/C) Alimentation de la # 0 25 pV source de courant Bruit total 50 pV 83 pV Ce tableau de synthèse fait apparaître une amélioration importante des performances en bruit (réduction du bruit d'environ 40 %). Comparison of rms noise at the output of the switched follower according to the invention and according to the prior art Sources of noise Noise rms Noise rms (according to (according to the prior art) anterior) Transistors x 25 pV 25 pV 6, 7, 8 , 9, 10, 11 Power supply VR # 0 70 pV Power supply VDDA # 0 15 pV Charging noise fx 23 pV 23 pV (KT / C) Supply of # 0 25 pV current source Total noise 50 pV 83 pV This table of synthesis shows a significant improvement in noise performance (noise reduction of around 40%).
Les résultats de simulation du bruit rms présent en sortie de la chaîne de traitement du signal, pour un détecteur selon l'invention et pour un détecteur selon l'art antérieur, sont comparés dans le tableau 4 cidessous, en tenant compte de différents circuits déjà pris en compte pour l'établissement du tableau 2. The noise simulation results rms present at the output of the signal processing chain, for a detector according to the invention and for a detector according to the prior art, are compared in Table 4 below, taking into account different circuits already taken into account in preparing Table 2.
B 14363.3 PRB 14363.3 PR
TABLEAU 4TABLE 4
Comparaison du bruit rms en sortie de la chaîne de traitement selon l'invention et selon l'art antérieur Circuits Bruit rms Bruit rms (selon (selon l'art l'invention) antérieur) Echantillonneur/bloqueur 7 pV 5 pV Suiveur Tampon 27 pV 19 pV Suiveur adressé 24 pV 17 pV Multiplexeur colonne 10 pV 7 pV Etage de sortie 16 pV 11 pV Alimentations intégrées # 0 3,5 pV Alimentation VDDA # 0 34 pV Bruit total 41 pV 45 La synthèse des simulations en bruit rms vue en sortie de l'architecture complète se traduit alors comme suit dans le tableau 5 ci-dessous: Comparison of the rms noise at the output of the processing line according to the invention and according to the prior art Circuits Noise rms Noise rms (according to (according to the prior art) anterior) Sampler / blocker 7 pV 5 pV Follower Buffer 27 pV 19 pV Follower addressed 24 pV 17 pV Multiplexer column 10 pV 7 pV Output stage 16 pV 11 pV Integrated power supplies # 0 3.5 pV Power supply VDDA # 0 34 pV Total noise 41 pV 45 The synthesis of simulations in noise rms seen as output the complete architecture then translates as follows in Table 5 below:
TABLEAU 5TABLE 5
Synthèse des simulations en bruit rms Sources de bruit Bruit rms Bruit rms (selon l'art antérieur) (selon l'invention) Bruit total pixel 50 pV 83 pV Bruit total chaîne déportée 41 pV 45 pV et étage de sortie Bruit Total 65 pV 95 pV Les performances en bruit de la matrice de pixels détecteurs selon l'invention sont ainsi très avantageusement similaires aux performances en bruit B 14363.3 PR d'une matrice de pixels détecteurs de type APS de l'art antérieur sans présenter l'inconvénient d'une réduction des charges stockées. Par ailleurs, la matrice de pixels détecteurs selonl'invention tolère l'utilisation d'alimentations beaucoup plus bruyantes et, partant, beaucoup moins onéreuses, que celles utilisées selon l'art antérieur, sans dégradation des performances de bruit. Synthesis of noise simulations rms Sources of noise Noise rms Noise rms (according to the prior art) (according to the invention) Total noise pixel 50 pV 83 pV Total noise remote chain 41 pV 45 pV and output stage Noise Total 65 pV 95 pV The noise performance of the detector pixel array according to the invention is thus very advantageously similar to the noise performance B 14363.3 PR of a matrix of APS type detector pixels of the prior art without the disadvantage of a reduction of stored loads. Moreover, the array of detector pixels according to the invention tolerates the use of much noisier and therefore much less expensive power supplies than those used according to the prior art, without degradation of the noise performance.
Du fait de la simplicité de mise en oeuvre d'une structure détectrice selon l'invention (cf. figures 5 et 6) par rapport une structure détectrice selon l'art antérieur (cf. figure 1), il est avantageusement possible de passer d'un mode de fonctionnement optimisé en bruit (selon l'invention) à un mode de fonctionnement non optimisé en bruit (selon l'art antérieur), et réciproquement. Une observation du seul niveau de signal délivré par l'étage de sortie 5 ou une comparaison du niveau de signal délivré par l'étage de sortie 5 avec le niveau de signal délivré par l'étage de sortie 24 permet alors de contrôler le passage d'un mode à l'autre. Due to the simplicity of implementation of a detector structure according to the invention (see FIGS. 5 and 6) with respect to a detector structure according to the prior art (see FIG. 1), it is advantageously possible to switch from a noise-optimized operating mode (according to the invention) to a non-noise optimized operating mode (according to the prior art), and vice versa. An observation of the only signal level delivered by the output stage 5 or a comparison of the signal level delivered by the output stage 5 with the signal level delivered by the output stage 24 then makes it possible to control the passage of the signal. one mode to another.
Le détecteur selon l'invention a été décrit en mode dipolaire. Il est clair pour l'homme du métier que l'invention peut également être mise en oeuvre en mode différentiel. Les circuits de lecture déportés en bout de colonne et l'étage de sortie peuvent alors être, en tout ou partie, réalisés en mode différentiel. The detector according to the invention has been described in dipole mode. It is clear to those skilled in the art that the invention can also be implemented in differential mode. The remote reading circuits at the end of the column and the output stage can then be wholly or partly realized in differential mode.
Par exemple, les deux amplificateurs 5, 24 peuvent avantageusement être remplacés par un seul amplificateur différentiel dont les deux entrées reçoivent les deux sorties du multiplexeur 26. Les deux B 14363.3 PR sorties de l'amplificateur différentiel sont lues en mode différentiel par le soustracteur. For example, the two amplifiers 5, 24 can advantageously be replaced by a single differential amplifier whose two inputs receive the two outputs of the multiplexer 26. The two B 14363.3 PR outputs of the differential amplifier are read in differential mode by the subtracter.
De même, les suiveurs 14 et 27 peuvent être réalisés sous la forme d'un seul suiveur différentiel à deux entrées et deux sorties. Similarly, the followers 14 and 27 can be made in the form of a single differential track with two inputs and two outputs.
Il en va de même pour tous les éléments des circuits de lecture. The same goes for all the elements of the reading circuits.
L'avantage d'une sortie différentielle du composant est de délivrer un signal compris entre +VDD et -VDD, où VDD est une tension d'alimentation, là où une sortie en mode dipolaire délivre deux signaux compris entre la tension d'alimentation VDD et la masse du circuit, dégradant ainsi les performances de bruit. The advantage of a differential output of the component is to deliver a signal between + VDD and -VDD, where VDD is a supply voltage, where a dipole mode output delivers two signals between the supply voltage VDD and the mass of the circuit, thus degrading the noise performance.
B 14363.3 PRB 14363.3 PR
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