FR2853451A1 - Couches monocristallines heteroatomiques - Google Patents
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Abstract
L'invention concerne un procédé de formation par épitaxie d'une couche semiconductrice monocristalline hétéroatomique (21) sur une tranche semiconductrice monocristalline (20), les réseaux cristallins de la couche et de la tranche étant différents, comportant l'étape consistant à former, avant l'épitaxie, dans la surface de la tranche, au moins un anneau (D) de discontinuités autour d'une région utile (S).
Description
COUCHES MONOCRISTALLINES HET ROATOMIQUES
La présente invention concerne la croissance par épitaxie de couches monocristallines hétéroatomiques. La présente invention concerne plus particulièrement la formation de telles couches sur un matériau semiconducteur de paramètres cristallographiques différents.
On considérera ci-après à titre d'exemple, la formation de couches de silicium-germanium, SiGe, sur un substrat de silicium monocristallin et on s'intéressera plus particulièrement au cas o l'on souhaite former sur la couche SiGe une 10 couche très mince de silicium contraint.
Dans un système cristallographique donné, dans lequel la maille élémentaire a une dimension déterminée, les caractéristiques électroniques et notamment la mobilité des porteurs (électrons/trous) sont déterminées. On a montré qu'il pouvait 15 être souhaitable de modifier les paramètres de maille pour optimiser les caractéristiques électroniques. En particulier, dans le cas du silicium on a montré que, si l'on augmentait la dimension de la maille élémentaire (la valeur du paramètre de maille), on rendait possible la réalisation de composants élémen20 taires dont une dimension critique (par exemple, la longueur de canal ou l'épaisseur de base) pourrait être réduite.
Pour obtenir du silicium à maille élémentaire agrandie (silicium contraint), on a proposé de former une couche de silicium sur une couche cristalline dont la maille est plus grande que la maille normale du silicium monocristallin. En parti5 culier, on a proposé de déposer une couche très mince (quelques épaisseurs atomiques, par exemple de 5 à 20 nm) de silicium sur une couche de silicium-germanium de composition choisie pour avoir un paramètre de maille déterminé.
La f igure 1 est une vue en coupe partielle et schéma10 tique illustrant la formation, sur un substrat 1 de silicium monocristallin, d'une couche 2 de silicium-germanium que l'on appellera "pseudo-substrat" et d'une couche 3 de silicium. Lors d'un dépôt épitaxial du pseudo-substrat 2, celui-ci croît, sur quelques premières épaisseurs atomiques, avec un même paramètre 15 de maille al que celui du substrat 1. Ensuite, la présence du germanium entraîne une déformation progressive du réseau cristallin dont le paramètre de maille passe de la valeur al à une valeur a2. La valeur finale a2 dépend de la proportion de germanium introduite, éventuellement croissante au cours du dépôt. 20 Lors d'un dépôt épitaxial ultérieur de la couche 3 de silicium, celle-ci amorce sa croissance avec un paramètre de maille contraint égal au paramètre a2 sous-jacent. Des composants électroniques peuvent ensuite être formés de telle sorte qu'au moins une de leurs parties, par exemple une zone de canal de 25 transistor MOS ou une zone de base de transistor bipolaire, soit formée dans la couche 3.
Il convient donc d'obtenir une couche 3 exempte de défauts. Par "exempte de défauts", on entend comportant une densité surfacique de défauts de l'ordre de celle des substrats de 30 silicium standard, d'environ 1/cm2. Les défauts de la couche 3 sont principalement la conséquence des défauts du pseudosubstrat 2. Or les procédés actuels de formation par épitaxie de silicium-germanium sur du silicium conduisent à des couches de SiGe qui présentent une densité de défauts trop élevée, supé35 rieure à 104/cm2.
La présente invention vise à proposer un procédé de formation d'une couche de silicium-germanium sur un substrat de silicium qui fournisse une couche active à très faible densité de défauts.
La présente invention vise également à proposer un tel procédé qui soit compatible avec les filières technologiques existantes.
Pour atteindre ces objets, la présente invention prévoit un procédé de formation par épitaxie d'une couche 10 semiconductrice monocristalline hétéroatomique sur une tranche semiconductrice monocristalline, les réseaux cristallins de la couche et de la tranche étant différents, comportant l'étape consistant à former, avant l'épitaxie, dans la surface de la tranche, au moins un anneau de discontinuités autour d'une 15 région utile.
Selon un mode de réalisation de la présente invention, la couche est une couche de silicium-germanium et la tranche est une tranche de silicium.
Selon un mode de réalisation de la présente invention, 20 une tranchée d'isolation est formée, après l'épitaxie, à l'emplacement de l'anneau, la tranchée entourant une zone active destinée à contenir au moins un composant élémentaire.
Selon un mode de réalisation de la présente invention, les anneaux sont de forme carrée ou rectangulaire et leurs 25 limites sont disposées selon des chemins de découpe ultérieure de la tranche en puces électroniques.
Selon un mode de réalisation de la présente invention, l'anneau est constitué d'une tranchée creusée dans le substrat.
Selon un mode de réalisation de la présente invention, 30 l'anneau est constitué d'une zone rugueuse dont la rugosité présente un écart quadratique moyen compris entre 10 et 30 nm.
Selon un mode de réalisation de la présente invention, une couche semiconductrice monocristalline supplémentaire est formée par épitaxie sur la couche hétéroatomique, le réseau 35 cristallin naturel du matériau constituant la couche supplémen- taire étant différent de celui de la couche hétéroatomique, d'o il résulte que la couche supplémentaire est contrainte selon le réseau de la couche hétéroatomique.
Selon un mode de réalisation de la présente invention, la couche supplémentaire est une couche de silicium.
La présente invention prévoit également une tranche semiconductrice monocristalline recouverte d'une couche semiconductrice monocristalline hétéroatomique, les réseaux cristallins de la couche et de la tranche étant différents, caracté10 risée en ce que la surface de la tranche comporte au moins un anneau de discontinuités autour d'une région utile.
Selon un mode de réalisation de la présente invention, la couche hétéroatomique de la tranche est une couche de silicium-germanium et la tranche est une tranche de silicium.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, qui a été décrite précédemment, illustre, en vue en coupe partielle et schématique, une structure selon l'état de la technique; la figure 2 illustre schématiquement et partiellement la formation de défauts dans la structure de la figure 1; les figures 3A et 3B illustrent, en vue de dessus partielle et schématique, un mode de réalisation de la présente invention; les figures 4A à 4D illustrent, en vue en coupe partielle et schématique, différentes étapes d'un procédé selon 30 la présente invention; et les figures 5A à 5C illustrent, en vue en coupe partielle et schématique, un autre mode de réalisation de l'invention.
Par souci de clarté, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne 35 sont pas tracées à l'échelle.
La figure 2 est une vue en coupe partielle et schématique illustrant un mécanisme connu de propagation d'un défaut lors de la formation d'une couche de silicium-germanium par épitaxie avec introduction d'une proportion croissante de ger5 manium. Comme cela a été décrit précédemment, les premiers plans hétéroatomiques suivent la maille cristallographique (al) du substrat 1 sous-jacent et sont donc homogènes. En raison de la présence de germanium, les plans suivants tendent à se déformer et des dislocations apparaissent de façon aléatoire en des 10 points 0. L'existence des dislocations se traduit dans les plans superposés par des variations d'épaisseur, des ondulations U, qui s'étendent dans des directions privilégiées à partir de la verticale des dislocations source O. Les ondulations s'étendent et s'approfondissent au cours de la croissance épitaxiale du 15 fait que la présence d'une ondulation favorise l'apparition de dislocations dans les niveaux superposés, dislocations qui donnent elles-mêmes naissance à des ondulations...
La présente invention propose un procédé permettant de localiser les défauts dans une couche hétéroatomique en dehors 20 d'une zone utile.
Selon la présente invention, comme l'illustrent les figures 3A et 3B, en vue de dessus partielle et schématique, au moins une région annulaire D, de préférence carrée ou rectangulaire, entoure une région utile S d'un substrat 20. La région 25 utile S correspond à une zone active dans laquelle doivent être formés un ou plusieurs composants élémentaires. La région annulaire D comporte au moins un élément de discontinuité (irrégularité de surface ou sillon) formé dans la surface du substrat 20.
La largeur w de l'anneau D dépend de la taille de la 30 surface utile S qu'il définit, du nombre et de la proximité des anneaux, de la nature des discontinuités qu'ils comportent et de la nature de la couche déposée.
Les figures 4A à 4D illustrent, en vue en coupe partielle et schématique, des étapes successives d'un mode de 35 réalisation de la présente invention.
Comme l'illustre la figure 4A, des tranchées T sont creusées dans un substrat de silicium 20 de façon à entourer une région utile S. A l'étape suivante, illustrée en figure 4B, on fait 5 croître sur l'ensemble du substrat 20, c'est-à-dire dans les tranchées T et sur la région utile S, une couche de siliciumgermanium 21. La couche de SiGe 21 est déposée par épitaxie avec introduction progressive de germanium jusqu'à atteindre une proportion souhaitée, comprise par exemple entre 0 et 50% de 10 germanium.
Selon un mode de réalisation, la région utile S est une zone active élémentaire destinée à la formation d'un unique composant élémentaire, tel qu'une diode, un transistor MOS ou un transistor bipolaire. Les tranchées T ont alors une profondeur 15 de l'ordre de 100 à 700 nm, par exemple d'environ 500 nm. De préférence, la largeur de chaque tranchée T est choisie de l'ordre de la largeur d'isolement souhaitée entre deux zones actives.
Ainsi, dans une technologie o une dimension élémentaire, par exemple la longueur de grille d'un transistor MOS, est de 90 nm, 20 la largeur w des tranchées T sera comprise entre 100 et 180 nm, par exemple de 120 nm.
Lors de la croissance de la couche de SiGe 21, on observe que la verticale des tranchées T piège les dislocations et que la partie centrale de la couche de SiGe 21 dans la région 25 utile S est exempte de défauts.
Dans le mode de réalisation des figures 4A-4B, l'épaisseur de la couche SiGe déposée est nettement inférieure à la profondeur des tranchées T. Il demeure alors des tranchées à la périphérie des zones utiles. Il est possible, comme l'illustre 30 la figure 4C, de remplir ces tranchées d'une couche isolante 22, par exemple en oxyde de silicium. On obtient ainsi des zones utiles entourées de tranchées remplies d'un isolant, ce qui correspond à un mode de séparation classique entre éléments d'un circuit intégré.
Le procédé se poursuit alors par des étapes propres au dispositif formé dans la région utile S. On commence par exemple comme l'illustre la figure 4D, par une croissance épitaxiale d'une couche 24 de silicium contraint destinée à constituer au 5 moins une partie du canal d'un transistor MOS ou de la base d'un transistor bipolaire.
Dans le mode de réalisation précédent, on a considéré à titre d'exemple non-limitatif que les tranchées T correspondent à des tranchées d'isolation de type STI et la région utile 10 S à une zone active élémentaire.
Plus généralement, un anneau de discontinuités est de préférence formé dans une région "inutile" de la surface du substrat, par exemple, une zone destinée à être oxydée, une frontière séparant des composants ou des groupes de composants 15 élémentaires, une région correspondant à un chemin de découpe d'une puce ou le bord d'une plaquette. Les dimensions de l'anneau peuvent varier avec celles de la surface utile S. Au-delà de dimensions de l'ordre de lxl mm2, les dimensions de l'anneau sont d'au plus 2% de celles de la région utile S qu'il entoure. 20 Par exemple, la surface peut être de l'ordre de lxi mm2 et la largeur w de l'anneau sera alors inférieure à 20)um.
Lorsque sa largeur le permet, l'anneau peut contenir une pluralité de tranchées parallèles. C'est par exemple le cas d'anneaux d'une largeur de 100 pm formés dans des chemins de 25 découpe de puces électroniques d'une surface de 3x3 cm2.
On a considéré précédemment que les discontinuités de surface formées dans la surface d'un substrat sont des tranchées.
Elles peuvent toutefois être une succession de simples creux répartis selon un motif annulaire autour d'une région utile. De 30 façon générale, elles peuvent être une quelconque irrégularité de surface.
Les figures 5A à 5C illustrent, en vue en coupe partielle et schématique, un autre mode de réalisation de la présente invention.
Comme l'illustre la figure 5A, un substrat de silicium est recouvert partiellement d'un masque M de façon à découvrir un anneau 31 autour d'une région 32.
Aux étapes suivantes, illustrées en figure 5B, on met 5 en oeuvre un procédé propre à accroître la rugosité de la surface de silicium de l'anneau 31.
Des procédés d'accroissement de la rugosité d'une surface de silicium sont connus, et sont par exemple un procédé de gravure chimique avec une solution de gravure peu concentrée, 10 ou une gravure à sec avec un plasma peu agressif. La rugosité accrue du silicium de la surface de l'anneau 31 est, par exemple, telle que l'écart quadratique moyen des défauts ainsi formés est compris entre 10 et 30 nm.
Lors d'une épitaxie ultérieure, illustrée en figure 15 5C, d'une couche de silicium-germanium 33, les dislocations se concentrent à l'aplomb de l'anneau 31, autour de la verticale de la région 32, On notera que l'orientation des axes de l'anneau selon la présente invention est de préférence celle d'apparition de 20 dislocations. Ainsi, il est connu que dans une plaquette (110) ou (111) les dislocations apparaissent majoritairement dans les directions <110> et <111>, respectivement. Alors, des anneaux de concentration des défauts selon la présente invention seront orientés selon ces axes.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, on a décrit précédemment la présente invention appliquée à la formation de couches de germaniumsilicium sur un substrat de silicium. Toutefois, des anneaux de 30 discontinuités destinés à piéger des dislocations selon la présente invention peuvent être utilisés lors de toute formation par épitaxie sur un premier matériau semiconducteur monocristallin d'un premier paramètre de maille de couches d'un second matériau semiconducteur monocristallin hétéroatomique d'un 35 second paramètre de maille. La présente invention s'applique ainsi également à la croissance d'une couche hétéroatomique contenant des atomes des groupes III et V sur un substrat comportant au moins un même atome que la couche.
Par ailleurs, l'homme de l'art comprendra que les 5 modes de réalisation décrits précédemment sont combinables. Ainsi, on peut former des anneaux de discontinuités en des emplacements de nature différente dans un même substrat. Par exemple, on peut former des anneaux sur les bords, dans des chemins de découpe et autour de composants élémentaires d'une même tranche semiconduc10 trice. Lorsque plusieurs anneaux sont formés dans un même substrat, chacun peut contenir une discontinuité différente.
On notera également que les discontinuités peuvent être combinées dans un même anneau. Ainsi, il est possible de combiner le creusement de tranchées avec un accroissement de la 15 rugosité.
Claims (10)
1. Procédé de formation par épitaxie d'une couche semiconductrice monocristalline hétéroatomique (21; 33) sur une tranche semiconductrice monocristalline (20; 30), les réseaux cristallins de la couche et de la tranche étant différents, 5 caractérisé en ce qu'il comporte l'étape consistant à former, avant l'épitaxie, dans la surface de la tranche, au moins un anneau (D) de discontinuités autour d'une région utile (S).
2. Procédé selon la revendication 1, caractérisé en ce que la couche (21; 33) est une couche de silicium-germanium et 10 la tranche (20; 30) est une tranche de silicium.
3. Procédé selon la revendication 1, caractérisé en ce qu'une tranchée d'isolation (22) est formée, après l'épitaxie, à l'emplacement dudit anneau, ladite tranchée entourant une zone active destinée à contenir au moins un composant élémentaire.
4. Procédé selon la revendication 1, caractérisé en ce que lesdits anneaux sont de forme carrée ou rectangulaire et leurs limites sont disposées selon des chemins de découpe ultérieure de la tranche en puces électroniques.
5. Procédé selon la revendication 1, caractérisé en ce 20 que ledit anneau est constitué d'une tranchée (T) creusée dans le substrat.
6. Procédé selon la revendication 1, caractérisé en ce que ledit anneau est constitué d'une zone rugueuse (31) dont la rugosité présente un écart quadratique moyen compris entre 10 et 25 30 nm.
7. Procédé selon la revendication 1, caractérisé en ce qu'une couche semiconductrice monocristalline supplémentaire (24) est formée par épitaxie sur ladite couche hétéroatomique (21), le réseau cristallin naturel du matériau constituant la 30 couche supplémentaire étant différent de celui de la couche hétéroatomique, d'o il résulte que la couche supplémentaire est contrainte selon le réseau de la couche hétéroatomique.
8. Procédé selon la revendication 7, caractérisé en ce que la couche supplémentaire (24) est une couche de silicium.
9. Tranche semiconductrice monocristalline (20; 30) recouverte d'une couche semiconductrice monocristalline hétéroatomique (21; 33), les réseaux cristallins de la couche et de la tranche étant différents, caractérisée en ce que la surface 5 de la tranche comporte au moins un anneau (D) de discontinuités autour d'une région utile (S).
10. Tranche selon la revendication 9, caractérisée en ce que la couche hétéroatomique (21; 33) est une couche de silicium-germanium et la tranche (20; 30) est une tranche de 10 silicium.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0304152A FR2853451B1 (fr) | 2003-04-03 | 2003-04-03 | Couches monocristallines heteroatomiques |
| US10/816,214 US7381267B2 (en) | 2003-04-03 | 2004-04-01 | Heteroatomic single-crystal layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0304152A FR2853451B1 (fr) | 2003-04-03 | 2003-04-03 | Couches monocristallines heteroatomiques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2853451A1 true FR2853451A1 (fr) | 2004-10-08 |
| FR2853451B1 FR2853451B1 (fr) | 2005-08-05 |
Family
ID=32982208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0304152A Expired - Fee Related FR2853451B1 (fr) | 2003-04-03 | 2003-04-03 | Couches monocristallines heteroatomiques |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7381267B2 (fr) |
| FR (1) | FR2853451B1 (fr) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7381267B2 (en) | 2008-06-03 |
| FR2853451B1 (fr) | 2005-08-05 |
| US20040250752A1 (en) | 2004-12-16 |
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