FR2813460A1

FR2813460A1 - Circuit de filtrage de signaux logiques parasites

Info

Publication number: FR2813460A1
Application number: FR0010884A
Authority: FR
Inventors: Rosa Francesco La
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2000-08-24
Filing date: 2000-08-24
Publication date: 2002-03-01
Anticipated expiration: 2020-08-24
Also published as: US6507221B2; FR2813460B1; US20020113643A1

Abstract

La présente invention concerne un circuit de filtrage (10) comprenant des moyens (S1, S2, R1, R2, C1, C2, T1, T2) pour délivrer des signaux (DH, DL) en forme de rampe lorsqu'un signal logique (DIN) à filtrer change de valeur, des circuits logiques (S3, S4) à seuil de commutation (Vth) recevant en entrée les signaux (DH, DL) en forme de rampe, et des moyens (FF1, FF2) de mémorisation délivrant un signal de sortie (DOUT) du circuit de filtrage (10) présentant une première valeur lorsque les sorties des circuits logiques présentent un premier couple de valeurs, et une deuxième valeur lorsque les sorties des circuits logiques présentent un second couple de valeurs. Application au filtrage d'un signal d'horloge externe dans les mémoires série.

Description

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CIRCUIT DE FILTRAGE DE SIGNAUX LOGIQUES PARASITES La présente invention concerne un circuit de filtrage prévu pour filtrer une variation d'un signal logique d'une durée inférieure à un seuil prédéterminé.

Dans de nombreuses applications, il est nécessaire de prévoir un moyen de filtrage de signaux parasites de courte durée susceptibles d'apparaître sur des bornes d'entrée d'un dispositif électronique et pouvant conduire à un dysfonctionnement du dispositif si celui-ci n'est pas en mesure de traiter de tels signaux.

Ce problème concerne notamment les mémoires programmables et effaçables électriquement recevant un signal l'horloge externe imposant le cadencement d'opérations de lecture et/ou écriture, par exemple les mémoires série connectées à un bus 12C. De telles mémoires sont conçues pour fonctionner avec une fréquence d'horloge ne devant pas excéder une valeur maximale spécifiée par le fabricant. Au-delà de cette fréquence, le circuit logique interne assurant le contrôle des opérations d'écriture ou de lecture peut ne plus "suivre" le rythme qui lui est imposé et cela peu-c conduire à des erreurs de fonctionnement, comme l'écriture de données erronées dans la mémoire ou l'effacement accidentel de données.

Ainsi, l'étage d'entrée de tels dispositifs électroniques doit être pourvu d'un circuit de filtrage assurant le filtrage de signaux d'une durée inférieure à un seuil déterminé Tf. Un tel circuit de filtrage doit permettre non seulement de filtrer des trains d'impulsions comprenant des impulsions de durée inférieure à Tf mais également des impulsions isolées ou des impulsions aléatoires de durée inférieure à Tf.

A cet effet, il est connu de prévoir des filtres passe-bas de type RC ayant une fréquence de coupure

déterminée. Toutefois, de tels filtres purement analogiques ne présentent pas au voisinage de leur fréquence de coupure une atténuation suffisante pour éliminer efficacement certains signaux parasites comme des impulsions isolées ou aléatoires, qui peuvent ainsi franchir la barrière de filtrage.

Une autre solution connue consiste à prévoir un filtrage numérique. Toutefois, un filtrage numérique nécessite des moyens d'échantillonnage du signal reçu en entrée et des moyens de calcul permettant de mettre en #uvre un algorithme de filtrage. Or, dans de nombreuses applications, il n'est pas envisageable de prévoir de tels moyens d'échantillonnage et de calcul dans le seul but de filtrer des signaux parasites susceptibles d'être reçus sur une borne d'entrée d'un dispositif électronique, en raison du coût et de la complexité de ces moyens.

Ainsi, la présente invention vise un procédé et un moyen permettant de filtrer une variation d'un signal logique d'une durée inférieure à un seuil de filtrage Tf, notamment pour le filtrage de trains d'impulsions parasites aléatoires ou récurrents, ou le filtrage d'impulsions parasites isolées.

Un objectif de la présente invention est qu'un tel filtrage ne nécessite pas l'intervention de moyens de calcul numérique.

Un autre objectif de la présente invention est qu'un tel filtrage soit plus efficace qu'un filtrage passe-bas analogique.

Un objectif plus particulier de la présente invention est qu'un tel filtrage ne laisse passer aucun signal parasite d'une durée inférieure au seuil de filtrage.

Pour atteindre ces objectifs, et très schématiquement, l'idée de la présente invention est de prévoir un filtre de type "hybride" combinant des caractéristiques de circuit analogique et des

caractéristiques de circuit numérique. Selon l'invention, les caractéristiques de circuit analogique consistent dans le fait de générer un signal en forme de rampe à l'instant où une variation du signal d'entrée est détectée. Un tel signal en forme de rampe fournit une base de temps servant de référence pour le filtrage d'une variation de courte durée du signal d'entrée. A cet effet, le signal en forme de rampe est appliqué à un circuit logique présentant un seuil de commutation, dont la sortie est utilisée pour générer le signal de sortie du filtre. Si la variation du signal d'entrée disparaît avant que la rampe n'ait atteint le seuil de commutation du circuit logique, la rampe est remise à zéro et la sortie du filtre demeure inchangée. Par contre, si la rampe atteint le seuil du circuit logique avant que la variation du signal d'entrée ne disparaisse, la sortie du circuit logique change de valeur et délivre un signal qui recopie la variation du signal d'entrée.

Plus précisément, la présente invention prévoit un circuit de filtrage prévu pour filtrer une variation d'un signal logique d'une durée inférieure à un seuil prédéterminé, comprenant . des moyens pour délivrer un premier signal en forme de rampe lorsque le signal logique passe d'une première valeur à une seconde valeur, et ramener le premier signal à sa valeur initiale lorsque le signal logique passe de la seconde valeur à la première, des moyens pour délivrer un second signal en forme de rampe lorsque le signal logique passe de la seconde valeur à la première valeur, et ramener le second signal à sa valeur initiale lorsque le signal logique passe de la première valeur à la seconde, un premier et un second circuits logiques à seuil de commutation, recevant respectivement en entrée le premier et le second signal, et des moyens de mémorisation délivrant un signal de sortie du circuit de filtrage présentant une première valeur lorsque les signaux délivrés par les circuits logiques présentent un premier couple de valeurs, et une

deuxième valeur lorsque les signaux délivrés par les circuits logiques présentent un second couple de valeurs.

Selon un mode de réalisation, les moyens de mémorisation comprennent une première bascule à mémoire recevant sur son entrée de mise à 0 la sortie de l'un des circuits logiques et sur son entrée de mise à 1 la sortie de l'autre circuit logique.

Selon un mode de réalisation, les moyens de mémorisation comprennent une deuxième bascule à mémoire recevant sur son entrée de mise à 0 une sortie de la première bascule à mémoire et sur son entrée de mise à 1 une sortie inversée de la première bascule à mémoire, la sortie de la seconde bascule à mémoire formant la sortie du circuit de filtrage.

Selon un mode de réalisation, les pentes des rampes des premier et second signaux sont sensiblement identiques, ainsi que les seuils de commutation des premier et second circuits logiques.

Selon un mode de réalisation, les moyens pour délivrer un premier et un second signal comprennent chacun un circuit analogique à charge ou à décharge de condensateur, et un interrupteur pour décharger ou recharger le condensateur lorsque le premier ou le second signal doit être ramené à sa valeur initiale.

Selon un mode de réalisation, le circuit analogique délivrant le premier signal reçoit en entrée le signal logique inversé et le circuit analogique délivrant le second signal reçoit en entrée le signal logique.

Selon un mode de réalisation, le circuit analogique délivrant le premier signal reçoit en entrée la sortie du second circuit logique, et le circuit analogique délivrant le second signal reçoit en entrée la sortie du premier circuit logique.

Selon un mode de réalisation, le premier et le second circuits logiques présentent une hystérésis de commutation.

Selon un mode de réalisation, le premier et le second circuits logiques sont des circuits inverseurs.

La présente invention concerne également un circuit intégré comprenant un circuit de filtrage selon l'invention agencé en tant que circuit tampon sur une entrée du circuit intégré recevant un signal d'horloge externe.

La présente invention concerne également un procédé pour filtrer une variation d'un signal logique d'une durée inférieure à un seuil prédéterminé, comprenant les étapes consistant à : générer un premier signal sensiblement en forme de rampe en réponse à un premier type de variation du signal logique, et ramener le premier signal à sa valeur initiale lorsque le signal logique présente une variation d'un second type inverse de la première, générer un second signal sensiblement en forme de rampe en réponse à une variation du second type du signal logique, et ramener le second signal à sa valeur initiale lorsque le signal logique présente une variation du premier type, appliquer le premier signal à un premier circuit logique ayant un seuil de commutation déterminé, et le second signal à un second circuit logique ayant également un seuil de commutation déterminé, et générer un signal de sortie présentant une première valeur lorsque les sorties des deux circuits logiques présentent un premier couple de valeurs, et une deuxième valeur logique lorsque les sorties des deux circuits logiques présentent un second couple de valeurs, en maintenant le signal de sortie à sa valeur courante lorsque les sorties des deux circuits logiques présentent un couple de valeurs différentes du premier et du second couple de valeurs.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un exemple de réalisation d'un circuit de filtrage selon l'invention,

faite à titre non limitatif en relation avec les figures jointes parmi lesquelles - la figure 1 est le schéma électrique et logique d'un circuit de filtrage selon l'invention, - les figures 2A à 2E représentent des signaux électriques apparaissant dans le circuit de filtrage de la figure 1 et illustrent un premier exemple de fonctionnement du circuit de filtrage, - les figures 3A à 3E représentent les mêmes signaux que les figures 2A à 2E et illustrent un second exemple de fonctionnement du circuit de filtrage, - les figures 4A à 4E représentent les mêmes signaux que les figures 2A à 2E et illustrent un troisième exemple de fonctionnement du circuit de filtrage, et - la figure 5 représente une variante de réalisation du circuit de la figure 1.

Description d'un circuit de filtrage selon l'invention La figure 1 représente un circuit de filtrage 10 selon l'invention, recevant en entrée un signal DIN et délivrant un signal filtré DOUT. Le circuit 10 comprend deux portes inverseuses S1, S2, deux résistances Rl, R2, deux transistors-interrupteurs T1, T2, ici des transistors MOS, deux condensateurs C1, C2, deux circuits logiques S3, S4 présentant un seuil de commutation Vt, et deux bascules mémoires FF1, FF2 du type Flip-flop. Les bascules FF1, FF2, appelées également dans la littérature bascules R-S ou bascules S-C, comprennent chacune deux portes NAND (NON ET) à deux entrées, chaque porte NAND ayant sa sortie connectée à une entrée de l'autre porte NAND.

La porte inverseuse S1 reçoit en entrée le signal DIN et délivre un signal IN1 appliqué sur l'entrée de la porte inverseuse S2 et sur la grille du transistor T2, la sortie de la porte S2 délivrant un signal IN2 appliqué sur la grille du transistor T1. Une extrémité de la résistance R1 est connectée à la sortie du circuit

logique S4. L'autre extrémité de la résistance R1 est connectée au drain du transistor T1, à l'anode du condensateur Cl et à l'entrée du circuit logique S3, la cathode du condensateur C1 et la source du transistor Tl étant connectées à la masse. De façon symétrique, une extrémité de la résistance R2 est connectée à la sortie du circuit logique S3 et l'autre extrémité de la résistance R2 est connectée au drain du transistor T2, à l'anode du condensateur C2 et à l'entrée du circuit logique S4, la cathode du condensateur C2 et la source du transistor T2 étant connectées à la masse.

La sortie du circuit logique S3 délivre un signal RST1 appliqué sur l'entrée "R" ("Reset)" de la bascule FF1, et la sortie du circuit logique S4 délivre un signal SET1 appliqué sur l'entrée "S" ("Set") de la bascule FF1. La sortie inversée /Q de la bascule FF1 délivre un signal SET2 appliqué sur l'entrée "S" de la bascule FF2 et la sortie non inversée Q de la bascule FF1 délivre un signal RST2 appliqué sur l'entrée "R" de la bascule FF2. Le signal de sortie DOUT du circuit 10 est prélevé sur la sortie Q de la bascule FF2.

Les circuits logiques S3, S4 sont ici des portes inverseuses, de préférence du type trigger de Schmitt pour présenter une hystérésis de commutation. Ainsi, la sortie de chaque porte S3, S4 passe à 0 lorsque le signal reçu en entrée atteint un seuil Vth et passe à 1 lorsque le signal reçu en entrée atteint un seuil Vtl inférieur à Vth. Comme cela apparaîtra clairement à l'homme de l'art, une telle hystérésis de commutation n'est pas indispensable à la mise en oeuvre du procédé de l'invention mais permet en pratique de garantir une immunité au bruit du circuit de filtrage 10. De préférence toujours, les portes inverseuses Sl et S2 formant l'étage d'entrée sont également des triggers de Schmitt inverseurs et présentent une hystérésis de commutation permettant de filtrer des variations de

tension du signal d'entrée DIN qui ne correspondent pas à une variation franche à "1" ou à "0".

Fonctionnement du circuit de filtrage Dans le circuit de filtrage 10, les éléments R1, T1, C1 forment un premier circuit générateur de rampe qui délivre à l'entrée de la porte S3 un signal DL. Ce signal DL est en forme de rampe lorsque la sortie de la porte S4 passe à 1 (charge du condensateur C1 par l'intermédiaire de la résistance R1) et est ramené à 0 par le transistor T1 lorsque la sortie de la porte S2 délivre un signal IN2 égal à 1 (le transistor T1 est passant et décharge le condensateur C1).

De même, les éléments R2, T2, C2 forment un second circuit générateur de rampe qui délivre à l'entrée de la porte S4 un signal DH. Ce signal DH est en forme de rampe lorsque la sortie de la porte S3 passe à 1 (charge du condensateur C2 par l'intermédiaire de la résistance R2) et est ramené à 0 par le transistor T2 lorsque la sortie de la porte S1 délivre un signal IN1 égal à 1 (le transistor T2 est passant et décharge le condensateur C2).

Le tableau 1 ci-après décrit le fonctionnement statique du circuit 10, lorsque le signal DIN reçu en entrée est stabilisé.

Tableau 1 DIN IN1 IN2 IDH SET1 DL RSTl RST2 iSET2 @D@ OUT i 0 @1 0 0 1 I1 0 0 1 @0 1 0 1 1 0 0 1 1 0 1 Les figures 2A à 2E, 3A à 3E et 4A à 4E illustrent le fonctionnement du circuit de filtrage 10 dans trois cas décrits ci-après (scénarios 1, 2 et 3) et représentent respectivement - figures 2A, 3A, 4A : signal DIN - figures 2B, 3B, 4B : signaux DL/DH - figures 2C, 3C, 4C : signaux SET1/RST1

- figures 2D, 3D, 4D : signaux SET2/RST2 - figures 2E, 3E, 4E : signal DOUT.

Scénario 1 (figures 2A à 2E) On suppose ici que le signal d'entrée DIN passe de 0 à 1 à un instant t0 et reste à 1 pour une durée supérieure à un seuil de filtrage Tf.

Avant que le signal DIN ne passe à 1, les signaux IN1 et IN2 sont respectivement à 1 et à 0. Le transistor T2 est passant et le transistor T1 est bloqué. Le signal DL est à 1 (condensateur C1 chargé) et le signal DH est à 0. Le signal SET1 est à 1 à la sortie de la porte S4 et le signal RST1 est à 0 à la sortie de la porte S3. Les signaux SET2 et RST2 délivrés respectivement par les sorties /Q et Q de la bascule FF1 sont maintenus respectivement à 1 et à 0. Le signal de sortie DOUT délivré par la sortie Q de la bascule FF2 est maintenu à 0 (tableau 1).

A l'instant t0 où le signal DIN passe à 1, les signaux IN1 et IN2 passent respectivement à 0 et à 1. Le transistor T2 se bloque et le transistor T1 devient passant. Le transistor T1 force le signal DL à 0 en déchargeant le condensateur C1, bien que le signal SET1 à la sortie de la porte S4 soit encore à 1. Le signal RST1 passe ainsi à 1 à la sortie de la porte S3 de façon quasi immédiate et le signal DH commence à monter en raison de la charge du condensateur C2 par l'intermédiaire de la résistance R2. Pendant cette période, les signaux SET1 et RST1 sont simultanément à "1", ce qui correspond au maintient de la bascule FF1 dans un état de mémorisation de sa sortie. Les signaux SET2 et RST2 sont ainsi maintenus à leur valeur courante et le signal DOUT reste à 0 à la sortie de la bascule FF2.

A un instant t1, le signal DH atteint le seuil de commutation Vth de la porte S4 et le signal SET1 passe à 0. Le signal RST1 à la sortie de la porte S3 restant à 1, les signaux SET2, RST2 délivrés par la bascule FF1 s'inversent, le signal RST2 passant à 1 et le signal SET2

passant à 0. Les sorties de la bascule FF2 s'inversent également et le signal DOUT passe à 1, recopiant ainsi le signal DIN avec un retard égal au temps écoulé entre les instants t0 et t1. Ce retard est égal au seuil de filtrage Tf et est déterminé par le rapport entre la pente de la rampe du signal DH et le seuil de commutation Vth de la porte S4.

Le fonctionnement du circuit 10 est identique lorsque le signal DIN passe de 1 à 0, le circuit 10 étant symétrique. Dans ce cas, une rampe de tension apparaît sur le signal DL et le signal DH reste à 0.

En pratique, le rapport entre le seuil Vth de la porte S3 et la pente de la rampe générée par le condensateur Cl est de préférence égal au rapport entre le seuil Vth de la porte S4 et la pente de la rampe générée par le condensateur C2. De cette manière, le circuit 10 présente le même seuil de filtrage Tf quand le signal DIN passe de 0 à 1 et quand le signal DIN passe de 1 à 0.

Scénario 2 (figures 3A à 3E) Cet exemple illustre le fonctionnement du circuit 10 à la limite du seuil de filtrage Tf, lorsque le signal d'entrée DIN présente une impulsion à 1 d'une durée très proche mais sensiblement supérieure au seuil Tf.

Comme précédemment, les signaux SET1 et RST1 sont respectivement à 1 et à 0 avant que le signal DIN ne passe à 1, et le signal DOUT sur la sortie Q de la bascule FF2 est maintenu à 0.

A l'instant t0, le signal DIN passe à 1, les signaux IN1 et IN2 passent respectivement à 0 et à 1. Comme précédemment, le signal DL est forcé à 0 et le signal DH commence à monter. Les signaux RST1 et SET1 sont tous deux à 1 et la bascule FF1 est dans un état de mémorisation de sa sortie, le signal DOUT restant à 0 à la sortie de la bascule FF2.

A l'instant t1, le signal DH atteint le seuil de commutation Vth de la porte S4. Le signal SET1 passe à 0

(fig. 3C), le signal RST1 reste à 1, les signaux SET2, RST2 sur les sorties de la bascule FF1 s'inversent et le signal DOUT passe à 1 (fig. 3D, 3E).

Ici, le signal DIN repasse à 0 à un instant t2 très proche de t1. Le condensateur C2 est déchargé par l'ouverture du transistor-interrupteur T2 ce qui provoque la mise à 0 immédiate du signal DH et la remise à 1 immédiate du signal SET1, qui vient de passer à 0 à l'instant t1. En supposant comme on l'a indiqué plus haut que la durée de l'impulsion du signal DIN est très proche de Tf, on voit sur la figure 3C qu'en réalité le signal SET1 n'a pas tout à fait atteint le zéro logique lorsqu'il est remis à 1 à l'instant t2. Toutefois, la valeur basse atteinte par le signal SET1 avant l'instant t2 est suffisante ici pour faire basculer la sortie /Q puis la sortie Q de la bascule FF1.

Après l'instant t2, le signal de sortie DOUT est maintenu à 1 car les signaux de commande SET1 et RST1 sont à 1 et maintiennent la bascule FF1 dans l'état de mémorisation. Par ailleurs, le signal DL présente une rampe de tension en raison de la charge du condensateur C1.

A un instant t3, le signal DL atteint le seuil Vth de la porte S3 et le signal RST1 passe à 0. Les sorties de la bascule FF1 s'inversent à nouveau, le signal RST2 repasse à 0, le signal SET2 repasse à 1 et le signal de sortie DOUT repasse à 0.

Ainsi, si l'on observe les figures 3A et 3E, on voit que le signal DOUT délivré par le circuit de filtrage 10 recopie l'impulsion du signal DIN avec un décalage temporel égal à Tf, en raison du filtrage effectué.

Scénario 3 (figures 4A à 3E) On suppose maintenant que le signal d'entrée DIN présente une impulsion à 1 d'une durée sensiblement égale à Tf. Le fonctionnement du circuit 10 est sensiblement le même que précédemment, jusqu'à l'instant t2. Toutefois,

ici, l'instant t2 est trop proche de l'instant t1 pour que le signal SET1 à la sortie de la porte S4 ait le temps de basculer complètement à 0 avant de repasser à 1. Ainsi, sur la figure 4C, le signal SET1 est remis à 1 avant d'avoir atteint une valeur suffisamment basse pour provoquer un changement d'état dans la bascule FF1. Plus particulièrement, on voit en figure 4D que le signal RST2 sur la sortie Q de la bascule FF1 tend vers 1 pendant un instant très court et est en forme de pic. Ce pic est insuffisant pour faire basculer le signal SET2 sur la sortie /Q de la bascule FF1, de sorte que cette dernière conserve son état initial, ainsi que la bascule FF2. En conséquence, le signal DOUT reste à 0 et l'impulsion du signal d'entrée DIN est entièrement filtrée.

On voit à la lumière de cet exemple que la bascule FF2 est un élément de filtrage supplémentaire et optionnel qui permet à la sortie du circuit 10 de ne pas présenter un pic de variation de courte durée dans un cas limite comme celui-ci. Ainsi, si la sortie Q de la bascule FF1 était utilisée comme sortie du circuit 10, le signal RST2 constituerait le signal de sortie DOUT et présenterait le pic que l'on voit en figure 4D. De préférence, les portes NAND de la bascule FF2 présentent en entrée un seuil bas de basculement qui est inférieur à celui des portes NAND de la bascule FF1. Ainsi, il peut arriver, dans un cas encore plus limite que celui qui vient d'être décrit, que le signal SET2 présente en figure 4D un pic vers 0 de courte durée semblable au pic vers 1 du signal RST2 (fig. 4D), sans que cela entraîne le basculement de la bascule FF2. De façon générale, la sensibilité d'entrée de la bascule FF2 doit être choisie de manière que cette dernière ne bascule qu'au moment où les variations des signaux SET2 et RST2 sont suffisantes pour provoquer également le basculement de la bascule FF1.

Bien entendu, en deçà de ce cas limite, lorsque le signal d'entrée DIN présente une impulsion plus courte

que le temps Tf nécessaire au signal DH pour atteindre le seuil Vth, la porte S4 ne bascule pas et l'impulsion est entièrement filtrée par l'étage constitué par les portes S3 et S4.

Le fonctionnement du circuit 10 a été décrit dans ce qui précède en considérant une impulsion à 1 du signal d'entrée DIN. Le fonctionnement du circuit 10 est bien entendu similaire pour des impulsions à 0 du signal d'entrée DIN. Dans ce cas, une rampe de tension apparaît sur le signal DL quand le signal d'entrée DIN passe à 0 et le signal DH est forcé à 0. Le fonctionnement du circuit 10 est également similaire lorsqu'une suite d'impulsions récurrentes ou aléatoires est appliquée sur son entrée, chaque impulsion étant filtrée ou non en fonction de sa durée, indépendamment des impulsions suivantes.

De façon générale, il apparaît que le procédé de filtrage selon l'invention offre la même efficacité qu'un filtrage purement numérique puisqu'il permet de supprimer entièrement un signal parasite de durée inférieure à Tf. Avantageusement, un tel filtrage ne nécessite aucun moyen de calcul et repose sur l'utilisation de circuits générateurs de rampe et de circuits logiques d'un prix de revient et d'un encombrement réduits. La précision de filtrage pouvant être obtenue en pratique est inférieure à la nanoseconde, entre les deux cas limites illustrés par les scénarios 2 et 3.

Variantes de réalisation et applications Le circuit de filtrage 10 selon l'invention est bien entendu susceptible de diverses variantes et modes de réalisation. Notamment les circuits générateurs de rampe peuvent être des circuits à décharge de condensateurs ou tout autre circuit connu permettant de générer une rampe. Ici, le terme "rampe" désigne bien entendu une rampe non linéaire (exponentielle, suivie d'un plateau) s'agissant d'une charge ou décharge de condensateur. Toutefois, divers autres types de

générateurs de rampe, linéaires ou non, peuvent être envisagés par l'homme de l'art. De même, les circuits S3 et S4 peuvent être réalisés au moyen de tout type de porte logique présentant un seuil de commutation.

Dans une variante de réalisation représentée en figure 5, la résistance R1 est connectée à la sortie de la porte S1 au lieu d'être connectée à la sortie de la porte S4, et la résistance R2 est connectée à la sortie de la porte S2 au lieu d'être connectée à la sortie de la porte S3. Ce mode de réalisation fonctionne de la même manière que celui représenté en figure 1.

Le circuit de filtrage selon l'invention est également susceptible de diverses applications. I1 est notamment destiné à être utilisé en tant que tampon d'entrée dans un circuit intégré recevant un signal de cadencement externe, lorsque la fréquence du signal de cadencement ne doit pas dépasser une certaine limite. Ainsi, outre une application aux mémoires série recevant un signal d'horloge externe, des applications aux cartes à puce synchrones ou aux microprocesseurs sont également envisageables.

Claims

REVENDICATIONS 1. Circuit de filtrage (10) prévu pour filtrer une variation d'un signal logique (DIN) d'une durée inférieure à un seuil prédéterminé (Tf), caractérisé en ce qu'il comprend - des moyens (S1, S2, R2, C2, T2) pour délivrer un premier signal (DH) en forme de rampe lorsque le signal logique (DIN) passe d'une première valeur à une seconde valeur, et ramener le premier signal (DH) à sa valeur initiale lorsque le signal logique (DIN) passe de la seconde valeur à la première, - des moyens (S1, S2, R1, C1, T1) pour délivrer un second signal (DL) en forme de rampe lorsque le signal logique (DIN) passe de la seconde valeur à la première valeur, et ramener le second signal (DL) à sa valeur initiale lorsque le signal logique (DIN) passe de la première valeur à la seconde, - un premier (S4) et un second (S3) circuits logiques à seuil de commutation (Vth), recevant respectivement en entrée le premier (DH) et le second (DL) signal, - des moyens (FF1, FF2) de mémorisation délivrant un signal de sortie (DOUT) du circuit de filtrage (10) présentant une première valeur lorsque les signaux (SET1, RST1) délivrés par les circuits logiques (S3, S4) présentent un premier couple de valeurs, et une deuxième valeur lorsque les signaux (SET1, RST1) délivrés par les circuits logiques (S3, S4) présentent un second couple de valeurs.
2. Circuit selon la revendication 1, caractérisé en ce que les moyens de mémorisation comprennent une première bascule à mémoire (FF1) recevant sur son entrée de mise à 0 la sortie de l'un des circuits logiques (S3, S4) et sur son entrée de mise à 1 la sortie de l'autre circuit logique (S3, S4).

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3. Circuit selon la revendication 2, dans lequel les moyens de mémorisation comprennent une deuxième bascule à mémoire (FF2) recevant sur son entrée de mise à 0 une sortie de la première bascule à mémoire (FF1) et sur son entrée de mise à 1 une sortie inversée de la première bascule à mémoire, la sortie de la seconde bascule à mémoire formant la sortie du circuit de filtrage (10).
4. Circuit selon l'une des revendications 1 à 3, dans lequel les pentes des rampes des premier et second signaux (DH, DL) sont sensiblement identiques, ainsi que les seuils de commutation des premier et second circuits logiques (S3, S4).
5. Circuit selon l'une des revendications 1 à 4, dans lequel les moyens pour délivrer un premier et un second signal (DH, DL) comprennent chacun un circuit analogique (R2, C2, R1, C1) à charge ou à décharge de condensateur (C2, C1), et un interrupteur (T2, T1) pour décharger ou recharger le condensateur lorsque le premier ou le second signal (DH, DL) doit être ramené à sa valeur initiale.
6. Circuit selon la revendication 5, dans lequel le circuit analogique (R2, C2) délivrant le premier signal (DH) reçoit en entrée le signal logique inversé (IN1) et le circuit analogique (R1, C1) délivrant le second signal (DL) reçoit en entrée le signal logique (IN2).
7. Circuit selon l'une des revendications 5 et 6, dans lequel le circuit analogique (R2, C2) délivrant le premier signal (DH) reçoit en entrée la sortie du second circuit logique (S3), et le circuit analogique (R1, C1) délivrant le second signal (DL) reçoit en entrée la sortie du premier circuit logique (S4).

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8. Circuit selon l'une des revendications 1 à 7, dans lequel le premier et le second circuits logiques (S3, S4) présentent une hystérésis de commutation.
9. Circuit selon l'une des revendications 1 à 8, dans lequel le premier et le second circuits logiques (S3, S4) sont des circuits inverseurs.
10. Circuit intégré, caractérisé en ce qu'il comprend un circuit de filtrage (10) selon l'une des revendications 1 à 9 agencé en tant que circuit tampon sur une entrée du circuit intégré recevant un signal d'horloge externe.
11. Procédé pour filtrer une variation d'un signal logique (DIN) d'une durée inférieure à un seuil prédéterminé (Tf), caractérisé en ce qu'il comprend les étapes consistant à - générer un premier signal (DH) sensiblement en forme de rampe en réponse à un premier type de variation du signal logique (DIN), et ramener le premier signal (DH) à sa valeur initiale lorsque le signal logique (DIN) présente une variation d'un second type inverse de la première, - générer un second signal (DL) sensiblement en forme de rampe en réponse à une variation du second type du signal logique (DIN), et ramener le second signal (DL) à sa valeur initiale lorsque le signal logique (DIN) présente une variation du premier type, - appliquer le premier signal à un premier circuit logique (S4) ayant un seuil de commutation déterminé (Vth), et le second signal (DL) à un second circuit logique (S3) ayant également un seuil de commutation déterminé (Vth), et - générer un signal de sortie (DOUT) présentant une première valeur lorsque les sorties des deux circuits logiques (S3, S4) présentent un premier couple de

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valeurs, et une deuxième valeur logique lorsque les sorties des deux circuits logiques (S3, S4) présentent un second couple de valeurs, en maintenant le signal de sortie (DOUT) à sa valeur courante lorsque les sorties des deux circuits logiques (S3, S4) présentent un couple de valeurs différentes du premier et du second couple de valeurs.
12. Procédé selon la revendication 11, dans lequel le signal de sortie (DOUT) est généré au moyen d'une bascule à mémoire (FF1, FF2) recevant sur son entrée de mise à 0 la sortie d'un circuit logique (S3, S4) et sur son entrée de mise à 1 la sortie de l'autre circuit logique (S3, S4).
13. Procédé selon l'une des revendications 11 et 12, dans lequel des circuits inverseurs à hystérésis de commutation (S3, S4) sont utilisés en tant que premier et second circuits logiques.
14. Procédé selon l'une des revendications 11 à 13, dans lequel les premier et second signaux en forme de rampe (DH, DL) sont générés au moyen de circuits (R2, C2, R1, C1) à charge ou à décharge de condensateur (C2, Cl), et sont ramenés à leur valeur initiale au moyen d'interrupteurs (T2, T1) de décharge ou de charge des condensateurs (C2, C1).