FR2809246A1 - Generateur de rampe a faible chute de tension serie - Google Patents

Abstract

La présente invention concerne un générateur (40, 45, 65) de rampe de tension comprenant un transistor de sortie de type PMOS (51) agencé pour recevoir sur sa source (S) une tension (Vpp ) à délivrer progressivement sur son drain (D), le drain du transistor de sortie (51) étant relié à l'anode d'une capacité (Cr). Selon l'invention, la cathode de la capacité (Cr) est reliée à un potentiel bas (GND) par l'intermédiaire d'un premier générateur de courant (52) et est reliée électriquement à la grille du transistor de sortie (51). Application notamment aux mémoires programmables et effaçables électriquement.

Description

GENERATEUR DE RAMPE A FAIBLE CHUTE DE TENSION SÉRIE La présente invention concerne un générateur rampe de tension, notamment pour l'application progressive d'une tension d'effacement ou programmation à des cellules mémoire.

Dans les mémoires programmables et effaçables électriquement du type EEPROM ou FLASH-EEPROM, l'effacement ou l'écriture de données consiste en une injection ou une extraction de charges électriques dans des grilles de transistors à grille flottante au moyen une "haute" tension Vpp de l'ordre de 15 à 20 V, par effet tunnel (Effet Fowler-Nordheim) ou par injection électrons chauds (Hot Carriers Injection).

Au cours de ces opérations, la tension Vpp genéralement appliquée aux cellules mémoire de façon progressive afin de protéger la fine couche d'oxyde grille assurant la rétention des charges électriques et préserver la durée de vie des transistors à grille flottante. Une autre raison justifiant une application progressive de la tension Vpp est que celle-ci est genéralement produite au moyen d'une pompe de charges qui ne peut délivrer instantanément le courant nécessaire à charge des capacités parasites de grille des transistors. La pente de la rampe de tension Vpp est ainsi calculée pour limiter le courant appliqué aux transistors en tenant compte de la valeur de ces capacités de grille.

La figure 1 représente une structure classique de genérateur de rampe 20 utilisable à cet effet. Le genérateur 20 est alimenté électriquement par la tension V et comprend un étage inverseur 21, un étage suiveur non-inverseur 22 et un étage tampon 23. L'étage inverseur 21 comprend un générateur de courant 210 délivrant un courant I1, agencé en série avec un transistor NMOS 211. L'étage suiveur 220 comprend en série un transistor NMOS 220, une capacité Cr et un générateur de courant 221 délivrant un courant 12 de contrôle de rampe. L'étage tampon 23 comprend un transistor NMOS 230 dont le drain D reçoit la tension Vpp et dont la source S délivre la tension de sortie Vout du générateur 20. Le transistor 211 a sa grille connectée à la cathode de la capacité Cr et les grilles des transistors 220, 230 sont connectées au drain D du transistor . Au point de fonctionnement du générateur 20, la capacité Cr se charge avec un courant constant, ce qui garantit la délivrance d'une rampe de tension linéaire jusqu'à ce que la tension maximale Voutmax soit atteinte.

Comme cela est bien connu de l'homme de l'art, un tel générateur de rampe offre l'avantage d'une bonne stabilité et un faible risque d'oscillation grâce à la combinaison de l'étage inverseur 21 et de l'étage non- inverseur 22. Toutefois, 1 inconvénient de ce générateur de rampe est que la tension maximale Voutmax qu'il délivre en fin de rampe est sensiblement inférieure à la tension Vpp. Ainsi, lorsque la capacité Cr est entièrement chargée la grille du transistor de sortie 230 se trouve à la tension Vpp et la source S du transistor 230 délivre une tension Voutmax égale à [Vpp - Vtn], Vtn étant la tension de seuil du transistor de sortie. Une telle chute de tension dans le transistor de sortie, typiquement de l'ordre de à 2 V en raison de l'effet de substrat ("body effect"), doit être compensée par l'application d'une tension Vpp plus élevée. Toutefois, il est difficile en pratique de gagner quelques Volt sur la tension Vpp sans compliquer de façon rédhibitoire la structure du circuit survolteur délivrant la tension Vpp, car la tension Vpp est générée à partir d'une tension d'alimentation VCc assez faible, de l'ordre de 1,8 à 5V selon la technologie employée. Il est connu qu'un générateur de rampe comportant un transistor de sortie de type PMOS ne présente un tel inconvénient. En effet, l'agencement source drain d'un transistor PMOS est inversé par rapport à un transistor NMOS. La tension Vpp est ainsi appliquee sur la source du transistor PMOS et le drain du transistor PMOS délivre la tension de sortie Vout. Ainsi la nécessité d'avoir une tension grille-source Vgs supérieure à la tension de seuil pour que le transistor soit passant, n'a pas d'incidence sur la tension de sortie Vout. D'autre part, la chute de tension série dans le transistor de sortie peut être pratiquement rendue nulle en choisissant un transistor ayant un rapport W/L élevé assurant une faible résistance série RON, etant le rapport entre la largeur W et la longueur de la grille du transistor.

La figure 2 représente la structure d'un générateur de rampe classique utilisant un transistor de sortie de type PMOS. Le générateur 30 est alimenté électriquement par la tension Vpp et comprend deux étages de contrôle 31, 32 et un étage de sortie 33. L'étage 31 comprend un générateur courant 310 délivrant un courant I1 sur le drain D d' transistor NMOS 311. L'étage 32 comprend un transistor PMOS 320 agencé en diode (drain connecté ' la grille) en série avec un transistor NMOS 321. L'étage 33 comprend série un transistor PMOS 330, une capacite CR et un transistor NMOS 331 agencé en diode. Le drain du transistor délivre la tension Vout et forme la sortie du générateur de rampe. Le drain D du transistor 311 contrôle la grille du transistor 321. La grille du transistor est connectée à la grille G du transistor de sortie 330 qui fonctionne en miroir de courant. De plus, la grille G du transistor 331 est connectée au drain D du transistor 311 qui fonctionne également en miroir de courant. Comme précédemment, le but d'un tel agencement de transistors est d'imposer dans la capacité Cr un courant de charge constant, ici égal à Il. Dans

1 <SEP> étage <SEP> 31, <SEP> le <SEP> conflit <SEP> entre <SEP> le <SEP> courant <SEP> imposé <SEP> le
<tb> transistor <SEP> 311 <SEP> formant <SEP> miroir <SEP> de <SEP> courant <SEP> et <SEP> le <SEP> courant <SEP> I1
<tb> imposé <SEP> par <SEP> le <SEP> générateur <SEP> 310 <SEP> se <SEP> traduit <SEP> par <SEP> une <SEP> variation
<tb> tension <SEP> compensatrice <SEP> sur <SEP> la <SEP> grille <SEP> du <SEP> transistor <SEP> ,
<tb> assurant <SEP> un <SEP> courant <SEP> de <SEP> charge <SEP> constant <SEP> dans <SEP> la <SEP> capacité Comme on l'a indiqué plus haut, l'avantage d'un générateur de rampe est de comprendre un transistor de sortie de type PMOS qui assure une tension de sortie Voutmax sensiblement égale à Vpp une fois la rampe terminée. Toutefois, les trois étages constituant ce générateur sont tous du type inverseur et appliquent chacun une rotation de phase de 180 au signal qu'ils reçoivent en entrée. Comme cela est bien connu de l'homme l'art, un tel agencement en cascade de trois étages inverseurs est typiquement instable. La tension Vout présente un risque d'oscillation non négligeable qui dépend de divers paramètres difficilement maîtrisables comme les variations de la température du circuit, l'impédance de la charge connectée en sortie, la valeur la tension Vpp, etc.. La mise au point d'un tel générateur de rampe pose ainsi divers problèmes au concepteur de circuits intégrés.

La présente invention vise à pallier cet inconvénient.

Plus particulièrement, l'objectif de la présente invention est de prévoir un générateur de rampe qui comprenne un transistor de sortie de type PMOS tout en étant stable et ne présentant pas de risque oscillation.

Cet objectif est atteint par un générateur de rampe comprenant un transistor de sortie de type PMOS agencé pour recevoir sur sa source une tension à délivrer progressivement sur son drain, le drain du transistor de sortie étant relié à l'anode d'une capacité, dans lequel cathode de la capacité est reliée à un potentiel bas par l'intermédiaire d'un premier générateur de courant et est reliée électriquement à la grille du transistor de sortie.

Selon un mode de réalisation, la cathode de la capacité est reliée électriquement à la grille du transistor de sortie par l'intermédiaire d'un transistor MOS. Selon un mode de réalisation, la cathode de la capacité est connectée à la source d'un transistor NMOS dont le drain est connecté à la grille du transistor de sortie.

Selon un mode réalisation, le transistor NMOS reçoit sur sa grille tension continue inférieure à ladite tension à délivrer progressivement et reçoit sur son drain un courant délivré par un deuxième générateur de courant.

Selon un mode réalisation, le premier et le second générateurs courant délivrent chacun un courant égal ou proportionnel à un courant de référence traversant un étage référence.

Selon un mode réalisation, le premier générateur de courant comprend une pluralité de transistors en parallèle commandés par une tension de référence, et délivre un courant est un multiple du courant délivré par le second générateur de courant.

Selon un mode de réalisation, l'étage de référence comprend un transistor PMOS agencé en diode, un transistor NMOS recevant sur sa grille une tension continue inférieure à ladite tension à délivrer progressivement, et un transistor NMOS recevant sur sa grille une tension référence inférieure à ladite tension continue.

Selon un mode de réalisation, le générateur comprend des moyens démarrage et d'arrêt comprenant un transistor de blocage du transistor de sortie et un transistor de mise à la masse de sa sortie.

La présente invention concerne également une mémoire programmable et effaçable électriquement, comprenant un générateur de tension pour délivrer une haute tension d'effacement ou de programmation de cellules mémoire, la haute tension étant appliquée aux cellules mémoire par l'intermédiaire d'un générateur de rampe selon l'invention.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un générateur de rampe selon l'invention et de variantes de réalisation de ce générateur, en relation avec les figures jointes parmi lesquelles - figure 1 précédemment décrite est schéma électrique d'un générateur de rampe classique comportant un transistor de sortie de type NMOS, - figure 2 précédemment décrite est schéma électrique d'un générateur de rampe classique comportant un transistor de sortie de type PMOS, - figure 3 est le schéma de principe d'un genérateur de rampe selon l'invention, - la figure 4 représente un perfectionnement du générateur de rampe de la figure 3, - la figure 5 représente un exemple de realisation pratique du générateur de rampe de la figure 4, - figure 6 représente des signaux électriques caractérisant le fonctionnement du générateur rampe de la figure 5, et - figure 7 représente schématiquement une structure de mémoire programmable et effaçable électriquement.

La figure 3 représente le schéma de base d'un générateur de rampe 40 selon l'invention. Le générateur comprend un transistor PMOS 51, une capacité Cr et un générateur de courant 52 délivrant un courant I1. Le transistor 51 reçoit sur sa source S la tension Vpp. Le drain D du transistor 51 est connecté à l'anode de la capacité Cr et délivre la tension de sortie Vout du générateur de rampe. La cathode de la capacité Cr est reliée à la masse (GND) par l'intermédiaire du générateur de courant 52. Le transistor 51 reçoit sur sa grille une tension Vfb (tension de contre-réaction) prelevée sur la cathode de la capacité Cr.

Avant <SEP> le <SEP> démarrage <SEP> du <SEP> générateur <SEP> de <SEP> rampe <SEP> 40, <SEP> la
<tb> tension <SEP> Vpp <SEP> est <SEP> appliquée <SEP> au <SEP> générateur <SEP> 40, <SEP> tension <SEP> Vfb
<tb> est <SEP> forcée <SEP> à <SEP> la <SEP> tension <SEP> Vpp <SEP> et <SEP> la <SEP> tension <SEP> sortie <SEP> Vout forcée à 0, par exemple au moyen de transistors de contrôle (non représentés). Lorsque le contrôle des tensions Vfb et Vout est relâché, le courant charge Io traversant la capacité Cr est imposé par le générateur de courant 52 et est égal à I1. Le courant de charge I, étant maintenu constant, la tension de sortie Vout croit façon linéaire jusqu'à ce que la capacité Cr soit entièrement chargée. Un déséquilibre entre le courant Ic et le courant I1 se traduit immédiatement par une variation compensatrice de la tension Vfb, le transistor délivrant moins de courant lorsque la tension Vfb augmente ou plus de courant dans le cas contraire. Lorsque la capacité Cr est chargée, la tension de grille est à la masse et la tension Voutmax est égale à la tension Vpp. De façon en soi classique, la faible chute de tension série pouvant apparaître dans le transistor 51 en raison de sa résistance série RON peut être contrôlée par un choix judicieux du rapport W/L du transistor 51 largeur W sur longueur L de grille).

Le fonctionnement d'un tel générateur de rampe est basé sur un principe de contre-réaction simple mais non moins inventif qui offre une excellente stabilité de la tension de sortie Vout. Toutefois, un inconvénient du mode de réalisation élémentaire qui vient d'être décrit que le bruit électronique présent dans la tension Vpp, notamment lorsque celle-ci est produite par une pompe de charges, se retrouve dans la tension Vout.

La figure 4 représente un générateur de rampe 45 selon l'invention dont la sortie est immunisée contre le bruit électronique éventuellement présent dans la tension Vpp. Le générateur 45 comprend un étage de sortie 40 et un etage de contre-réaction 41. L'étage de sortie 40 est identique au générateur 40 décrit ci-dessus et comprend le transistor de sortie 51, la capacité Cr et le génerateur de courant 52, ces éléments étant désignés par les mêmes références. L'étage 41 comprend un transistor de contre-réaction 53 de type NMOS dont le drain D est connecté à la grille G du transistor de sortie 51 et dont la source est connectée à la cathode de la capacité Cr. La cathode de la capacité Cr est ainsi reliée à la grille du transistor de sortie 51 par l'intermédiaire du transistor 53. La grille G du transistor 53 est polarisée par une tension constante de plus faible valeur que la tension VPP, par exemple la tension d'alimentation Vcc à partir de laquelle la tension VPP est produite. Le drain D du transistor 53 est alimenté par un courant 12 inférieur à I1, délivré par un générateur de courant 54 dont l'anode reçoit la tension VPP.

Après application de la tension VPp, le générateur 45 se cale sur un point de fonctionnement qui se caractérise par les relations suivantes 1) au noeud de cathode de la capacité Cr, les courants I1, 12 et Ic obéissent à la relation (1) I1 = Ic + 12 2) le transistor 53 est traversé par le courant et fonctionne en régime saturé avec une tension grille source Vgs sensiblement égale à sa tension de seuil Vtn. La tension sur la source S du transistor 53, qui est tension Vfb, est ainsi constante et égale à (2) Vfb = Vcc-Vtn 3) la tension Vg de grille du transistor de sortie 51 est égale à (3) Vg VPP VtP étant la tension de seuil du transistor 51, 4) la pente "SLP" de la tension Vc aux bornes de la capacité Cr est égale à (4) SLP = dVc/dt = Ic/C = (Il-I2) est constante car I1 et 12 sont des constantes, 5) la tension de sortie Vout est égale a (5) Vout = Vc + Vfb suit la tension Vc car la tension Vfb est constante.

La tension de sortie Vout a ainsi la forme d'une rampe, conformément au but recherché. Comme dans le mode réalisation précédent, un écart du courant Ic relativement à sa valeur donnée par la relation (1) se traduit par une variation compensatrice de la tension Vfb se répercute sur la tension de grille Vg du transistor de sortie 51.

Comme cela apparaîtra clairement à l'homme de 1 art, le générateur de rampe 45 présente une excellente stabilité car les étages 40 et 41 sont respectivement inverseur et non-inverseur.

La figure 6 représente l'aspect des tensions Vpp, Vcc, Vfb et Vout entre l'instant t0 où le générateur 45 demarre et l'instant t1 où la tension Vout atteint son maximum Vpp. A l'instant t1, la capacité Cr est chargée la tension Vfb sur son noeud de cathode commence à tendre vers zéro (masse). Le transistor 53 devient fortement passant et la tension de grille Vg chute rapidement pour rejoindre la tension Vfb à un instant t2. A partir de l'instant t2, les tensions Vfg et Vg sont égales et tendent ensemble vers zéro. Le transistor de sortie 51 ayant sa grille à la masse, la tension Vout reste constante et égale à Vpp. La figure 5 représente à titre non limitatif un exemple pratique de réalisation du générateur de rampe 45. Le générateur 45 comprend un étage de référence 42 destiné à appliquer le courant 12 dans l'étage 41 par l'intermédiaire d'un miroir de courant. étage 42 comprend un transistor PMOS 55, un transistor NMOS 56 et un transistor NMOS 57 en série. Le transistor 55 est agencé en diode (grille connectée au drain) et reçoit sur sa source S la tension Vpp. Son drain D est connecté au transistor 56 dont la grille reçoit la tension V,, (qui est également appliquée à la grille du transistor de contre-réaction 53 de l'étage 41). La source S du transistor 56 est connectée au drain du transistor 57 dont la source est connectée à la masse. La grille du transistor 57 reçoit une tension de référence Vref inférieure a V, qui impose le courant 12 dans l'étage 42. Le générateur de courant 52 de l'étage 40 comprend une pluralité de transistors NMOS 52-1, 52- , 52-3... 52-i... 52-n en parallèle recevant sur leurs drains la tension de référence Vref. Le générateur de courant 54 de l'étage 41 comprend un transistor PMOS 54-1 agencé en miroir de courant avec le transistor 55 de l'étage 42, la grille du transistor 54-1 étant connectée à la grille du transistor 55.

Ainsi, le transistor 54-1 impose le courant 12 dans l'étage 41. Chaque transistor 52-i du générateur de courant 52 est également traversé par un courant 12, imposé par la tension Vref, de sorte que le courant I1 imposé par générateur 52 dans l'étage 41 est égal à (6) I1 = n 12 "n" étant le nombre de transistors 52-i en parallèle.

En désignant Io,,t le courant de sortie délivré sur la sortie du générateur de rampe 45 et Its le courant total traversant le transistor de sortie 51, il vient, en combinant les relations (1) et (6) (7) Ic - I1 - 12 - (n-1) 12 avec (8) Its - Ic + Iout - (n-1) 12 + Iout Le démarrage ou l'arrêt du générateur de rampe 45 est assuré ici par un transistor PMOS 58 et un transistor NMOS 59. Le transistor 58 reçoit la tension VPP sur sa source S et son drain est connecté à la grille G du transistor de sortie 51. La grille du transistor 58 est pilotée par un signal START. Le transistor 59 est connecté entre la sortie du générateur de rampe la masse et sa grille est pilotée par un signal inverse du signal START, délivré par une porte inverseuse. Lorsque le signal START est à 0 (masse) les transistors 59 sont passants. La grille du transistor de sortie est portée à la tension VPP et le transistor 51 est bloqué. Simultanément le transistor 59 maintient à la masse la sortie du genérateur de rampe. La capacité est déchargée. Lorsque le signal START est porté à 1 (tension Vpp) les transistors 58, 59 se bloquent. La grille du transistor sortie 51 est libérée et la sortie du générateur de rampe n'est plus reliée à la masse. La capacité Cr commence à se charger dans les conditions vues plus haut et la sortie du générateur délivre la rampe de tension Vout illustrée en figure 6.

I1 apparaîtra clairement à l'homme de l'art que le générateur de rampe selon l'invention est susceptible de diverses variantes et perfectionnements. Malgré sa simplicité, un tel générateur de rampe pallie les inconvénients des générateurs de rampe classiques et offre une excellente stabilité sans inconvénient particulier.

Une exemple d'application du générateur de rampe est illustré en figure 7. Cette figure représente schématiquement une mémoire programmable et effaçable électriquement qui comprend un plan mémoire 61, un décodeur de ligne 62, un décodeur de colonne 63, un circuit survolteur 64, un générateur de rampe 65 selon l'invention et deux interrupteurs haute tension 66, 67.

Le circuit survolteur 64, par exemple une pompe de charges, produit une tension Vpp de l'ordre 15 à 20 V à partir de la tension d'alimentation V,C de la mémoire. Le générateur 65, sur réception du signal START, délivre la tension Vout en forme d'une rampe qui se stabilise à la tension Vpp (figure 6, instant t1) et reste à cette valeur jusqu'au terme du processus d'effacement ou de programmation. L'interrupteur 66 est déclenché par un signal ERASE simultanément signal START appliqué au générateur de rampe 65 et permet d'appliquer la haute tension Vpp au décodeur de ligne 62, pour l'effacement de transistors à grille flottante présents dans le plan mémoire 61. L'interrupteur 67 est déclenché par un signal WRITE simultanément au signal START et permet d'appliquer la tension Vpp au décodeur de colonne 63 pour la programmation de transistors grille flottante.

Claims (6)

<U>REVENDICATIONS</U>

1. Générateur (40, 45, 65) de rampe tension comprenant un transistor de sortie de type PMOS (51) agencé pour recevoir sur sa source (S) une tension (Vpp) à délivrer progressivement sur son drain (D), drain du transistor de sortie (51) étant relié à l'anode d'une capacité (Cr), caractérisé en ce que la cathode de la capacité (Cr) est reliée à un potentiel bas (GND) par l'intermédiaire d'un premier générateur de courant (52) et est reliée électriquement à la grille du transistor de sortie (51).

2. Générateur selon la revendication 1, caractérisé en ce que la cathode de la capacité (Cr) est reliée électriquement à la grille du transistor de sortie (51) par l'intermédiaire d'un transistor MOS (53).

3. Générateur selon la revendication 2, caractérisé en ce que la cathode de la capacité (Cr) est connectée à la source d'un transistor NMOS (53) dont le drain est connecté à la grille du transistor de sortie (51).

4. Générateur selon la revendication 3, dans lequel le transistor NMOS (53) reçoit sur sa grille une tension continue (V@c) inférieure à ladite tension à délivrer progressivement (Vpp) et reçoit sur son drain un courant (I2) délivré par un deuxième générateur de courant (54).

5 Générateur (45) selon la revendication 4, caractérisé en ce que le premier (52) et le second (54) générateurs de courant délivrent chacun un courant égal ou proportionnel à un courant de référence (I2) traversant un étage de référence (42).

6. Générateur selon la revendication 5, caractérisé en ce le premier générateur de courant (52) comprend une pluralité de transistors en parallele (52-i) commandés par une tension de référence (Vref) , et délivre un courant (I1) qui est un multiple du courant (I2) délivré par le second générateur de courant ). Générateur selon l'une des revendications 5 et 6, caractérisé en ce que l'étage de réference (42) comprend un transistor PMOS (55) agencé en diode, un transistor NMOS (56) recevant sur sa grille une tension continue (Vcc) inférieure à ladite tension à délivrer progressivement (Vpp), et un transistor NMOS (57) recevant sur sa grille une tension de référence (Vref) inférieure à ladite tension continue (Vcc). . Générateur selon l'une des revendications 1 à 7, caractérisé en ce qu'il comprend des moyens de démarrage et d'arrêt comprenant un transistor (58) de blocage du transistor de sortie (51) et un transistor de mise à la masse de sa sortie (Vout)- Mémoire programmable et effaçable electriquement (60), comprenant un générateur de tension (64) pour délivrer une haute tension (Vpp) d'effacement ou de programmation de cellules mémoire (61), caractérisé en ce que la haute tension (Vpp) est appliquée aux cellules mémoire par l'intermédiaire d'un générateur de rampe (65) selon l'une des revendications 1 à 8.