FR2798025A1 - Appareil de reception pour decoder un signal serie en signal d'informations et systeme de communication muni de l'appareil de reception - Google Patents

Abstract

Appareil de réception recevant un signal série composé de signaux transmis via un support de transmission, comprenant un circuit de réception recevant, comme signal reçu (20b), un signal série constitué de signaux incluant au moins l'un d'un signal de synchronisation et d'un signal d'informations, et qui comprend une pluralité de signaux identiques et distants d'un intervalle de temps prédéterminé. Un circuit de retard (14) produit un signal retardé (21) en retardant le signal reçu (20b) de l'intervalle de temps prédéterminé, et un circuit de multiplication (15) produit un signal multiplié (22) en multipliant le signal reçu (20b) par le signal retardé (21). Un circuit de détection (16, 18) détecte au moins l'un du signal de synchronisation et du signal d'informations, sur la base du signal multiplié (22).

Description

<B><U>APPAREIL DE</U></B> RECEPTION <B><U>POUR</U></B> DECODER <B><U>UN SIGNAL</U></B> SERIE <B><U>EN SIGNAL</U></B> D'INFORMATIONS <B><U>ET</U></B> SYSTEME <B><U>DE</U></B> COMMUNICATION <B><U>MUNI DE</U></B> L'APPAREIL <B><U>DE</U></B> RECEPTION ARRIERE-PLAN <U>DE</U> L'INVENTION 1. DOMAINE <U>DE L'INVENTION</U> La présente invention rapporte à un appareil de réception et à un système de communication pour recevoir un signal série pour décoder le signal série reçu en un signal d informations comprenant des données d'informations. De manière plus spécifique, la présente invention se rapporte à un appareil de réception et à un système communication susceptible de décoder un signal série reçu en un signal d'informations comprenant données d'informations même si du bruit est inclus dans le signal série reçu. 2.<U>DESCRIPTION DE LA TECHNIQUE</U> CONCERNEE Dans un procédé de transmission de données série dans lequel une pluralité bits d'informations sont transmis en série, ce appelle un procédé de synchronisation arythmique est utilisé. Dans ce procédé, une transmission effectuée de façon asynchrone de sorte qu'un bit de début et un bit d'arrêt sont respectivement ajoutés avant et après des données pour l'identification du commencement et de la fin d'une trame, et ensuite, le bit de début est détecté au niveau d'un poste de réception pour la synchronisation de trame. Selon le procédé de transmission de données de la technique antérieure précédemment mentionnée, si un signal de bruit (impulsion) est inclus avant le bit de début, il y a une possibilité que le signal de bruit (impulsion) puisse être détecté en tant que bit de début. De plus, si le signal de bruit (impulsion) est inclus à l'intérieur des données,- il y a une possibilité que le signal de bruit (impulsion) puisse être détecté en tant que données valides.

Des tentatives ont été faites afin d'éviter les problèmes précédemment mentionnés, et le procédé suivant pour recevoir des données série est décrit dans la Publication Publiée avant examen de Brevet Japonais 6-152 576. Si du bruit est attendu dans un signal reçu, un signal ayant une largeur d'impulsion non supérieure à une largeur d'impulsion prédeterminée est eliminé en tant que signal de bruit du signal reçu de sorte que le bruit ne va provoquer aucune erreur de detection, ainsi un signal de bruit éliminé du signal reçu, et des données à trame synchronisée sont obtenues sur la base du signal à bruit éliminé.

De plus, un procédé de correction 'une perte de ou analogue depuis un signal d'entrée est décrit dans la Publication Publiée avant examen de Brevet Japonais n 58-42 336.

L'appareil de réception de la technique antérieure précédemment mentionnée a les problèmes suivants. Avec systèmes précédemment décrits, 'appareil de réception de la technique antérieure ne peut pas retirer de signal de bruit (impulsion) si le signal de bruit (impulsion) a une largeur similaire à celle du signal valide. Par conséquent, si un signal de bruit (impulsion) ayant une largeur, d'impulsion similaire à celle du signal de synchronisation existe près du signal de synchronisation, le signal de bruit (impulsion) peut être détecté en tant qu'impulsion de début. De plus, si un signal de bruit (impulsion) ayant une largeur d'impulsion similaire à celle signal de données existe dans les données, l'impulsion de bruit peut être détectée *en tant que signal données valide.

Afin d'empêcher une détection erronée ce type, on a eu l'idée d'augmenter la largeur d'impulsion du signal synchronisation ou du signal de données. Dans ce cas, la largeur d'impulsion augmentée signal de synchronisation ou du signal de données diminue la vitesse de transmission ou la quantité données pouvant etre transmises dans un intervalle de temps donné. RESUME <U>DE</U> L'INVENTION Par conséquent, un objectif principal de la présente invention est de proposer un système de communication et un appareil de réception pour le système communication, chacun d'eux étant apte à effectuer une détection correcte du signal de synchronisation ou un décodage correct du signal d'informations (signal de données) même en présence du signal bruit, sans diminution significative de la vitesse transmission.

Afin de parvenir à l'objectif précédemment mentionne, selon un aspect particulier de présente invention, on propose un appareil de réception pour recevoir un signal série composé d'une séquence de signaux transmis par l'intermédiaire d'un support de transmission, comprenant un circuit de réception pour recevoir, en tant que signal reçu, un signal série, qui est une séquence de signaux incluant au moins l'un d'un signal de synchronisation et d'un signal d'informations, et qui comprend une pluralité de signaux identiques uns aux autres et distants les uns des autres d'un intervalle de temps prédéterminé ; un circuit de retard pour produire un signal retardé en retardant le signal reçu, reçu 1e circuit réception, de l'intervalle de temps prédéterminé ; un circuit de multiplication pour produire un signal multiplié en multipliant le signal reçu le signal retardé ; et un circuit de détection pour détecter au moins l'un du signal de synchronisation et du signal d'informations, sur la base du signal multiplié.

Dans l'appareil de réception précédemment mentionné chacun de la pluralité de signaux , de préférence, le signal de synchronisation, et le circuit de détection détecte le signal de synchronisation sur la base signal multiplié.

Dans l'appareil de réception précédemment mentionne le circuit de détection détecte le signal d'informations à partir du signal reçu, sur la base du signal synchronisation détecté.

Dans l'appareil de réception précedemment mentionne chacun de la pluralité de signaux est, de préférence, le signal d'informations, et le circuit de détection détecte le signal d'informations sur la base du signal multiplié.

Dans l'appareil de réception précédemment mentionné, la pluralité de signaux comprend, de préférence, des premier, deuxième et troisième signaux identiques les uns aux autres et distants les uns des autres d'intervalles de temps/prédéterminés. Le circuit de retard produit un premier signal retardé en retardant le signal reçu d'un intervalle de temps égal un intervalle de temps entre les premier et troisième signaux, et produit un second signal retardé en retardant le signal reçu d'un intervalle de temps égal un intervalle de temps entre les deuxième et troisième signaux.*Le circuit de multiplication produit un signal multiplié en multipliant les premier et second signaux retardés par le signal reçu.

Dans l'appareil de réception précédemment mentionné, chacun du premier signal, du deuxième signal et du troisième signal est, de préférence, le signal de synchronisation, et le circuit de détection détecte le signal de synchronisation sur la base du signal multiplié.

Dans l'appareil de réception précédemment mentionné, le circuit de détection détecte, de préférence, le signal d'informations à partir du signal reçu, sur la base du signal de synchronisation détecté.

Dans l'appareil de réception précédemment mentionné, l'intervalle de temps entre les premier et deuxième signaux est, de préférence, différent de 'intervalle de temps entre les deuxième troisième signaux.

Dans l'appareil de réception précédemment mentionné, le signal série comprend, de preférence, les signaux suivants (a) une pluralité de premiers signaux, chacun 'eux étant le signal de synchronisation, qui sont identiques les uns aux autres, et qui sont distants les uns des autres d'un intervalle de temps prédéterminé ; et (b) une pluralité de seconds signaux, chacun d'eux étant le signal d'informations, qui sont identiques les uns aux autres,, et qui sont distants les uns des autres de l'intervalle de temps prédéterminé. Le circuit de multiplication produit premier signal multiplié en multipliant le signal de synchronisation du signal reçu par au moins signal retarde du signal de synchronisation sur la base de la pluralité de premiers signaux, et produit second signal multiplié en multipliant le signal d'informations du signal reçu par au moins signal retarde du signal d'informations sur la base de la pluralité de seconds signaux. Le circuit de détection détecte le signal de synchronisation sur la base du premier signal multiplié, et détecte signal d'informations à partir du second signal multiplié sur la base du signal de synchronisation détecté.

Dans l'appareil de réception précédemment mentionné, le circuit de retard comprend, de préférence convertisseur A/D pour transformer signaux analogiques reçus en signaux numériques ; mémoire numérique pour stocker manière séquentielle des signaux numériques transformés par le convertisseur A/D ; un convertisseur D/A pour transformer les signaux numériques stockés dans la mémoire numérique en signaux analogiques ; et un générateur de cadencement pour produire des signaux de cadencement pour commander le convertisseur A/D, la mémoire numérique et le convertisseur D/A pour retarder les signaux analogiques reçus de l'intervalle de temps prédéterminé et pour sortir les signaux retardés.

Selon un autre aspect de la présente invention, on propose un système de communication comprenant un appareil de transmission pour transmettre un signal série, qui est une séquence de signaux incluant au moins l'un d'un signal de synchronisation et d'un signal d'informations, et qui comprend une pluralite de signaux identiques les uns aux autres et distants les uns des autres d'un intervalle de temps prédéterminé ; un appareil de réception pour recevoir le signal série transmis par l'appareil de transmission par 'intermédiaire d'un support de transmission, et dans lequel l'appareil de réception comprend un circuit de réception pour recevoir le signal série en tant que signal reçu ; un circuit de retard pour produire un signal retardé en retardant le signal reçu, reçu par le circuit de réception, de l'intervalle de temps prédéterminé ; un circuit de multiplication pour produire un signal multiplié en multipliant le signal reçu le signal retardé ; et un circuit de détection pour détecter au moins 'un du signal de synchronisation et du signal d'informations, sur la base du signal multiplié.

BREVE <U>DESCRIPTION DES DESSINS</U> Ces objectifs et caractéristiques ainsi que d'autres de la présente invention vont devenir évidents à partir de la description suivante, prise en relation avec les modes de réalisation préférés de cette dernière en se référant aux dessins annexés tout au long desquels des éléments semblables sont désignés par des références numériques semblables, et dans lesquels la figure 1A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un système de communication d'un premier mode de réalisation préféré selon la présente invention ; la figure 1B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception système de communication du premier mode de réalisation préféré selon la présente invention ; figure 2 est un graphique cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 1B ; figure 3A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un système de communication d'un deuxième mode de réalisation préféré selon la présente invention ; la figure 3B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception système de communication du deuxième mode de réalisation préféré selon la présente invention ; figure 4 est un graphique cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 3B ; figure 5 est un schéma fonctionnel représentant un circuit de retard 14 représenté à la figure 3B ; la figure 6 est un graphique de cadencement représentant un fonctionnement problématique qui peut être résolu dans un quatrième mode de réalisation préféré selon la présente invention ; la figure 7A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un système de communication du quatrième mode de réalisation préféré selon la présente invention ; la figure 7B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste réception du système de communication du quatrième mode de réalisation préféré selon la présente invention ; la figure 8 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 7B ; la figure 9 est un graphique de cadencement représentant un fonctionnement problématique qui peut être résolu dans un cinquième mode de réalisation préféré selon la présente invention ; la figure 10A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un système de communication du cinquième mode de réalisation préféré selon la présente invention ; la figure 10B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception du système de communication du cinquième mode de réalisation préféré selon la présente invention ; la figure 11 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 10B ; la figure 12 est un schéma fonctionnel représentant des circuits de retard 14a et 14b d'un sixième mode de réalisation préféré selon la présente invention ; la figure 13 est un graphique de cadencement représentant un fonctionnement problématique qui peut être résolu dans un septième mode de réalisation préféré selon la présente invention ; la figure 14A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un systeme de communication du septième mode de réalisation préféré selon la présente invention ; la figure 14B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception du système de communication du septième mode de réalisation préféré selon la présente invention ; la figure 15 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 14B ; et figure 16 est un schéma fonctionnel représentant des circuits de retard 14c et 14b d un huitième mode de réalisation préféré selon la présente invention.

<U>DESCRIPTION</U> DETAILLEE <U>DES MODES DE</U> REALISATION PREFERES modes de réalisation préférés selon la présente invention vont être décrits dans la suite du document en se référant aux dessins annexés.

<U>PREMIER MODE DE</U> REALISATION PREFERE premier mode de réalisation préféré va être décrit dans la suite du document en se référant dessins annexés. La figure 1A est un schéma fonctionnel représentant une configuration d'un appareil transmission pour un poste de transmission d'un système de communication d'un premier mode de réalisation préféré selon la présente invention, et la figure 1B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception du systeme de communication du premier mode de réalisation préféré.

En se référant à la figure 1A, le poste de transmission du présent mode de réalisation préféré comprend un convertisseur parallèle-série 1 (auquel on se réfère par convertisseur P/S dans la suite du document) comprenant une bascule la du type à retard, un générateur de signal d'horloge de transmission 2, un diviseur de fréquence de signal d'horloge de transmission 3a, un modulateur 4, un amplificateur de puissance 5, et un dispositif de pilotage 6.

Des données de transmission 7, sous une forme parallèle, à transmettre sont d'abord entrées dans le convertisseur P/S 1. convertisseur P/S 1 sort des données série de bit en provenance de la bascule la du type à retard du dernier étage du convertisseur P/S 1, en synchronisation avec un signal (signal d'horloge de transmission), qui est produit par le diviseur de fréquence 3a en faisant subir une division de fréquence à un signal produit par le générateur de signal d'horloge 2. Un signal porteur est ensuite modulé selon les données série de bit par le modulateur 4, et le signal modulé est amplifié par l'amplificateur de puissance 5 de façon à transformer les données série de bit en un signal de transmission approprié pour un support de communication, et ensuite, le signal de transmission est sorti par l'intermédiaire du dispositif de pilotage 6 vers le support de communication 8 tel qu'un câble coaxial, un câble à paire torsadée, un câble à fibre optique ou analogue.

Dans le processus précédent, le diviseur de fréquence 3a fonctionne comme un diviseur de fréquence 1/2 lors de la transipission d'un bit de synchronisation. D'autre part, lors de la transmission d'un bit d'informations, le diviseur de fréquence 3a sort le signal d'horloge à partir du genérateur de signal d'horloge de transmission 2 tel qu'il est sans diviser le signal en provenance du générateur de signal d'horloge de transmission 2. Par conséquent, lors de la transmission du bit de synchronisation, le générateur de signal d'horloge de transmission 2 sort le signal ayant une période qui est égale à deux fois la période du signal d'horloge de transmission normal. Ainsi, tandis que le convertisseur P/S transforme le signal d' horloge particulière (dans ce cas, deux bits), le temps de deux bits s'écoule dans le modulateur 4, ayant pour conséquence que deux bits successifs du bit de synchronisation sont sortis. En d'autres termes, le présent poste de transmission transmet de manière sûre deux bits de synchronisation, et transmet un bit d'informations de données à transmettre bit par bit.

En se référant à la figure 1B, le poste de réception du mode de réalisation préféré comprend un capteur 10, un préamplificateur 11, un circuit de détection 12, un filtre passe-bande 13, un circuit de retard 14, un multiplicateur 15, un comparateur 16, un générateur de signal d'horloge de réception 17a, un comparateur 18, et un convertisseur série-parallèle 19 (auquel on se réfère par convertisseur S/P dans la suite du document) incluant une bascule 19a du type à retard.

Un signal 20a reçu par l'intermédiaire du support communication est d'abord transformé en un signal électrique par le capteur 10, ensuite le signal électrique est amplifié par le préamplificateur 11, est détecté par le circuit de détection 12, et est passé par le filtre passe-bande 13 de façon à démoduler le signal électrique reçu en un signal reçu 20b. Le signal reçu 20b est ensuite entré dans le circuit de retard 14 et le multiplicateur 15. Le signal reçu 20b entré dans le circuit de retard 14 est retardé par le circuit de retard 14 d'un intervalle de temps d'un seul bit, et est ensuite sorti en tant que signal retarde 21. Le signal retardé 21 est ensuite entré dans le multiplicateur 15 et le comparateur 18.

En conséquence, le signal retardé 21, qui est le signal reçu 20b retardé l'intervalle de temps d'un seul bit, aussi bien que le signal reçu 20b sans être retardé, sont entrés dans le multiplicateur 15. Le multiplicateur 15 sort ensuite un signal multiplié 22 ayant une valeur d'un produit obtenu par la multiplication du signal retardé 21 par le signal reçu 20b. Le signal multiplié 22 est ensuite entré dans le comparateur 16.

Le comparateur 16 pour détecter le signal de synchronisation détecte ou détermine si le signal multiplié 22 dépasse ou non une valeur de seuil prédéterminée Thl, qui est une valeur d'amplitude d'un signal 23. Si le signal multiplié 22 est plus grand que la valeur de seuil Thl, le comparateur 16 produit et sort un signal 24 ayant une valeur prédéterminée vers le générateur de signal d'horloge de réception 17a. D'autre part, si le signal multiplié 22 n'est pas plus grand que la valeur de seuil Thl, le comparateur 16 produit et sort le signal 24 ayant une valeur de zéro vers le générateur de signal d'horloge de réception 17a.

Le générateur de signal d'horloge de réception 17a fonctionne de sorte qu'un flanc avant du signal 24 est déterminé en tant que détection du signal de synchronisation, à savoir, le signal de synchronisation est détecté en tant que flanic avant du signal 24. Le générateur de signal d'horloge de réception 17a produit un signal d'horloge de réception 25, qui s'élève à chaque intervalle de temps d'un bit partir d'un point de cadencement lorsque le temps total de l'intervalle de temps de deux bits du signal de synchronisation plus un temps de retard prédéterminé s'est écoulé à partir d'un point de cadencement lorsque le générateur de signal d'horloge de réception 17a detecte le signal de synchronisation. Ensuite, le signal d'horloge de réception 25 est entré dans le convertisseur S/P 19.

D'autre part, le signal retardé 21 sorti en provenance du circuit de retard 14 également entré dans le comparateur 18. Ensuite, le comparateur 18 pour détecter le signal d'informations détecte ou détermine si le signal retardé 21 dépasse ou non une valeur de seuil prédéterminée Th2, qui est une valeur d'amplitude d'un signal 26. Si le signal retarde 21 est plus grand que la valeur de seuil Th2, le comparateur 18 produit et sort un signal 27 ayant une valeur prédéterminée vers le convertisseur S/P 19. D'autre part, si le signal retardé 21 n'est pas plus grand que la valeur de seuil Th2, le comparateur 18 produit et sort le signal 27 ayant une valeur de zéro vers le convertisseur S/P 19.

Le convertisseur S/P 19 sort le signal entré 27 en tant que signal de sortie 28 en provenance de la bascule 19a du type à retard du premier étage de ce dernier, en synchronisation avec le signal d'horloge de réception 25 sorti en provenance du générateur de signal d'horloge de réception 7a, et ensuite, transforme le signal de sortie 28 en un signal parallèle et sort le même signal parallèle. Ainsi, des données reçues 29, sous une forme parallèle, peuvent être obtenues en tant que signal de sortie en provenance de la totalité du cpnvertisseur S/P 19.

Ensuite, on va décrire une relation entre les signaux à l'intérieur de l'appareil de réception. La figure 2 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 1B, et représente la relation entre le signal reçu 20b, le signal retardé 21, le signal multiplié 22, et ainsi de suite. Chacun des intervalles de temps 30a, 30b, 30c, 30d, 30e, 30f, et 30g représentés à la figure 2 représente un intervalle de temps d'un seul bit.

Dans la forme d'onde du signal reçu 20b qui est le signal de sortie en provenance du filtre passe-bande 13, chacun des signaux 31a et 31b est un signal de synchronisation qui est un signal du bit de synchronisation, et chacun des signaux 32a, 32b, 33c, 32d, et 32e est un signal d'informations qui est un signal de bit de données d'informations. Cette forme d'onde représente un exemple dans lequel le signal des bits de synchronisation comprend "1" de deux bits, et les signaux de bit des données d'informations comprennent respectivement "0", "0", "1", "1", et "0", dans un ordre allant du signal 32a au signal 32e.

Dans 'exemple précédent, si les données de bit sont égales à "i", il y a un signal montant seulement dans une certaine partie antérieure de l'intervalle de temps d'un seul bit, comme le montrent les signaux 31a, 31b, 32c et 32d. D'autre part, si les données de bit sont égales à "0", il n'y a pas de signal montant comme le montrent les signaux 32a, 32b et 32e. La présente invention n'est pas limitée à cet exemple, et il devrait y avoir au moins une différenciation binaire entre "1<B>'</B> 110" dans ces signaux.

Le signal 33a est un signal de bruit, qui apparaît également en tant que signal 34a dans une forme d'onde du signal retardé 21. On notera ici que chacun de ces signaux de bruit 33a et 34a a une valeur de crête similaire à celles des signaux 31a et 31b des bits de synchronisation aussi bien qu' celles des signaux 32c et 32d des données de bit à "1".

Le signal retardé 21 sorti à partir du circuit de retard 14 a la même forme d'onde que celle du signal reçu 20b, sauf que la forme d'onde du signal reçu 20b subit une translation vers la droite de la quantité d'un intervalle de temps d'un seul bit, lorsque le temps progresse vers la droite. Le signal 27 est un signal de sortie en provenance du comparateur 18, lorsque le signal retardé 21 et le signal ayant la valeur de seuil Th2, qui est la valeur d'amplitude du signal 26, sont entrés dans le comparateur 18.

Le signal de bruit 33a inclus dans le signal reçu 20b existe en tête du signal 3la du bit de synchronisation. Cependant, dans le signal multiplié 22 entre le signal reçu 20b et le signal retardé 21, qui est le signal de sortie en provenance du multiplicateur 15, un effet du signal de bruit est éliminé par la multiplication. Ensuite, un signal 35 est produit pour l'intervalle de temps 30b sur la base de la détection de synchronisation. Ainsi, le signal de sortie 24 en provenance du comparateur 16 produit un signal 37, en tant que signal de détection de synchronisation, lorsque le signal 35 dépasse la valeur de seuil Thl, qui est la valeur d'amplitude du signal 23.

De plus, le générateur de signal d'horloge de réception 17a produit le signal d'horloge de réception 25 lors de la réception du signal de détection de synchronisation 37. En d'autres termes, le générateur de signal d'horloge de réception 17a produit le signal d'horloge de réception 25, qui s'élève à chaque intervalle de temps d'un bit, à partir d'un point de cadencement après avoir été/ retardé d'un temps de retard constant prédéterminé 39 pour une acquisition sûre de données reçues à partir d'un autre point de cadencement d'un flanc avant du signal de détection de synchronisation 37 dans le signal 24 plus un intervalle de temps de deux bits 38a qui est l'intervalle de temps des deux bits de synchronisation.

Au niveau de chacun des points de cadencement 40a, 40b, 40c et 40d du signal d'horloge de reception 25, les données du signal 27 sont échantillonnées aux points de cadencement respectifs 41a, 41b, 41c et 41d, et ensuite elles sont décodées. Les données décodées obtenues aux points de cadencement 42a, 42b 42c et 42d représentent respectivement les valeurs "0", "0", "1" et "1", et ces données sont identiques aux données du signal reçu 20b "0", "0", "1" et "1" respectivement incluses dans les signaux 32a, 32b, 32c et 32d, et cela présente un certain succès dans l'opération de décodage.

Selon le présent mode de réalisation préféré, l'appareil de réception produit le signal multiplié en multipliant le signal reçu par le signal retardé, qui est le signal reçu retardé d'un intervalle de temps de deux synchronisations, et le signal d'informations est décodé sur la base du signal de synchronisation qui est détecte sur la base du signal multiplié. Par conséquent, le signal de synchronisation peut être détecté correctement même si le signal de bruit (impulsion) existe avant le signal de synchronisation. De plus, il n'y a pas de diminution significative de la vitesse de transmission étant donné que la transmission peut être faite en une largeur d'impulsion nécessaire minimale de soit une unité du signal de synchronisation de deux bits, soit une unité du signal d'informations d'un DEUXIEME <U>MODE DE</U> REALISATION PREFERE Un autre mode de réalisation préféré va maintenant être décrit en se référant aux dessins annexés La figure 3A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un système de communication d'un deuxième mode de réalisation préféré selon la présente invention, et la figure 3B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception du système de communication du deuxième mode de réalisation préféré.

L'appareil de transmission pour le poste de transmission du présent mode de réalisation preféré diffère de celui du premier mode de réalisation preféré en ce qu un diviseur de fréquence 3b fonctionne en tant que diviseur de fréquence 1/2 pour les deux cas bit de synchronisation et du bit d'informations En d'autres termes, le poste de transmission du présent mode de réalisation préféré transmet de manière sûre deux bits du bit de synchronisation, et transmet deux bits des mêmes données pour chaque bit d'informations.

D'autre part, l'appareil de réception pour le poste réception du présent mode de réalisation préféré diffère de celui du premier mode de réalisation préféré ce qui suit (1) une borne d'entrée de données série du convertisseur S/P 19 est électriquement reliée à la borne de sortie pour le signal de sortie 2 en provenance du comparateur 16 qui détecte le signal de synchronisation et le signal d'informations ; (2) le signal de sortie 25 en provenance du générateur de signal d'horloge de réception est entré dans la borne d'entrée d'horloge du convertisseur S/P 19 par l'intermédiaire d'un diviseur de fréquence 1/2 43a ; et (3) le comparateur 18 utilisé dans le premier mode de réalisation préféré est éliminé. En d'autres termes, le signal 24, qui est utilisé pour la détection de synchronisation dans le premier mode de réalisation préféré, est utilisé en tant que signal d entrée de données série vers le convertisseur S/P 19.

De plus, le signal 25 sorti en provenance du générateur de signal d'horloge de réception 17a est entré dans le diviseur de fréquence 1/2 43a qui sort ensuite un signal 44, qui s'élève à chaque intervalle de temps de deux bits, à partir d'un point de cadencement après l'intervalle de temps de deux bits plus un temps de retard constant prédéterminé à partir du point de cadencement de détection de synchronisation.

Ensuite, on va décrire une relation entre les signaux l'intérieur de l'appareil de réception. La figure 4 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 3B, et représente une relation entre le signal reçu 20b, le signal retardé 21, le signal multiplie 22, et ainsi de suite. Chacun des intervalles de temps 30a, 30b, 30c, 30d, 30e, 30f, et 30g représentés dans le graphique de cadencement de la figure 4 représente l'intervalle de temps pour un seul bit.

En se référant maintenant à une forme d'onde du signal reçu 20b, chacun des signaux 31a et 31b est un signal du bit de synchronisation, et chacun des signaux 32a, 45a, 32b, 45b, et 32c est un signal de bit de données d'informations. Un couple de signaux 32a et 45a et un couple de signaux 32b et 45b sont, chacun, des signaux contenant deux bits successifs des mêmes données. C'est pour faire concorder le modèle de transmission en provenance du poste de transmission dans lequel deux bits successifs du bit de synchronisation sont transmis suivis par les bits d'informations transmis selon le même modèle, crest-à- dire deux bits successifs des mêmes données pour chaque bit d'informations. Cette forme d'onde représente un exemple dans lequel deux bits de "1" sont inclus en tant que signaux de synchronisation dans les signaux 31a et 31b, et des signaux de bit de données d'informations "0", "0", "1", et "1" sont respectivement inclus dans les signaux 32a à 45b. Dans ce cas, les bits de données à transmettre en provenance du poste de transmission vers le poste de réception sont "0" et "1". A savoir, les mêmes signaux d'informations de deux bits, que le poste de transmission souhaite transmettre vers le poste de réception, sont transmis par le poste de transmission.

Un signal 46a est un signal de bruit, qui apparaît également en tant que signal 47a dans une forme d'onde signal retardé 21. On notera ici que chacun de ces signaux de bruit 46a et 47a a une valeur de crête similaire à celles des signaux 31a et 31b des bits de synchronisation aussi bien qu'à celles des signaux 32b et 45b des données de bit à "1". De plus, signal de bruit 46a est superposé sur le signal 45a pendant un intervalle de temps 30a de la figure 4.

Le signal retardé 21 sorti en provenance du circuit de retard 14 a la même forme d'onde que celle signal reçu 20b, sauf que la forme d'onde du signal reçu 20b subit une translation vers la droite de la quantité d'un intervalle de temps d'un seul bit, lorsque le temps progresse (vers la droite. En se référant au signal multiplié 22 qui le signal produit entre le signal reçu 20b et le signal retardé 21, un signal 35 est produit ayant une valeur, qui est plus grande que la valeur de seuil Thl, qui est la valeur d'amplitude du signal 23, au niveau d'un point de cadencement 36 de l'intervalle de temps 30b. Ensuite, en réponse à la production du signal 35, le signal 37 est produit dans le signal 24, qui devient ensuite un signal de détection de synchronisation.

Le générateur de signal d'horloge de réception 17a produit le signal 25, qui est entré dans le diviseur de fréquence 1/2 43a. Le diviseur de fréquence 1/2 43a prend la moitié de la fréquence du signal entré 25, de sorte que le signal de sortie 44 en provenance du diviseur de fréquence 1/2 43a s'élève à chaque intervalle de temps de deux bits à partir d'un point de cadencement après l'intervalle de temps deux bits plus un temps de retard constant prédéterminé à partir du point de cadencement de détection de synchronisation. Par conséquent, le signal 44 s'élève respectivement au niveau des points de cadencement 48a et 48b.

Au niveau de chacun des points de cadencement 48a et 48b dans le signal 44, des données du signal 24 sont échantillonnées à des points de cadencement respectifs 49a et 49b, et sont ensuite décodées. données décodées au niveau des points de cadencement respectifs deviennent "0" et "1" dans un ordre des points de cadencement 50a et 50b du signal 44, et ces données sont égales à la séquence de bits de données d'origine transmise "0" et "1".

On notera ici que la multiplication du signal de bruit par le signal 32b produit un signal 51 dans le signal multiplié 22, et cela conduit à la production d'un signal 52 dans le signale 24. Cependant, parce que le point de cadencement, lorsque le signal 52 est produit n'est pas constitué par les flancs avant 48a et 48b du signal 44, un échantillonnage de données n'est effectué, et par conséquent, un décodage peut être correctement exécuté même en présence du signal de bruit Dans la description précédente du second mode de réalisation préféré, le même procédé de détection synchronisation que celui utilisé dans le premier mode de réalisation préféré est utilisé, cependant, présente invention n'est pas limitée à cela. Tout autre procède de détection de synchronisation peut être utilisé aussi longtemps que le poste de transmission transmet deux bits identiques pour chaque bit données alors que le poste de réception multiplie niveau du multiplicateur le signal reçu et le signal retardé, c'est-à-dire le signal reçu retardé d' intervalle de temps d'un seul bit, de sorte que la valeur du signal produit est échantillonnée à chaque intervalle de temps de deux bits et est décodée.

Selon le présent mode de réalisation préféré, le signal de transmission reçu est retardé d'une quantite d'intervalle de temps égale à l'intervalle de temps entre deux signaux d'informations pour produire signal retardé. Ce signal retardé est multiplié par signal reçu pour produire un signal multiplié. Ensuite le signal d'informations est décodé sur la base signal multiplié. Par conséquent, en plus des avantages obtenus par le premier mode de réalisation préféré, les signaux d'informations peuvent être correctement décodés même si le signal de bruit (impulsion) existe entre les données.

TROISIEME <U>MODE DE</U> REALISATION PREFERE r Chacun des circuits de retard utilisés dans les premier et deuxième modes de réalisation préférés peut être réalisé en utilisant une ligne à retard, par exemple, si l'intervalle de temps d'un seul bit est relativement court. Cependant, des difficultés vont apparaître si 1 intervalle de temps d'un seul bit est relativement long, et par conséquent, ce cas est inventé. Ainsi, selon le présent mode de réalisation préféré, un agencement est établi de sorte que le signal retardé peut être produit même si l'intervalle de temps d'un seul bit est relativement long. Cela peut être possible de la manière suivante. Un signal d'entrée est transformé en données numériques par un convertisseur A/D, et les données numériques sont successivement stockées dans une mémoire numérique, à partir de laquelle des données numériques stockées un intervalle de temps d'un seul bit avant sont successivement prises pour une retransformation par un convertisseur en données analogiques. Par l'intermédiaire du processus précédent, un signal analogique retardé d'un intervalle de temps d'un seul bit peut être produit.

On va maintenant décrire un circuit de retard de ce type, comme précédemment, susceptible de fonctionner même si un intervalle de temps d'un seul bit est relativement long. La figure 5 est un schéma fonctionnel représentant une configuration du circuit de retard 14 représenté à la figure 3B. Un composant indiqué par la référence numérique 14 correspond au circuit de retard 14 des premier et deuxième modes de réalisation préférés. De plus, un signal d'entrée 20b et un signal de sortie 21 correspondent respectivement au signal reçu 20b et au signal retardé 21, comme le montrent les figures 1 et 3.

Ce circuit de retard 14/ est muni des composants suivants (a) un convertisseur A/D 53 ; (b) une mémoire numérique 54 du type en anneau ; (c) un convertisseur D/A 55 ; (d) un commutateur 56 pour sélectionner une adresse de la mémoire numérique 54 du type en anneau pour le stockage d'un signal numérique 61 résultant de la transformation A/D ; (e) un pointeur d'adresse de stockage 57 pour indiquer le stockage d'une adresse d'écriture ; (f) un commutateur 58 pour sélectionner une adresse pour lire le signal numérique 61 pour une transformation D/A ; (g) un pointeur 59 pour indiquer l'adresse de lecture ; et (h) un générateur de signal de cadencement 60.

Le générateur de signal cadencement 60 produit les signaux de cadencement suivants (a) un signal de cadencement 63 pour indiquer un cadencement de la transformation A/D pour le convertisseur A/D 53 ; (b) un signal de cadencement 64 pour indiquer un cadencement de commutation pour le commutateur d'adresse de stockage 56 ; (c) un signal de cadencement 65 pour indiquer un cadencement de commutation pour le commutateur d'adresse de lecture 58 ; et (d) un signal de cadencement 66 pour indiquer un cadencement de la transformation D/A pour le convertisseur D/A 55.

Les signaux de cadencement 64 et 65 sont produits de sorte qu'un cycle de commutation T des commutateurs 56 et 58 devient une valeur T (T est un intervalle de temps d'un seul bit /N), où N est le nombre d'échantillons à l'intérieur 'un intervalle de temps d'un seul bit. Le signal 61 est stocké à l'adresse indiquée par le pointeur d'adresse 57 lors de la production du signal de cadencement 64. Après le stockage du signal 61 à l'adresse i, le pointeur d'adresse de stockage 57 indique l'adresse suivante i + 1, et indique ensuite une adresse 1 après l'adresse N. Ainsi, le signal échantillonné 61 est stocké successivement selon une rotation dans l'ordre 1 2, ..., N, 1, 2, ....

D'autre part, d'une manière similaire à celle du pointeur d'adresse de stockage 57, le pointeur d'adresse de lecture 59 indique l'adresse suivante i + 1 après lecture du signal à partir de l'adresse i, et ensuite, indique l'adresse 1 après indication de l'adresse N. Cependant, réellement, le pointeur d'adresse de lecture 59 indique l'adresse qui a été indiquee par le pointeur d'adresse de stockage N fois avant. A savoir, dans ce cas, étant donné que des signaux sont stockés aux adresses circulaires ou cycliques, et par conséquent, que le pointeur d'adresse de lecture 59 indique l'adresse immédiatement après une adresse particulière à partir de l'adresse telle qu'indiquée par le pointeur d'adresse de stockage 57. Lors de la production du signal de cadencement 65, le signal 62 stocké à l'adresse indiquée par le pointeur d'adresse de lecture 59 est lu. Les données lues sont les données stockées un intervalle de temps d'un seul bit avant, et ensuite, un signal retardé est produit, retardé d'un intervalle de temps d'un seul bit.

mémoire numérique 54 du type en anneau doit avoir une capacité mémoire qui est égale ou supérieure à 10 mots en considérant la largeur de bits numériques du convertisseur A/D 53 et du convertisseur D/A 55, en tenant également compte que les opérations d'échantillonnage, de stockage et de lecture de données sont faites au moins 10 fois pendant un intervalle de temps d'un seul bit. La capacité mémoire de la mémoire numérique 54 du type en anneau ne doit pas être inférieure à 100 mots pour les premier et deuxième modes de réalisation préférés, dans lesquels une démodulation est effectuée sur le signal qui comprend le signal de modulation seulement dans une certaine période antérieure d'un intervalle de temps d'un seul bit. C'est parce que le signal modulé dans cette partie particulière de l'intervalle de temps d'un seul bit est échantillonné au moins 10 fois pour les opérations de stockage et de lecture de données, par exemple, afin d'échantillonner les signaux de données pour un intervalle de temps d'un seul bit.

notera ici que le temps requis pour une transformation par le convertisseur A/D 53 et pour le stockage dans la mémoire numérique 54, aussi bien que le temps requis pour une transformation par le convertisseur D/A 55 et pour une lecture à partir de la mémoire numérique 54 doivent être plus courts qu'un intervalle de temps donné par une division de l'intervalle de temps d'un seul bit par le nombre d'échantillons.

circuit de retard 14 du présent mode de réalisation préféré est muni du convertisseur 53, de la mémoire numérique 54 pour le stockage séquentiel des signaux numériques transformés par le convertisseur A/D 53, du convertisseur D/A 55 pour la transformation des signaux numériques stockés dans la mémoire numérique 54, et du générateur de signal de cadencement 60 pour la production de signaux de cadencement pour commander le convertisseur A/D 53, les commutateurs 56 et 58, le convertisseur D/A 55, pour retarder le signal numérique stocké dans la mémoire numérique d'un intervalle de temps prédéterminé et sort ce dernier. Avec le système précédent, il devient possible de stocker le signal de manière séquentielle depuis le convertisseur A/D 53 vers la mémoire numérique 54, aussi bien que prendre ou lire le signal de manière séquentielle à partir de mémoire numérique 54, cela rendant ensuite possible la production du signal retardé même si l'intervalle de temps d'un seul bit est relativement long. OUATRIEME <U>MODE DE</U> REALISATION PREFERE Même avec le système décrit dans le premier mode de réalisation préféré, un modèle spécifique d'inclusion d'un signal de bruit peut provoquer une défaillance de l'appareil de réception lors d'une détection correcte de synchronisation. On va maintenant décrire un procédé susceptible d'effectuer correctement une détection de synchronisation même dans le cas de modèle d'inclusion d'un signal de bruit.

Avant de décrire le procédé précédent, cela vaudrait la peine de regarder le graphique de cadencement de la figure 6, qui est un graphique de cadencement représentant un fonctionnement problématique qui peut être résolu dans un quatrième mode de réalisation préféré selon la présente invention, et qui présente un cas où une détection correcte de synchronisation ne peut pas être effectuée par le procédé selon le premier mode de réalisation préféré.

Les signaux représentés à la figure 6 sont sensiblement les mêmes que ceux de la figure 2 utilisés dans la description du premier mode de réalisation préféré, sauf qu'un signal de bruit 33b est inclus de plus ou appliqué en plus du signal de bruit 33a. On notera que le signal de bruity33a et le signal de bruit 33b sont distants l'un de l'autre d'exactement un intervalle d'un seul bit. Autrement, les deux signaux ont des formes d'onde identiques et sont identiques en ce qui concerne tous les aspects autres que ce cadencement de production.

Le signal de bruit 33b est inclus exactement un intervalle temps d'un seul bit après le signal de bruit 33a. Cela provoque la production d'un signal 67 dans le signal multiplié 22 de la figure 6, lequel, à son tour, provoque la production d'un signal 68 dans le signal 24. Ce signal 68 s'élève avant le véritable signal de detection de synchronisation 37, et cela provoque une erreur dans la détection de synchronisation, parce que le flanc montant ou avant du signal 68 est interprété de façon erronée en tant que détection de synchronisation.

En conséquence, un décodage est effectué au niveau de chacun des flancs avant 69a, 69b, ..., 69e du signal 25, après échantillonnage de données dans le signal 27 au niveau de chacun des points de cadencement 70a, 70b, ..., 70e. Les données de bit décodées résultantes sont à "0" pour la totalité des points de cadencement respectifs 71a, 71b, ..., 71e, étant différentes des informations d'origine dans les données reçues "0", "0" "1", et "1".

La figure 7A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un système de communication du quatrième mode de réalisation préféré selon la présente invention, et la figure 7B est un schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception du système de communication du quatrième mode de réalisation préféré.

L'appareil de transmission pour le poste de transmission diffère de celui du premier mode de réalisation préféré en ce qu'un diviseur de fréquence 3c fonctionne en tant que diviseur de fréquence 1/3 lors de la transmission du bit de synchronisation. Cependant, lors de la transmission du bit de synchronisation, signal d'horloge en provenance du générateur de signal d'horloge de transmission 2 est sorti tel quel, ou sans diviser la fréquence du signal d'horloge de transmission, et ce fonctionnement est le même que celui du premier mode de réalisation préféré. En d'autres termes, l'appareil de transmission pour le poste de transmission sort de manière sûre trois bits de synchronisation, et transmet ensuite les données d'informations à transmettre bit par bit.

D'autre part l'appareil de réception pour le poste de réception diffère de celui du premier mode de réalisation préféré par les trois différences suivantes.

La première différence est que deux circuits de retard 14a et 14b et deux multiplicateurs 15a et 15b sont prévus. Un signal 21a, qui est un signal retardé tel que retardé d'un intervalle de temps d'un seul bit en passant le -signal 20a par un circuit de retard particulier 14a, et un signal 21b, qui est un signal retardé tel que retardé d'un intervalle de temps d'un seul bit en passant le signal 20b par les deux circuits de retard 14a et 14b, sont multipliés par le multiplicateur 15a pour produire un signal multiplié ou produit 22a. Le signal multiplié 22a et le signal reçu 20b sans passage par un quelconque circuit de retard sont multipliés par le multiplicateur 15b pour produire un signal multiplié ou produit triplex 22b, qui est ensuite entré dans le comparateur 16 pour détecter le signal de synchronisation. D'autre part, dans le premier mode de réalisation préféré, le signal retardé obtenu en passant le signal reçu 20a par le circuit de retard particulier 14 est multiplié par le signal reçu 20a, qui n'est passé par aucun circuit de retard, et le signal multiplié ou produit est entré dans le comparateur 16.

La seconde différence est que le signal retardé 21b, qui est passé par les deux circuits de retard 14a et 14b est entré dans le comparateur 18 pour détecter le signal d'informations. D autre part, dans le premier mode de réalisation préféré, le signal qui est passé par le circuit de retard 14 d'un étage particulier est entré dans le comparateur 18.

La troisième différence est que dans le générateur de signal d'horloge de réception 17b, le temps allant de la détection de synchronisation jusqu'au premier flanc montant ou avant du signal d'horloge de réception est fixé à un intervalle de temps pendant trois bits de synchronisation plus un temps de retard constant prédéterminé. D'autre part, dans le premier mode de réalisation préféré, ce temps est fixé à un intervalle de temps de deux bits de synchronisation plus un temps de retard constant prédéterminé. On notera que, dans le présent mode de réalisation préféré, d'une manière similaire à celle du premier mode de réalisation préféré, le générateur de signal d'horloge de réception 17b produit le signal d'horloge de réception qui s'élève à chaque intervalle de temps d'un seul bit à partir du premier flanc montant ou avant de l'horloge de réception.

Ensuite, on va décrire une relation entre les signaux à l'intérieur de 'appareil de réception. La figure 8 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à la figure 7B, et représente une relation entre le signal reçu 20b, les signaux retardés 21a, 21b, le signal multiplié 22b, et ainsi de suite. Chacun des intervalles de temps 30a à<B>301</B> représenté dans le graphique de cadencement de la figure 8 représente un intervalle de temps d'un seul bit.

En se référant maintenant à une forme d'onde du signal reçu 20b, les signaux 31a, 31b et 31c sont respectivement des signaux de bit de synchronisation, et les signaux 32a à 32f sont respectivement des signaux de bit de données d'informations. Cette forme d'onde représente un exemple dans lequel trois bits à "1" sont inclus en tant que signaux de synchronisation, et des données d'informations "0" "0" "0" "1" "1" et " " sont respectivement incluses dans l'ordre des signaux 32a à 32f.

De plus, les signaux 33a et 33b sont respectivement des signaux de bruit, qui apparaissent également en tant que signaux 34a et 34b dans une forme d'onde du signal retardé 21a, et apparaissent en tant que signaux 72a et 72b dans une forme d'onde du signal retardé 21b. On notera ici que chacun des signaux de bruit 33a et 33b a une valeur de pic similaire à celle de forme d'onde de bit de synchronisation et de la forme d'onde de données "1". D'une manière similaire à celle du graphique de cadencement représenté à la figure 6, les signaux de bruit 33a et 33b sont distants l'un de l'autre d'un intervalle de temps 'un seul bit.

Le signal retardé 21a sorti à partir du circuit de retard 14a a la même forme d'onde que celle du signal reçu 20b, sauf que le signal reçu subit une translation vers la droite de la quantité d'un intervalle de temps d'un seul bit, lorsque le temps progresse vers la droite. De plus, le signal retardé 21b obtenu en passant le signal retardé 21a par le circuit de retard 14b a la même forme d'onde que celle du signal retardé 21a, sauf que le signal iretardé 2 subit une translation vers la droite de la quantité d'un intervalle de temps d'un seul bit, à savoir, que le signal reçu 20b subit une translation vers la droite d'un intervalle de temps de deux bits.

En se référant au signal multiplié 22b qui est le signal produit triplex du signal reçu 20b, du signal retardé 21a et du signal retardé 21b, le signal 73 ayant une valeur dépassant la valeur de seuil Thl au niveau 'un point de cadencement 74 est produit, et ensuite, selon la production de ce signal 73, un signal 75 est produit dans le signal 24, qui devient un signal de détection de synchronisation.

Lors de la réception du signal de détection de synchronisation 75, le générateur de signal d'horloge de réception 17b produit le signal d'horloge de réception 25, qui s'élève à chaque intervalle de temps d'un seul bit à partir d'un point de cadencement, un temps retard constant prédéterminé 39 pour la prise de manière sûre des données reçues après un autre point de cadencement, qui est un intervalle de temps trois bits 38b après un flanc avant du signal 75 dans le signal 24. En conséquence, le signal 25 a une forme d'onde ayant un flanc montant ou avant au niveau de .chacun des points de cadencement 76a, 76b, 76c et 76d.

Au niveau de chacun des points de cadencement 76a, 76b, 76c, 76d du signal 25, les données du signal 27 sont échantillonnées au niveau des points de cadencement respectifs 77a, 77b, 77c, et 77d, et ensuite les données échantillonnées sont décodées. Les données décodées au niveau des points de cadencement 78a, 78b, 78c, et 78d donnent respectivement les valeurs 0", "0", "0", et "1", et ces données sont identiques à une série de bits de données reçus "0", "0" 11011, et "1".

Dans l'appareil de i réception précédemment mentionné, selon le mode de réalisation préféré, le signal transmis ainsi que trois bits de signaux de synchronisation sont reçus par le circuit de réception. Le signal reçu est retardé de la quantite d'intervalle de temps entre deux signaux de synchronisation pour produire le premier signal retardé, ensuite, le premier signal retardé est davantage retardé d'une quantité supplémentaire de l'intervalle temps entre les deux signaux de synchronisation pour produire le second signal retardé. Le premier signal retardé, le second signal retardé et le signal reçu sont multipliés pour produire le signal multiplié. signal de synchronisation est détecté sur la base de ce signal multiplié et un décodage est effectué sur la base du signal synchronisation détecté. Avec le système précédent il devient possible de correctement détecter le signal de synchronisation même si le signal de bruit (impulsion) existe avant le signal de synchronisation et si un autre signal de bruit existe à un intervalle de temps égal à l'intervalle de temps entre les deux signaux synchronisation. De plus, il n'y a pas de diminution significative de la vitesse de transmission étant donné que la transmission peut etre effectuée dans une largeur d'impulsion minimale nécessaire comprenant trois bits des signaux de synchronisation suivis la transmission du signal d'informations bit par bit Selon le présent mode de réalisation préféré, l'appareil de transmission pour poste de transmission transmet trois bits du bit de synchronisation. D'autre part, l'appareil de réception pour poste de réception effectue une détection de synchronisation sur la base du signal produit triplex du signal reçu, du signal retardé par un retard d'intervalle de temps d'un iseul bit et du signal retarde par un retard d'intervalle de temps de deux bits. La présente invention n'est pas limitée à cela, par exemple, l'appareil de transmission pour le poste de transmission peut transmettre n bits de bits de synchronisation (n est un entier, et n z 4). Dans un cas de type, l'appareil de réception pour le poste de réception devrait produire une série de signaux retardés par des retards successivement croissants, démarrant à partir d'un retard d'intervalle de temps d'un seul bit jusqu'à un retard de temps de (n - 1) bits, avec un incrément d'intervalle de temps d'un seul bit. L'appareil de réception pour un poste de réception multiplie la totalité de ces signaux retardés et le signal reçu pour produire un signal produit n-plex, et ensuite, détection de synchronisation est effectuée sur la base de ce signal produit n-plex.

Dans ce cas, une détection de synchronisation correcte est possible même si trois signaux de bruit ou plus ayant une différence de temps d'un intervalle de temps d'un seul bit les uns par rapport aux autres sont superposés sur le voisinage du bit de synchronisation, et la valeur de crête des signaux de bruit a un niveau similaire à celui du signal de synchronisation, aussi longtemps que le nombre de signaux de bruit n'est pas supérieur à (n - 1).

CINQUIEME <U>MODE DE</U> REALISATION PREFERE Même avec la configuration décrite dans le deuxième mode de réalisation préféré, un modèle spécifique d'inclusion de bruit peut empêcher l'appareil de réception d'effectuer un décodage correct. On va maintenant décrire un procédé susceptible d'effectuer un décodage correct même dans le cas de modèle d'inclusion dé bruit.

Avant de décrire le procédé précédent, cela vaudrait la peine de regarder le graphique de cadencement de la figure 9, qui est un graphique de cadencement représentant un fonctionnement problématique qui peut être résolu dans un cinquième mode de réalisation préféré selon la présente invention, et qui présente un cas un décodage correct ne peut pas être effectué par le procédé selon le deuxième mode de réalisation préféré. Les signaux représentés à la figure 9 sont sensiblement les mêmes que ceux de la figure 4 utilisés dans la description du deuxième mode de réalisation préféré, sauf qu'un signal de bruit 46b est de plus inclus en plus du signal de bruit 46a. On notera que le signal de bruit 46a et le signal de bruit 46b sont distants l'un de l'autre d'exactement un intervalle de temps d'un seul bit, et les formes d'onde ou analogues représentés à la figure 9 sont les mêmes que celles représentées à la figure 4 sauf pour ce cadencement de production.

Le signal de bruit 46b est superposé exactement un intervalle de temps d'un seul bit avant le signal de bruit 46a. Cela provoque la production d'un signal 79 dans le. signal multiplié 22 comme le montre la figure 9, lequel, à son tour, provoque la production d'un signal 80 dans le signal 24. En conséquence, si des données du signal 24 au niveau de chacun des points de cadencement 49a et 49b sont échantillonnées et décodées au niveau de chacun des flancs avant 48a et 48b du signal 44, les données décodées au niveau de chacun des points de cadencement 50a et 50b deviennent respectivement "1" et "1", en étant différentes des vraies données reçues d'origine "0" et "1".

La figure 10A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste deitransmission d'un système de communication du cinquième mode de réalisation préféré selon la présente invention, et la figure 10B est schéma fonctionnel représentant une configuration d'un appareil de réception pour un poste de réception du système de communication du cinquième mode de réalisation préféré.

L'appareil de transmission pour le poste de transmission diffère de celui du deuxième mode de réalisation préféré en ce qu'un diviseur de fréquence 3d fonctionne en tant que diviseur de fréquence 1/3. D'autre part, dans le deuxième mode de réalisation préfère, le diviseur de fréquence 3b fonctionne en tant que diviseur de fréquence 1/2. En d'autres termes, l'appareil de transmission pour poste de transmission du présent mode de réalisation préféré transmet de manière sûre trois bits de synchronisation, et transmet ensuite trois bits des mêmes données pour chaque bit d'informations. D'autre part, dans le deuxième mode de réalisation préféré, les deux bits de synchronisation sont transmis, suivis par deux bits des mêmes données pour chaque bit d'informations.

L'appareil de réception pour le poste de réception diffère de celui du deuxième mode réalisation préféré selon les trois aspects suivants.

La première différence est que deux circuits de retard 14a et 14b et deux multiplicateurs 15a et 15b sont prévus. Le signal 21a passe seulement par un circuit de retard particulier 14a, qui est un signal retardé 21a par un retard d'un intervalle de temps d'un seul bit. Le signal 21b passe par les deux circuits de retard 14a et 14b, qui est un signal retardé 21b par un retard d'un intervalle de temps de deux bits. Ces deux signaux 21a et 21b sont multipliés par le multiplicateur 15a. Le signal produit ou multiplié obtenu par le multiplicateur 15a est multiplié par le multiplicateur 15b par le signal reçu 20b sans passer par un quelconque circuit de retard, pour produire un signal multiplié ou produit triplex 22b, qui est ensuite entré à la fois dans le comparateur 16 pour détecter le signal de synchronisation et dans le convertisseur S/P 19. D'autre part, dans le deuxième mode de réalisation préféré, le signal retardé 21 obtenu en passant par le seul circuit de retard 14 est multiplié par le signal reçu 20b sans passer par un quelconque circuit de retard, et ensuite, le signal multiplié ou produit obtenu à partir de cette multiplication est entré à la fois dans le comparateur 16 et dans le convertisseur S/P 19.

La deuxième différence est que dans le générateur de signal d'horloge de réception 17b, le temps depuis la détection de synchronisation jusqu'au premier flanc montant ou avant du signal horloge de réception est fixé à un intervalle de temps des trois bits de synchronisation plus un temps de retard constant prédéterminé. D'autre part, dans le deuxième mode de réalisation préféré, ce temps est fixé à un intervalle de temps de deux bits de synchronisation plus le temps de retard prédéterminé.

La troisième différence est qu'un diviseur de fréquence 43b du présent mode de réalisation préféré est un diviseur de fréquence /3 pour échantillonner le signal 25 sorti à partir du générateur de signal d'horloge de réception 17b, à chaque intervalle de temps de trois bits. Dans le deuxième mode de réalisation préféré, le diviseur de fréquence 43a est un diviseur de fréquence 1/2 pour échantillonner le signal 24 sorti en provenance du générateur de signal d'horloge de réception 17a à chaque intervalle de temps de deux bits.

Ensuite, on va décrire une relation entre les signaux à l'intérieur de l'appareil de réception. La figure 11 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à figure 10B, et représente une relation entre le signal reçu 20b, les signaux retardés 21a et 21b, le signal multiplié 22b, et ainsi de suite. Chacun des intervalles de temps 30a à 30i représentés dans le graphique de cadencement de la figure 11 représente l'intervalle de temps pour un seul bit.

En se référant maintenant à une forme onde du signal reçu 20b, les signaux 31a, 31b et 31c sont respectivement des signaux de bit de synchronisation, et signaux 32a, 45a, 81a, 32b, 45b et 81b sont des signaux représentant des données d'informations. Chacun des signaux 32a, 45a, 81a, et des signaux 32b, 81b contient trois bits des mêmes données. C'est parce que l'appareil de transmission pour le poste de transmission transmet trois bits successifs de synchronisation, aussi bien que trois bits successifs du même bit d'informations. Cette forme d'onde représente un exemple dans lequel trois bits de "1" sont inclus dans les signaux 31a, 31b et 31c, en tant que bits de synchronisation, et des données d'informations de "0" "0" "0" "1" "1" et "1" sont respectivement incluses dans les signaux 32a à 81b. Dans ce cas, des bits de données, que l'appareil de transmission pour le poste de transmission souhaite transmettre à l'appareil de réception pour le poste de réception, sont "0" et "1". En d'autres termes, le poste de transmission transmet trois bits des mêmes données.

Les signaux 46a et 46b sont respectivement des signaux de bruit qui apparaissent également en tant que signaux 47a et 47b dans la forme d'onde du signal retardé 21a, et apparaissent en tant que signaux 82a et 82b dans la forme d'onde du signal retardé 21b. On notera ici que chacun des signaux de bruit 46a et 46b a une valeur de crête similaire à celles de la forme d'onde de bit de synchronisation et de la forme onde de données "1". D'une manière similaire à celle du graphique de cadencement représenté à la figure 9, les signaux de bruit 46a et 46b sont distants les uns des autres d'un intervalle de temps d'un seul bit.

signal retardé 21a sorti en provenance du circuit de retard 14a a la même forme d'onde que celle du signal reçu 20b, sauf que le signal reçu 20b subit une translation vers la droite de la quantité d'un intervalle de temps d'un seul bit, lorsque le temps progresse vers la droite. De plus, le signal retardé 21b obtenu en passant le signal retardé 21a par le circuit de retard 14b a la même forme d'onde que celle du signal retardé 21a, sauf que le signal retardé 21a subit translation vers la droite de la quantité d'un intervalle de temps d'un seul bit, à savoir, que le signal reçu 20b subit une translation vers la droite d'un intervalle de temps de deux bits.

En se référant au signal multiplié 22b qui le signal multiplié ou produit triplex du signal reçu 20b, du signal retardé 21a et du signal retardé 21b, un signal 74 ayant une valeur dépassant la valeur de seuil Thl pour l'intervalle de temps 30c est produit. En réponse à la production du signal 74, le signal 75 est produit dans le signal 24, qui devient un signal de détection de synchronisation.

De plus, lors de la réception du signal de détection de synchronisation, le générateur de signal d'horloge de réception 17b produit le signal d'horloge de réception 25, qui s'élève à chaque intervalle de temps d'un seul bit à partir d'un point de cadencement un temps de retard constant /prédéterminé 39 après un autre point de cadencement, qui est un intervalle de temps de trois bits 38b après un flanc avant du signal 75 dans le signal 24. Le signal 25 est entré dans le diviseur de fréquence 1/3 43b, et ensuite, la fréquence du signal 25 est divisée en 1/3 de la frequence du signal 25 de façon à produire un signal ayant 1/3 de la fréquence du signal 25. En conséquence, le signal 44, qui s'élève à chaque intervalle de temps de trois bits à partir d'un point de cadencement d'un intervalle de temps de trois bits plus un temps de retard constant predéterminé à partir d'un autre point de cadencement de la détection de synchronisation. Par conséquent, le signal 44 a une forme d'onde ayant un flanc avant au niveau de chacun des points de cadencement et 83b.

Au niveau de chacun des points de cadencement 83a et 83b dans le signal 44, les données du signal 24 sont échantillonnées au niveau de chacun des points de synchronisation 84a et 84b, et sont décodées. Les données décodées au niveau des points de cadencement et 85b donnent des valeurs "0" et "1", identiques à une série de bits de données d'origine "0" et "1" inclus dans le signal de transmission reçu.

Selon le présent mode de réalisation préféré, le même procédé de détection de synchronisation que celui utilisé dans le quatrième mode de réalisation préféré est utilisé. Cependant, la présente invention n'est pas limitée à cela. Tout autre procédé de détection de synchronisation peut être utilisé, aussi longtemps que le poste de transmission transmet trois bits identiques pour chaque bit de données, alors que le poste de réception échantillonne le signal multiplié ou produit triplex du signal reçu, du signal retardé par un retard d'un intervalle de temps d'un seul bit, et du signal retardé par un retard d'un intervalle de temps de deux bits, et ensuite le signal échantillonné est décodé sur la base du signal d'échantillonnage. Selon le présent mode de réalisation préféré, les signaux transmis munis de trois bits successifs du signal de synchronisation sont reçus par circuit de réception, le signal ainsi reçu est retardé de la quantité de l'intervalle de temps entre deux signaux de synchronisation pour produire le premier signal retardé, et ensuite, le premier signal retardé est davantage retardé d'une quantité supplémentaire de l'intervalle de temps entre les deux signaux de synchronisation pour produire le second signal retardé. Le premier signal retardé, le second signal retardé et le signal reçu sont multipliés pour produire le signal multiplié, et le signal d'informations est décodé sur la base du signal multiplié. Avec le système précédent, il devient possible de décoder correctement le signal d'informations même si le signal de bruit (impulsion) existe au niveau d'un point de cadencement où un signal d'informations est à produire et si un autre signal de bruit existe, distant du signal de bruit d'un intervalle de temps entre les deux signaux d'informations.

Selon le présent mode de réalisation préféré, 'appareil de transmission pour le poste de transmission transmet les mêmes trois bits de synchronisation, et l'appareil de réception pour le poste de réception produit un signal multiplié ou produit triplex du signal reçu, du signal retardé par un retard d'intervalle de temps d'un seul bit et d'un autre signal retardé par un retard d'intervalle de temps de deux bits. Après cela, les données sont décodées sur la base des valeurs échantillonnées après 'échantillonnage du signal produit triplex à l'intervalle de temps de trbis bits. Cependant, la présente invention n'est pas limitée à cela. Par exemple, l'appareil de transmission pour le poste de transmission peut transmettre n bits du bit de synchronisation (n est un entier, et n z 4). Dans un cas de ce type, l'appareil de réception pour le poste de réception produit une série de signaux retardés avec un retard successivement croissant, démarrant depuis un retard d'intervalle de temps d'un seul bit jusqu'à un retard d'intervalle de temps de (n - 1) bits, avec un incrément d'intervalle de temps d'un seul bit. L'appareil de réception pour le poste de réception peut multiplier la totalité des signaux retardés et le signal reçu pour produire un signal produit n-plex, et ensuite les données peuvent être décodées sur la base de valeurs échantillonnées qui sont obtenues par échantillonnage du signal produit n-plex à un intervalle de temps de n bits.

Dans ce cas, un décodage correct est possible même si trois signaux de bruit ou plus ayant chacun des différences de temps d'un intervalle de temps d'un seul bit sont superposés sur le bit d'informations, et la valeur de crête des signaux de bruit a un niveau similaire à celui du signal de synchronisation, aussi longtemps que le nombre de signaux de bruit n'est pas supérieur à n - 1.

Dans l'appareil de réception précédemment mentionné du présent mode de réalisation préféré, le signal série peut, de préférence, comprendre les signaux suivants (a) une pluralité de premiers signaux, chacun d'eux étant le signal de synchronisation, qui sont identiques les uns aux autres, et qui sont distants les uns des autres d'un intervalle de temps prédéterminé ; et (b) une pluralité de seconds signaux, chacun d'eux étant le signal d'informations, qui sont identiques les uns aux autres, et qui sont distants les uns des autres de l'intervalle de temps prédéterminé.

Dans ce cas, le circuit de multiplication produit un premier signal multiplié en multipliant le signal de synchronisation du signal reçu par au moins un signal retardé du signal synchronisation sur la base de la pluralité de premiers signaux, et produit un second signal multiplié en multipliant le signal d'informations du signal reçu par au moins un signal retardé du signal informations sur la base de la pluralité de seconds signaux. Ensuite, le circuit de détection détecte signal de synchronisation sur la base du premier signal multiplié, et détecte le signal d'informations à partir du second signal multiplié sur la base du signal de synchronisation détecté. Par conséquent, non seulement le signal de synchronisation mais également le signal d'informations peuvent être correctement détectes ou décodés même en présence d'un signal de bruit, sans diminution significative de la vitesse de transmission. SIXIEME <U>MODE</U> REALISATION PREFERE Un circuit retard selon le présent mode de réalisation préfère est appliqué aux circuits de retard 14a et 14b dans chacun des quatrième et cinquième modes de réalisation preférés, et comprend une pluralité de circuits de retard 14a utilisés dans le troisième mode de réalisation preféré représenté à la figure 5, dans lequel la pluralité de circuits de retard 14a est reliée en série. figure 12 est un schéma fonctionnel représentant une configuration des circuits de retard 14a et 14b du sixième mode de réalisation préféré.

En se référant maintenant à la figure 12, les circuits de retard 14a et 14b correspondent aux circuits retard 14a et 14b utilisés dans le cinquième mode de réalisation préféré représenté à la figure . De plus, un signal d'entrée 20b un signal de sortie 21a vers et en provenance du circuit de retard 14a correspondent au signal reçu 20b au signal retardé 21a respectivement représentés aux figures 7 et 10. De plus, un signal d'entrée 21a un signal de sortie 21b vers et en provenance du circuit de retard 14b correspondent aux signaux retardés 2 et 21b respectivement représentés aux figures 7 et Le signal de sortie 21a en provenance du circuit de retard 14a sert en tant que signal d'entrée 2 par l'intermédiaire d'une connexion câblée. Chacun des circuits retard 14a et 14b a une configuration interne identique et une fonction identique à celles du circuit retard 14 décrit dans le troisième mode de réalisation préféré, et ne sera, par conséquent, pas davantage détaillé.

Ce qui précède est une description d'un mode de réalisation préféré d'un circuit de retard pour produire un signal retardé par un retard un intervalle de temps de deux bits. Un circuit de retard pour produire un signal retardé par un intervalle de temps de n bits (n est un entier, et n z 3), peut être réalisé en reliant en série n unités du circuit de retard précédent, chacune étant susceptible d'appliquer un retard d'un intervalle de temps d'un seul bit SEPTIEME <U>MODE DE</U> REALISATION PREFERE Même avec le système décrit dans le quatrième mode de réalisation préféré, un modèle specifique d'inclusion de bruit peut , empêcher l'appareil de réception d'effectuer une détection correcte de synchronisation. On va maintenant décrire un procédé susceptible d'effectuer la détection de synchronisation meme dans le cas de modèle d'inclusion de bruit.

Avant de décrire le procédé précédent, cela vaudrait la peine de regarder le graphique de cadencement de la figure 13, qui représente un cas détection correcte de synchronisation ne peut pas être effectuée par le procédé selon le quatrième mode de réalisation préféré, et représente un fonctionnement problématique qui peut être résolu dans un septième mode de réalisation préféré selon la présente invention. Les signaux représentés à la figure 13 sont sensiblement les mêmes que ceux de la figure 8 utilisés dans la description du quatrième mode de réalisation préféré, sauf que les signaux de bruit 33a et 33b représentés à la figure 8 ne sont pas inclus dans le signal reçu 20b, mais un signal de bruit 33c est inclus exactement un intervalle de temps d'un seul bit avant le signal de synchronisation 31a. on notera que le signal de bruit 33c a une valeur de crête similaire à celle des signaux de synchronisation 31a à 31c et à celle des signaux 32d à 32f représentant un bit de données "1".

Seul le signal de bruit particulier 33c est inclus exactement un intervalle de temps d'un seul bit avant le signal de synchronisation 31a. Cela provoque la production d'un signal 86 au niveau d'un point de cadencement 85 dans le signal multiplié 22b de la figure 13, qui, à son tour, provoque la production d'un signal 87 dans le signal 24. Par conséquent, cela conduit à la production d'un flanc avant du signal 87 avant le signal 75 qui serait un signal de détection de synchronisation d'origine, et cela provoque ensuite une défaillance lors de la détectipn de synchronisation.

En conséquence, les données du signal 27 au niveau des points de cadencement 89a, 89b, ..., 89e sont respectivement échantillonnées au niveau de chacun des flancs avant 88a, 88b, ..., 88e du signal 25, et ensuite les données échantillonnées sont décodées. En conséquence, les données au niveau des points de cadencement 90a,. 90b, ..., 90e peuvent être décodées en données de bit contenant "111, 11011, <B>ilote, ilote,</B> et<B>Telle,</B> étant respectivement différentes des données d'informations d'origine "0", "0", "1", "1", et "1".

La figure 14A est un schéma fonctionnel représentant une configuration d'un appareil de transmission pour un poste de transmission d'un système de communication du septième mode de réalisation préféré selon la présente invention, et la figure 14B est un schéma fonctionnel représentant une configuration d'un appareil de reception pour un poste de réception du système de communication du septième mode de réalisation préféré.

L'appareil de transmission pour le poste de transmission du présent mode réalisation préféré diffère de celui du quatrième mode de réalisation préféré en ce qu'un générateur de signal d'horloge de transmission 2a fonctionne d'une manière différente du générateur de signal d'horloge de transmission 2 du quatrième mode de réalisation préféré représenté à la figure 7A. De manière spécifique, lors de la transmission du bit de synchronisation, un intervalle de temps entre les premier et deuxième signaux de synchronisation (auxquels on se réfère dans la suite du document en tant que premier intervalle de bit de synchronisation) diffère d'un intervalle de temps entre les deuxième et troisième signaux de synchronisation (auxquels on se réfère dans la suite du document par deuxième intervalle de bit ,de synchronisation). On notera ici que selon le présent mode de réalisation préféré, le deuxième intervalle de bit de synchronisation est fixé à un intervalle de temps d'un seul bit alors que le premier intervalle de de synchronisation est fixé à un intervalle de temps de 0 6 bit.

L'appareil de réception pour le poste de réception diffère de celui du quatrième mode de réalisation préféré selon les trois différences suivantes.

La première différence est qu'un retard de temps d un circuit de retard 14c est de 0,6 fois le retard de temps du circuit de retard 14b. D'autre part, dans le quatrième mode de réalisation préféré représenté la figure 7B, le temps de retard du circuit de retard 14a est identique au temps de retard du circuit de retard 14b.

La deuxième différence est qu'un signal d'entrée dans le comparateur 18a pour détecter le signal d'informations est le signal reçu 20b qui n'est pas passé par un quelconque circuit de retard. D'autre part, dans le quatrième mode de réalisation préféré représenté à la figure 7B, le signal qui a été passé par les circuits de retard 14a et 14b de deux étages est entré dans le comparateur 18.

La troisième différence est que lors du fonctionnement d'un générateur de signal d'horloge de réception 17c, le temps à partir de la détection de synchronisation jusqu'au premier flanc montant ou avant du signal d'horloge de réception est fixé à un intervalle de temps d'un intervalle de temps d'un seul bit plus un temps de retard constant prédéterminé. D'autre part, dans le quatrième mode de réalisation préféré représenté à la figure 7B, le temps depuis la détection de synchronisation jusqu'au premier flanc montant ou avant du signal dihorloge de réception est fixé à un intervalle de temps de trois bits plus le temps de retard constant prédéterminé. D'une manière similaire à celle du quatrième mode de realisation preféré, le générateur de signal d'horloge de réception 17c du présent mode de réalisation préféré produit un signal d'horloge de réception qui s'élève à chaque intervalle de temps d'un seul bit à partir premier flanc avant du signal d'horloge de réception.

Ensuite, on va décrire une relation entre les signaux à l'intérieur de l'appareil de réception. La figure 15 est un graphique de cadencement représentant un fonctionnement de l'appareil de réception représenté à figure 14B, et représente une relation entre le signal reçu 20b, les signaux retardés 21c et 21b, le signal multiplié 22b, et ainsi de suite. Chacun des intervalles de temps 30, 30a, 30c à 30i représentés dans le graphique de cadencement de la figure 15 représente un intervalle de temps pour un seul bit. Un intervalle de temps 30j représente un intervalle de temps qui est 0,6 fois l'intervalle de temps d'un seul bit.

En se référant maintenant à une forme d'onde du signal reçu 20b, les signaux 31a à 31c sont respectivement les signaux de bit de synchronisation, et les signaux 32a à 32f sont des signaux représentant données d'informations. Cette forme d'onde représente un exemple dans lequel trois bits de "1" sont inclus en tant que signaux de synchronisation, et des données d'informations "0" "0"<B><I>,</I></B> etoil, <B>11111, 11111</B> et "1" sont respectivement incluses dans l'ordre des signaux 32a à 32f.

De plus, un signal 33c est un signal de bruit, qui apparaît également en tant que signal 72d dans une forme d'onde du signal retardé 21b. On notera ici que signal de bruit 33c a une Haleur de crête similaire à celles des signaux de synchronisation 31a à 31c, et à celle des signaux 32d à 32f représentant chacun des données de bit à "1 . Le signal de bruit 33c est produit à une position représentée à la figure 13.

La figure 15 montre que le signal 27a a une forme d'onde lorsque le signal reçu 20b et un signal ayant la valeur de seuil Th2 sont entrés dans un comparateur 18a. Le signal retardé 21c sorti en provenance du circuit de retard 14c a la même forme d'onde que celle du signal reçu 20b, sauf que le signal reçu 20b subit une translation vers la droite d'une quantité d'un intervalle de temps 0,6 bit. De plus, le signal retardé 21b obtenu en passant le signal 21c par le circuit de retard 14b a la même forme d'onde que celle du signal retardé 21a, sauf que le signal retardé 21c subit une translation vers la droite de la quantité d'un intervalle de temps d'un seul bit, à savoir, que le signal reçu 20b subit une translation vers la droite de la quantité d'un intervalle de temps de 1,6 bit.

En se référant au signal multiplié 22b qui est un signal produit triplex du signal reçu 20b, du signal retardé 21c et du signal retardé 21b, le signal 74 est produit en ayant une valeur dépassant la valeur de seuil Thl au niveau d'un point de cadencement 73 pour un intervalle de temps 30c, et ensuite selon la production du signal 74, un signal 75 est produit dans le signal 24, qui devient un signal de détection de synchronisation.

Lors de la réception du signal de détection de synchronisation 75, le générateur de signal d'horloge de réception 17c produit un signal d'horloge de réception 25, qui s'élève à chaque intervalle de temps d'un seul bit à partir d'un point de cadencement un temps de retard constant prédéterminé 39 après un autre point de cadencement qui est un intervalle de temps d'un seul bit 38c après le flanc avant du signal 75 dans le signal 24. Par conséquent, le signal 25 a une forme d'onde qui s'élève au niveau de chacun des points de cadencement 91a, 91b, 91c, 91d, 91e et 91f.

Au niveau de chacun des points de cadencement 91a, 91b, 91c, 91d, 91e et 91f du signal 25, les données du signal 27a sont échantillonnées au niveau de chacun des points de cadencement 92a, 92b, 92c, 92d, 92e et 92f, et ensuite les données échantillonnées sont décodées. Les données décodées donnent respectivement les valeurs "0qu' <B>1</B>0" 11011, <B>11111, 1,</B> 'lltet "1" au niveau des points de cadencement 93a, 93b, 93c, 93d, 93e et 93f, étant identiques à une série de bits de données "0", "0", "0", "1", "1" et "1" inclus dans le signal reçu.

Selon le présent mode de réalisation préféré, le premier intervalle de bit de synchronisation est fixé à 0,6 fois le deuxième intervalle de bit de synchronisation. Cependant, la présente invention n'est pas limitée à cela. Par exemple, le premier intervalle de bit de synchronisation peut être supérieur au deuxième intervalle de bit de synchronisation, ou le premier intervalle de bit de synchronisation peut être exactement un intervalle de temps d'un seul bit alors que le deuxième intervalle de bit de synchronisation peut être plus court ou plus long que celui du premier intervalle de bit de synchronisation, ou analogue, aussi longtemps que le premier intervalle de bit de synchronisation a une longueur de temps différente de celle du deuxième intervalle de bit de synchronisation.

Selon le présent mode de réalisation préféré, le premier intervalle de bit de synchronisation et le deuxième intervalle de bit de synchronisation sont différents l'un de l'autre dans le signal de synchronisation du quatrième mode de réalisation préféré. En conséquence, il devient possible de détecter correctement le signal de synchronisation même si le signal de bruit existe en tête du premier signal de bit de synchronisation d'un intervalle de temps égal à l'intervalle de temps entre les bits de synchronisation.

Selon le present mode de réalisation préféré, l'appareil de transmission pour le poste de transmission transmet trois bits du bit de synchronisation. Cependant, la présente invention n'est pas limitée à cela. Par exemple, l'appareil de transmission pour le poste de transmission peut transmettre n bits du bit de synchronisation (n est un entier, et n z 4). Dans un cas de ce type, un intervalle de temps entre un couple de bits de synchronisation acents peut être différent d'un intervalle de temps entre un autre couple de bits de synchronisation adjacents. Dans ce cas, au moins un intervalle de temps entre un couple de bits de synchronisation adjacents peut être différent d'un intervalle de temps entre les autres couples de bits de synchronisation adjacents, ou une pluralité d'intervalles de temps différents peuvent être fixés entre eux. HUITIEME <U>MODE DE</U> REALISATION PREFERE Des circuits de retard selon le présent mode de réalisation préféré sont appliqués aux circuits de retard 14c et 14d du septième mode de réalisation préféré représenté à la figure 14B, et sont constitués principalement par le remplacement du circuit de retard 14a des circuits de retard 14a et 14b du sixième mode de réalisation préféré représenté à la figure 12 par un circuit de retard 14c pour un autre temps de retard différent du temps de retard ,obtenu par le circuit de retard 14b. La figure 16 est un schéma fonctionnel représentant une configuration de circuits de retard 14c et 14d du présent huitième mode de réalisation préféré.

En se référant à la figure 16, les circuits de retard 14c et 14b représentés à la figure 16 correspondent respectivement aux circuits de retard 14c et 14b représentés à la figure 14B. De plus, un signal d'entrée 20b et un signal de sortie 21c vers et en provenance du circuit de retard 14c correspondent au signal reçu 20b et au signal retardé 21c représentés à la figure 14B. De plus, signal d'entrée 21c et un signal de sortie 21b vers et en provenance du circuit de retard 14b correspondent aux signaux retardés 21c et 21b représentés à la figure 14B. Dans le mode de réalisation préféré, le signal de sortie 21c en provenance du circuit de retard 14c sert en tant que signal d'entrée 21c dans le circuit de retard 14b par l'intermédiaire d'une connexion câblée.

Chacun des circuits de retard 14c et 14d a une configuration interne identique et une fonction identique à celles du circuit de retard correspondant décrit dans le troisième mode de réalisation préféré. Cependant, une différence entre elles est que le nombre L d'échantillons stockés dans une mémoire 54a diffère du nombre M d'échantillons stockés dans une mémoire 54b. Une adresse indiquée par un pointeur d'adresse de stockage 57a de la mémoire 54a est changée selon l'ordre 1, 2, ..., L, 1, 2, ... par un commutateur 56a, alors qu'une adresse indiquée par un pointeur d'adresse de stockage 55b de la mémoire 52b est changée selon l'ordre 1, 2, ..., M, 1, 2, ... par un commutateur 56b.

De plus, le pointeur d'adresse de lecture 59a indique une adresse qui a été indiquée par le pointeur d'adresse de stockage 57a L fois avant, alors que le pointeur d'adresse de lecture 59b indique une adresse a été indiquée par le pointeur d'adresse de stockage 57b M fois avant. Les autres opérations de base sont les mêmes que celles dans le sixième mode de réalisation préféré représenté à la figure 12.

Selon le présent mode de réalisation préféré, le circuit de retard est constitué pour un cas dans lequel nombre de bits de synchronisation est égal à trois.

Pour n bits du bit de synchronisation (n est un entier, n z 4), n - 1 unités des circuits de retard stockant chacune des nombres différents d'échantillons devraient etre prévues dans une connexion en série. <U>EFFETS AVANTAGEUX DES MODES DE</U> REALISATION PREFERES Selon les modes de réalisation préférés de la présente invention, on propose un appareil de réception pour recevoir un signal série composé d'une séquence de signaux transmis par l'intermédiaire d'un support de transmission, comprenant un circuit de réception pour recevoir en tant que signal reçu un signal série, qui est une séquence de signaux incluant au moins l'un d'un signal de synchronisation et d'un signal d'informations, et qui comprend une pluralité de signaux identiques uns aux autres et distants les uns des autres d'un intervalle de temps prédéterminé ; un circuit de retard pour produire un signal retardé en retardant le signal reçu, reçu le circuit de réception, de l'intervalle de temps prédéterminé ; un circuit de multiplication pour produire un signal multiplié en multipliant le signal reçu le signal retardé ; et un circuit de détection pour détecter au moins l'un signal de synchronisation et du signal d'informations, sur la base du signal multiplié.

conséquent, l'appareil de réception selon les modes réalisation préférés de la présente invention peut correctement détecter ou décoder au moins l'un du signal synchronisation et du signal d'informations même en présence d'un signal de bruit, sans diminution significative de la vitesse de transmission.

Dans l'appareil de réception précédemment mentionne, chacun de la pluralité de signaux est, de préférence, le signal de synchronisation, et le circuit de détection détecte le signal de synchronisation sur la base du signal multiplié. De plus, le circuit de détection détecte, de préférence, le signal d'informations à partir du signal reçu, sur la base du signal synchronisation détecté. Par conséquent, le signal de synchronisation et le signal d'informations peuvent être correctement détectés même si le signal de bruit (impulsion) existe avant le signal synchronisation. De plus, il n'y a pas de diminution significative de la vitesse de transmission étant donne que la transmission peut être effectuée en une largeur d'impulsion minimale nécessaire comprenant deux bits signal de synchronisation suivis par la transmission du signal informations bit par bit.

Dans l'appareil de réception précédemment mentionne, chacun de la pluralité de signaux est, de préférence, le signal d'informations, et le circuit de détection détecte le signal d'informations sur la base du signal multiplié. Par conséquent, le signal d'informations peut être correctement détecté même si le signal de bruit (impulsion) existe avant le signal d'informations. Dans l'appareil de réception précédemment mentionné, la pluralité de signaux comprend, de préférence, des premier, deuxième et troisième signaux identiques les uns aux autres et distants les uns des autres d'intervalles de temps prédéterminés. Le circuit de retard produit un premier signal retardé en retardant le signal reçu d'un intervalle de temps égal à un intervalle de temps entre les premier et troisième signaux, et produit un second signal retardé en retardant le signal reçu d'un intervalle de temps égal à un intervalle de temps entre les deuxième et troisième signaux. Ensuite, le circuit de multiplication produit un signal multiplié en multipliant les premier et second signaux retardés par le signal reçu. Par conséquent, le signal d'informations peut être correctement décodé même s'il y a un signal de bruit (impulsion) inclus avant le signal et s'il y a un autre signal de bruit distant de l'autre signal de bruit d'un intervalle de temps égal à l'intervalle de temps entre les deux signaux, sans diminution significative de la vitesse de transmission.

Dans l'appareil de réception précédemment mentionné, chacun du premier signal, du deuxième signal et du troisième signal est, de préférence, le signal de synchronisation, et le circuit de détection détecte le signal de synchronisation sur la base du signal multiplié. De plus, le circuit de détection détecte, de préférence, le signal d'informations à partir du signal reçu, sur la base du signal de synchronisation détecté. Par conséquent, le signal de synchronisation peut être correctement décodé même s'il y a un signal de bruit (impulsion) inclus avant le signal de synchronisation et s'il y a un autre signal de bruit distant de l'autre signal de bruit d'un intervalle de temps égal à l'intervalle de temps entre deux signaux de synchronisation. Encore davantage, il n'y a de diminution significative de la vitesse de transmission étant donné que la transmission peut être effectuée en une largeur d'impulsion minimale nécessaire comprenant les trois bits de signaux de synchronisation suivis par la transmission des signaux d'informations bit Dans l'appareil de réception précédemment mentionne, l'intervalle de temps entre les premier deuxième signaux est, de préférence, différent de l'intervalle de temps entre les deuxième et troisième signaux. Par conséquent, il devient possible de détecter correctement le signal de synchronisation même si le signal de bruit existe avant le premier signal de synchronisation d'un intervalle de temps égal à l'intervalle de temps entre deux signaux de synchronisation adjacents.

Dans l'appareil de réception précédemment mentionne, le signal série comprend, de préférence, les signaux suivants (a) une pluralité de premiers signaux, chacun d'eux étant le signal de synchronisation, qui sont identiques les uns aux autres, et qui sont distants les uns des autres d'un intervalle de temps prédéterminé ; et (b) une pluralité de seconds signaux, chacun d'eux étant le signal d'informations, qui sont identiques les uns aux autres, et qui sont distants les uns des autres de l'intervalle de temps prédéterminé, dans lequel le circuit de multiplication produit un premier signal multiplié en multipliant le signal de synchronisation du signal reçu par au moins un signal retardé signal de synchronisation sur la base de la pluralité de premiers signaux, et produit un second signal multiplié en multipliant le signal d'informations du signal reçu par au moins un signal retardé du signal d'informations sur la base de la pluralité de seconds signaux, et dans lequel le circuit de détection détecte le signal de synchronisation sur la base premier signal multiplié, et détecte le signal d'informations à partir du second signal multiplié sur la base du signal de synchronisation détecté.

Par conséquent, non seulement le signal de synchronisation mais également le signal d'informations peuvent être correctement décodés ou détectés même en présence d'un signal de bruit, sans diminution significative de la vitesse de transmission.

Dans l'appareil de réception précédemment mentionné, le circuit de retard comprend, de préférence un convertisseur A/D pour transformer les signaux analogiques reçus en signaux numériques , mémoire numérique pour stocker de manière séquentielle des signaux numériques transformés par le convertisseur A/D ; convertisseur D/A pour transformer les signaux numériques stockés dans la mémoire numérique en signaux analogiques ; et générateur de cadencement pour produire des signaux de cadencement pour commander le convertisseur A/D, mémoire numérique et le convertisseur D/A pour retarder les signaux analogiques reçus de l'intervalle de temps prédéterminé et pour sortir les signaux retardes.

Par conséquent, il devient possible de stocker successivement des signaux en provenance du convertisseur A/D dans la mémoire numérique tout en prenant successivement au Même moment les signaux stockés dans la mémoire numérique, rendant possible la production d'un signal retardé par un long temps retard plus, selon les modes de réalisation préféres de la présente invention, on propose un système de communication comprenant un appareil de transmission pour transmettre signal série, qui est une séquence de signaux incluant au moins l'un d'un signal de synchronisation et d' signal d'informations, et qui comprend une pluralité de signaux identiques les uns aux autres et distants les uns des autres d'un intervalle de temps prédéterminé et appareil de réception pour recevoir le signal série transmis par l'appareil de transmission l'intermédiaire d'un support de transmission, et dans lequel l'appareil de réception comprend circuit de réception pour recevoir le signal série en tant que signal reçu ; un circuit de retard pour produire un signal retardé en retardant le signal reçu, reçu par circuit de réception, de l'intervalle de temps prédéterminé ; un circuit de multiplication pour produire un signal multiplié en multipliant le signal reçu par le signal retardé ; et un circuit de détection pour détecter au moins l'un signal de synchronisation et du signal d'informations, sur la base du signal multiplié.

conséquent, au moins l'un du signal synchronisation et du signal d'informations peut être correctement décodé même en présence d'un signal bruit sans diminution significative de la vitesse transmission.

Bien que la présente invention ait éte completement décrite en relation avec les modes de réalisation préférés de cette dernière en se référant aux dessins annexés, notera que différents changements et modifications vont être évidents aux hommes de l'art sans sortir de l'esprit ni du domaine de l'invention.

Claims (11)

<U>REVENDICATIONS</U>

1. Appareil de réception pour recevoir un signal série composé d'une séquence de signaux transmis par l'intermédiaire d'un support de transmission, caractérise en ce qu'il comprend un circuit de réception pour recevoir, en tant que signal reçu (20b), un signal série, qui est une séquence signaux incluant au moins l'un un signal de synchronisation et d'un signal d'informations, et qui comprend une pluralité de signaux identiques les uns aux autres et distants les uns des autres d'un intervalle de temps prédéterminé ; un circuit de retard (14) pour produire un signal retardé (21) en retardant ledit signal reçu Ob), reçu par ledit circuit de réception, dudit intervalle de temps prédéterminé ; un circuit de multiplication (15) pour produire un signal multiplié (22) en multipliant ledit signal reçu (20b) par ledit signal retardé (21) ; et un circuit de détection (16, 18) pour détecter au moins l' du signal de synchronisation et du signal d'informations, sur la base du signal multiplié (22).

2. Appareil de réception selon la revendication 1, caractérisé en ce que chacun de ladite pluralité de signaux est le signal de synchronisation, en que ledit circuit de détection (16, 18) détecte le signal de synchronisation sur la base du signal multiplié (22).

3. Appareil de réception selon la revendication 2, caractérisé en ce que lédit circuit de détection (16, 18) détecte le signal d'informations à partir dudit signal reçu (20b), sur la base dudit signal de synchronisation détecté.

4. Appareil de réception selon la revendication 1, caractérisé en ce que chacun de la pluralité de signaux est le signal d'informations, et en ce que ledit circuit de détection (16, 18) détecte le signal d'informations sur la base signal multiplié (22).

5. Appareil de réception selon la revendication 1, caractérisé en ce que ladite pluralité signaux comprend des premier, deuxième et troisième signaux identiques les uns aux autres et distants uns des autres d'intervalles de temps prédéterminés, en ce que ledit circuit de retard (14) produit un premier signal retardé (21) en retardant ledit signal reçu (20b) d'un intervalle de temps egal à un intervalle de temps entre les premier et troisième signaux et produit un second signal retarde (21) en retardant ledit signal reçu (20b) d'un intervalle de temps égal à un intervalle de temps entre deuxième et troisième signaux, et en ce que ledit circuit de multiplication (15) produit un signal multiplié (22) en multipliant les premier et second signaux retardés par ledit signal reçu ( ).

6 Appareil de réception selon la revendication 5, caractérisé en ce que chacun du premier signal, du deuxième signal et du troisième signal est le signal de synchronisation, et en ce que ledit circuit de détection (16, 18) détecte le signal de synchronisation sur la base du signal multiplié (22).

7 Appareil de réception selon la revendication 6, caractérisé en ce que ledit circuit de détection (16, ) détecte le signal d'informations à partir dudit signal reçu (20b), sur la base dudit signal de synchronisation détecté.

8 Appareil de réception selon la revendication 5, caractérisé en ce que l'intervalle .de temps entre les premier et deuxième signaux est différent de l'intervalle de temps entre les deuxième et troisième signaux.

9 Appareil de réception selon la revendication 1, caractérisé en ce que le signal série comprend les signaux suivants (a) une pluralité de premiers signaux, chacun d'eux étant le signal de synchronisation, qui sont identiques les uns aux autres, et qui sont distants les uns autres d'un intervalle de temps prédétermine ; et une pluralité de seconds signaux, chacun d'eux étant le signal d'informations, qui sont identiques les uns aux autres, et qui sont distants uns des autres de l'intervalle de temps prédéterminé en ce que ledit circuit de multiplication (15) produit un premier signal multiplié (22) en multipliant le signal de synchronisation dudit signal reçu ( ) par au moins un signal retardé (21) dudit signal de synchronisation sur la base de ladite pluralité de premiers signaux, et produit un second signal multiplié (22) en multipliant le signal d'informations dudit signal reçu (20b) par au moins un signal retardé (21) dudit signal d'informations sur la base de ladite pluralité de seconds signaux, et ce que ledit circuit de détection 16, 18) détecte le signal de synchronisation sur la base dudit premier signal multiplié (22), et détecte signal d'informations à partir dudit second signal multiplié (22) la base dudit signal de synchronisation détecté.

10. Appareil de réception selon la revendication 1, caractérisé en ce que ledit circuit de retard (14) comprend convertisseur A/D (53) pour transformer les signaux analogiques reçus en signaux numériques ; mémoire numérique (54) pour stocker manière séquentielle des signaux numériques transformés par ledit convertisseur A/D (53) ; un convertisseur D/A (55) pour transformer les signaux numériques stockés dans ladite mémoire numérique (54) en signaux analogiques ; et un générateur de cadencement pour produire des signaux de cadencement pour commander ledit convertisseur A/D (53), ladite mémoire numérique (54) et ledit convertisseur D/A (55) pour retarder les signaux analogiques reçus dudit intervalle temps prédéterminé et pour sortir des signaux retardés

11. Système de communication caractérisé en ce qu'il comprend un appareil de transmission pour transmettre un signal série, qui est une séquence de signaux incluant au moins l'un d'un signal de synchronisation d'un signal d'informations, et qui comprend une pluralité de signaux identiques les uns aux autres et distants les uns des autres d'un intervalle de temps prédéterminé ; et appareil de réception pour recevoir signal série transmis par l'appareil de transmission par l'intermédiaire d'un support de transmission, dans lequel ledit appareil de réception comprend circuit de réception pour recevoir signal série en tant que signal reçu (20b) ; un circuit de retard (14) pour produire un signal retardé (21) en retardant ledit signal reçu Ob), reçu par ledit circuit de réception, dudit intervalle de temps prédéterminé ; un circuit de multiplication (15) pour produire un signal multiplié (22) en multipliant ledit signal reçu (20b) par ledit signal retardé (21) ; et un circuit de détection (16, 18) pour detecter au moins 'un du signal de synchronisation et du signal d'informations, sur la base du signal multiplié (22). Système de communication selon la revendication 11, caractérisé en ce que chacun de ladite pluralité de signaux est le signal de synchronisation, en ce que ledit circuit de détection 16, 18) détecte le signal de synchronisation sur base du signal multiplié (22). 13. Système de communication selon la revendication 12, caractérisé en ce que ledit circuit détection (16, 18) détecte le signal d'informations partir dudit signal reçu (20b), sur la base dudit signal de synchronisation détecté. 14. Système de communication selon la revendication 11, caractérisé en ce que chacun de ladite pluralité de signaux est le signal d'informations, et en ce que ledit circuit de détection (16, 18) detecte le signal d'informations sur la base du signal multiplié (22). 15. Système de communication selon la revendication 11, caractérisé en ce que ladite pluralité de signaux comprend des premier, deuxième et troisième signaux identiques les uns aux autres et distants les uns des autres d'intervalles de temps prédéterminés, en ce que ledit circuit de retard ( ) produit un premier signal retardé (21) en retardant ledit signal reçu (20b) d'un intervalle de temps égal à un intervalle de temps entre les premier troisième signaux, et produit un second signal retardé (21) en retardant ledit signal reçu (20b) d'un intervalle de temps égal à un intervalle de temps entre deuxième troisième signaux, et en ce que ledit circuit de multiplication (15) produit un signal multiplié (22) en multipliant les premier et second signaux retardés par ledit signal reçu (20b). 16. Système de communication selon la revendication 15, caractérisé en ce que chacun du premier signal, du deuxième signal et du troisième signal est signal de synchronisation, et en ce que ledit circuit de détection (16, 18) détecte le signal de synchronisation sur base du signal multiplié (22). 17. Système de communication selon la revendication 16, caractérisé en ce que ledit circuit de détection (16, 18) détecte le signal ,d'informations à partir dudit signal reçu (20b), sur la base dudit signal de synchronisation détecté. Système de communication selon la revendication 15, caractérisé en ce que l'intervalle de temps entre les premiers et deuxièmes signaux est différent de l'intervalle de temps entre les deuxièmes et troisièmes signaux. Système de communication selon la revendication 11, caractérisé en ce que ledit signal série comprend les signaux suivants une pluralité de premiers signaux, chacun d'eux étant le signal de synchronisation, qui sont identiques les uns aux autres, et qui sont distants les uns autres d'un intervalle de temps prédéterminé ; et une pluralité de seconds signaux, chacun d'eux étant le signal d'informations, qui sont identiques les uns aux autres, et qui sont distants les uns des autres de l'intervalle de temps prédéterminé en ce que ledit circuit de multiplication ( ) produit un premier signal multiplié (22) en multipliant le signal de synchronisation dudit signal reçu (2 par au moins un signal retardé (21) dudit signal de synchronisation sur la base de ladite pluralité de premiers signaux, et produit un second signal multiplié (22) multipliant le signal d'informations dudit signal reçu (20b) par au moins un signal retardé (21) dudit signal d'informations sur la base de ladite pluralité de seconds signaux, et ce que ledit circuit de détection (16, 18) détecte le signal de synchronisation sur la base dudit premier signal multiplié (22), et détecte le signal d'informations à partir dudit second signal multiplié (22) la base dudit signal de synchronisation détecté. 20. Système de communication selon la revendication 11, caractérisé en ce que ledit circuit retard (14) comprend un convertisseur A/D (53) pour transformer les signaux analogiques reçus en signaux numériques ; une mémoire numérique (54) pour stocker de manière séquentielle des signaux numériques transformés par ledit convertisseur A/D (53) ; un convertisseur D/A (55) pour transformer les signaux numériques stockés dans ladite mémoire numérique (54) en signaux analogiques ; un générateur de cadencement pour produire des signaux de cadencement pour commander ledit convertisseur A/D (53), ladite mémoire numérique (54) et ledit convertisseur D/A (55) pour retarder les signaux analogiques reçus dudit intervalle de temps prédéterminé et pour sortir des signaux retardés.