JPS5842336A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
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- JPS5842336A JPS5842336A JP56141388A JP14138881A JPS5842336A JP S5842336 A JPS5842336 A JP S5842336A JP 56141388 A JP56141388 A JP 56141388A JP 14138881 A JP14138881 A JP 14138881A JP S5842336 A JPS5842336 A JP S5842336A
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- circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、他から送られてきた信号に同期したクロッ
ク信号1得るクロ、り信号発生回路に関する。
ク信号1得るクロ、り信号発生回路に関する。
一ディゾタル信号の伝送にお−て紘、通常、第2図ムに
示されるように、その一連の信号の頭初にビット同期を
とるための@1″、@O”。
示されるように、その一連の信号の頭初にビット同期を
とるための@1″、@O”。
111N、1″O”、′″1″、@O”、・・、′1”
、“0”の10数ピ、トの、ラン・イン信号またはビッ
ト同期信号勢、と呼ばれる信号(以)、この明細書では
ラン・イン信号という)、IIR%rhでバイト同期を
とるための、7レーZンダ・コード等とも呼ばれるバイ
ト同期信号、以下アイデンティファイに続いてデータと
いうフォーマ、トを用いることが多い、そして受信側で
はこのラン・イン信号に同期したクロ、り信号を発生し
、このクロ、り信号によりデータの読み取)を行なうの
であるが、伝送の途中でこのラン・イン信号の一部が欠
落したり、あるいはパルス性のノイズがこのう“ン・イ
ン信号に混入することがある。
、“0”の10数ピ、トの、ラン・イン信号またはビッ
ト同期信号勢、と呼ばれる信号(以)、この明細書では
ラン・イン信号という)、IIR%rhでバイト同期を
とるための、7レーZンダ・コード等とも呼ばれるバイ
ト同期信号、以下アイデンティファイに続いてデータと
いうフォーマ、トを用いることが多い、そして受信側で
はこのラン・イン信号に同期したクロ、り信号を発生し
、このクロ、り信号によりデータの読み取)を行なうの
であるが、伝送の途中でこのラン・イン信号の一部が欠
落したり、あるいはパルス性のノイズがこのう“ン・イ
ン信号に混入することがある。
この発明は、ラン・イン信号の一部が欠落したりパルス
性のノイズが混入した夛した場合でもこれを補正して安
定なラン・イン信号を復元し、この復元されたラン・イ
ン信号に基づいて安定なりロック信号を発生することの
できる構成簡単なり口、り信号発生回路を提供すること
?r目的とする・ 以下、本発明の一実施例について図面を参照しながら説
明する。第1図において、送られてき念ディジタル信号
が入力端子lに加えられ、入力端子2に与えられるダー
ト信号により、このディジタル信号がダート回路8でゲ
ートされる。デートされたディジタル信号は、シフトす
る記憶素子たとえにシフトレジスタ4に送られる。この
シフトレジスタ4轄、・水晶発II器6によ多発生され
るシフト・パルスによりシフトしている。この水晶発振
器すの周波数F#i、、入力ディジタに信号のピット・
レー)Brの整数倍(n倍)とし、 F=n−Br とする。そしてシフトレジスタ4の記憶素子数Mは、m
を整数として M=2mm− とする。
性のノイズが混入した夛した場合でもこれを補正して安
定なラン・イン信号を復元し、この復元されたラン・イ
ン信号に基づいて安定なりロック信号を発生することの
できる構成簡単なり口、り信号発生回路を提供すること
?r目的とする・ 以下、本発明の一実施例について図面を参照しながら説
明する。第1図において、送られてき念ディジタル信号
が入力端子lに加えられ、入力端子2に与えられるダー
ト信号により、このディジタル信号がダート回路8でゲ
ートされる。デートされたディジタル信号は、シフトす
る記憶素子たとえにシフトレジスタ4に送られる。この
シフトレジスタ4轄、・水晶発II器6によ多発生され
るシフト・パルスによりシフトしている。この水晶発振
器すの周波数F#i、、入力ディジタに信号のピット・
レー)Brの整数倍(n倍)とし、 F=n−Br とする。そしてシフトレジスタ4の記憶素子数Mは、m
を整数として M=2mm− とする。
このように設定しておいて、まず第2eVAの時点t、
のように入力信号にラン・イン信号が現われる前(ある
1は現われ走峙点)に、r−ト回路8fP<。シフト・
/fルスFi前述のように入力信号のlピ、トに対し1
個あるから、入力信号の1ビ、)Fi、a回すングリン
グを受けてシフトレジスタ4に送夛込まれる。このシフ
トレジスタ4の記憶素子数Mli前述の通り2mmであ
るから、入力信号の2mビ、ト分がこのシフトレジスタ
4に記憶されることになる。その九め、ラン・イン信号
がシフトレジス4に入力され始めてから2mピ、ト分の
入力が終った時点よ勺、シフトレジスタ4の出力に、第
2図IIK示すような、入力と完全に同相なラン・イン
信号が現われ始める。この時点會過ぎ未だ人力のラン・
イン信号が終了しない1′&4jの適宜な時点、たとえ
Rm2r111Aの時点t2でケ゛−ト回路8を閉じて
入力を止める。
のように入力信号にラン・イン信号が現われる前(ある
1は現われ走峙点)に、r−ト回路8fP<。シフト・
/fルスFi前述のように入力信号のlピ、トに対し1
個あるから、入力信号の1ビ、)Fi、a回すングリン
グを受けてシフトレジスタ4に送夛込まれる。このシフ
トレジスタ4の記憶素子数Mli前述の通り2mmであ
るから、入力信号の2mビ、ト分がこのシフトレジスタ
4に記憶されることになる。その九め、ラン・イン信号
がシフトレジス4に入力され始めてから2mピ、ト分の
入力が終った時点よ勺、シフトレジスタ4の出力に、第
2図IIK示すような、入力と完全に同相なラン・イン
信号が現われ始める。この時点會過ぎ未だ人力のラン・
イン信号が終了しない1′&4jの適宜な時点、たとえ
Rm2r111Aの時点t2でケ゛−ト回路8を閉じて
入力を止める。
シフト・パルスの周波数F=nBrのvh t;j入力
信号の1ビ、ト中に何回サンプリングするかを1袷る値
である。シ、たがって1/nはサングリングσ゛ジッタ
ーを示すこととなり、たとえ#i′n =8とするとジ
ッターはデータ巾の士&26−となり、n=16とする
とデータ巾の約±8−となる6つまり素子数2m11の
シフトレジスタ4#′i、水晶発振器5の精度で正確な
2mビ、トの遅砥紫子であると考えてよい。
信号の1ビ、ト中に何回サンプリングするかを1袷る値
である。シ、たがって1/nはサングリングσ゛ジッタ
ーを示すこととなり、たとえ#i′n =8とするとジ
ッターはデータ巾の士&26−となり、n=16とする
とデータ巾の約±8−となる6つまり素子数2m11の
シフトレジスタ4#′i、水晶発振器5の精度で正確な
2mビ、トの遅砥紫子であると考えてよい。
ここで1ピツトのサンプリング数mを8.mf8とする
と、シフトレジスタ4の各素子の記憶内容れ、ある時点
で第815!!Iのようになる。ラン−イン信号#i”
1 ”、 、 ” O” 、 s 1 # 、 am
On 、、。
と、シフトレジスタ4の各素子の記憶内容れ、ある時点
で第815!!Iのようになる。ラン−イン信号#i”
1 ”、 、 ” O” 、 s 1 # 、 am
On 、、。
の繰シ返しであるから、16個ずつ離れた、たとえば1
6番目、82番目、48番目の各素子の記憶内容はすべ
て′l”であるかあるいはすべて0“′である筈である
。そこでたとえば16番目、82番目、48番目の各素
子の出力を補正Ii路6に導ひき、8つの出力の多数決
管とるものとする。すると、たとえに第8図Oように1
ビツトが欠落し、48番目の素子の出力が@1′となる
筈のところが@O”になってし1つていたとしても多数
決により11″を補正回路6から得ることかで龜て、こ
の欠落を補正することができる。また、10”となるべ
きところ、パルス性ノイズて@l”となってしまっても
多数決によ5”o”に補正し、結果的にノイズ’t*夛
除くことができる。シフトレジスタ4の各素子の記憶内
容はシフト・パルスによって順次シフトしていくもので
あるから、1個の補正回路でラン・イン信号の一部の欠
落を補正し、また混入したパルス性のノイズも除去し、
完全なうン・イン信号を復元することがてきる。上述の
ように醜=8の場合補正回路6の出力は第21CK示す
ようなものとなる。仁の補正回路6の出力を微分回路7
に送って、立ち上)時の微分・ダルス會得、この微分ノ
々ルスによりて水晶発振器6かもqシフト・ノ々ルスt
カウントするカウンタ8會リセ、トする。そしてこのカ
ウンタ80「4」の出力を取ジ出して出力端子9に送れ
ば、この出力端子9KFiシフト・ノ臂ルスの4個毎K
”0″、”l”金繰シ返す、すなわちビ。
6番目、82番目、48番目の各素子の記憶内容はすべ
て′l”であるかあるいはすべて0“′である筈である
。そこでたとえば16番目、82番目、48番目の各素
子の出力を補正Ii路6に導ひき、8つの出力の多数決
管とるものとする。すると、たとえに第8図Oように1
ビツトが欠落し、48番目の素子の出力が@1′となる
筈のところが@O”になってし1つていたとしても多数
決により11″を補正回路6から得ることかで龜て、こ
の欠落を補正することができる。また、10”となるべ
きところ、パルス性ノイズて@l”となってしまっても
多数決によ5”o”に補正し、結果的にノイズ’t*夛
除くことができる。シフトレジスタ4の各素子の記憶内
容はシフト・パルスによって順次シフトしていくもので
あるから、1個の補正回路でラン・イン信号の一部の欠
落を補正し、また混入したパルス性のノイズも除去し、
完全なうン・イン信号を復元することがてきる。上述の
ように醜=8の場合補正回路6の出力は第21CK示す
ようなものとなる。仁の補正回路6の出力を微分回路7
に送って、立ち上)時の微分・ダルス會得、この微分ノ
々ルスによりて水晶発振器6かもqシフト・ノ々ルスt
カウントするカウンタ8會リセ、トする。そしてこのカ
ウンタ80「4」の出力を取ジ出して出力端子9に送れ
ば、この出力端子9KFiシフト・ノ臂ルスの4個毎K
”0″、”l”金繰シ返す、すなわちビ。
ト巾の中間点で′″O″から11″(あるいは”1”か
ら10″)に反転するクロ、り信号が得られる。このク
ロ、り信号は、そのジッターが前述と同様にデータ巾に
対してきわめて小さなものとなり、N[a水晶発振器6
の精度に依存し、正確で安定な1のどなる・ シフトレジスタ4の素子数を多くシ、たとえばm =
6とすると、ラン・イン信号のma期間は10ビット以
上必要となるが、その代夛、bビ、トのうち4ビツトの
一致て補正する!によシさら忙積分効果を上けることが
てきた〕、6ビ、トのうち8ビ、トの一致て補正するこ
ともでき、補正効果管よ〕大きくシ、それだりよシ安定
なりa、り信号tlIることがてきる・上述のようにシ
フトレジスタ40記*嵩子数を偶数ビット分としておく
と、その出力祉入力と全く同相になる。七ζで第11!
!i2のダート(ロ)路80代フに第4Eまた線熱6図
りように切替器10會級続し、シフトレジスタ4に対す
る入力を第2図の時点t、で入力端子lからシフトレジ
スタ4の出力に切〕替えるようにする。すると、シフト
レジスタ4の記憶内容が巡1し始め、水晶発振器6の精
度で無flK逐貌するラン・イン信号kll12rl!
JDK示すように得ることがてきる。
ら10″)に反転するクロ、り信号が得られる。このク
ロ、り信号は、そのジッターが前述と同様にデータ巾に
対してきわめて小さなものとなり、N[a水晶発振器6
の精度に依存し、正確で安定な1のどなる・ シフトレジスタ4の素子数を多くシ、たとえばm =
6とすると、ラン・イン信号のma期間は10ビット以
上必要となるが、その代夛、bビ、トのうち4ビツトの
一致て補正する!によシさら忙積分効果を上けることが
てきた〕、6ビ、トのうち8ビ、トの一致て補正するこ
ともでき、補正効果管よ〕大きくシ、それだりよシ安定
なりa、り信号tlIることがてきる・上述のようにシ
フトレジスタ40記*嵩子数を偶数ビット分としておく
と、その出力祉入力と全く同相になる。七ζで第11!
!i2のダート(ロ)路80代フに第4Eまた線熱6図
りように切替器10會級続し、シフトレジスタ4に対す
る入力を第2図の時点t、で入力端子lからシフトレジ
スタ4の出力に切〕替えるようにする。すると、シフト
レジスタ4の記憶内容が巡1し始め、水晶発振器6の精
度で無flK逐貌するラン・イン信号kll12rl!
JDK示すように得ることがてきる。
この場合補正(ロ)路6til14aK示すように巡回
回路中に設りてtよいし、第6aK示すように信号の取
り出し回路に般社て亀よ−、第4図のように巡回回路中
Kllけると、最初O[過てラン・イン信号が補正され
、シフトレジスタ4に記憶され巡回するラン・イン信号
は完全に復元されたものとなる。第6図のように4!号
取多出し回路に設けると、シフトレジスタ4を巡回する
信号は久1!4!0ある不完全なラン・イン信号となル
、信号IIILル出しの毎に補正されて完全なラン・イ
ン信号に復元される。したがってiずれでも結果紘同様
である。
回路中に設りてtよいし、第6aK示すように信号の取
り出し回路に般社て亀よ−、第4図のように巡回回路中
Kllけると、最初O[過てラン・イン信号が補正され
、シフトレジスタ4に記憶され巡回するラン・イン信号
は完全に復元されたものとなる。第6図のように4!号
取多出し回路に設けると、シフトレジスタ4を巡回する
信号は久1!4!0ある不完全なラン・イン信号となル
、信号IIILル出しの毎に補正されて完全なラン・イ
ン信号に復元される。したがってiずれでも結果紘同様
である。
fJ/!46図はよシ具体的に構成した他の実1/IA
例管示すものでam==8.m=2とし、テレビ放送に
おける文字多重放送勢のようにテレビ信号の垂直帰線消
去期間内の1水平走査+11にディジタル信号が重畳さ
れて伝送されてくる場合に適用したものであるa 7”
4ジタル信号祉入力端子11に加えられ?−)回路1
6によ〕ゲートされる。
例管示すものでam==8.m=2とし、テレビ放送に
おける文字多重放送勢のようにテレビ信号の垂直帰線消
去期間内の1水平走査+11にディジタル信号が重畳さ
れて伝送されてくる場合に適用したものであるa 7”
4ジタル信号祉入力端子11に加えられ?−)回路1
6によ〕ゲートされる。
カウンタ18は端子12に加えられた水平同期信号によ
りリセットされ、その「2」と「4」の出力がともK”
0 ”KなるためNAND回路14の出力Fi”i″
になりダート回路16が囲く(第2r!AA)Ii点t
1参照)とともに、NAND回路16が開いて、カウン
タ18は入力されたディジタル信号をカウントする。こ
うしてr−ト回路16t−通じてラン・イン信号がシフ
トレジスタ17〜20KI!次記憶されていく、ラン・
イン信号が現われる以前は入力信号はすべて10”であ
るため、カウンタ18はラン・イン信号を最初からカウ
ントする。カウント値が5″になると「2」と「4」の
出力がともに@l″になるためNAND回路140出力
がO”になり、r−Fa路16及びNANDD路16は
ともに閉じられ、カウンタ18鉱そO状lI管保持し、
シフトレジスタ11〜2GへOラン・イン信号の入力も
停止する(第2図ム時寓t2参照)。
りリセットされ、その「2」と「4」の出力がともK”
0 ”KなるためNAND回路14の出力Fi”i″
になりダート回路16が囲く(第2r!AA)Ii点t
1参照)とともに、NAND回路16が開いて、カウン
タ18は入力されたディジタル信号をカウントする。こ
うしてr−ト回路16t−通じてラン・イン信号がシフ
トレジスタ17〜20KI!次記憶されていく、ラン・
イン信号が現われる以前は入力信号はすべて10”であ
るため、カウンタ18はラン・イン信号を最初からカウ
ントする。カウント値が5″になると「2」と「4」の
出力がともに@l″になるためNAND回路140出力
がO”になり、r−Fa路16及びNANDD路16は
ともに閉じられ、カウンタ18鉱そO状lI管保持し、
シフトレジスタ11〜2GへOラン・イン信号の入力も
停止する(第2図ム時寓t2参照)。
カウント値線″6#であるから、シフトレジスタ17〜
20に取シ込まれるラン・イン信号状10ピ、トと表る
。シフトレジスタ1丁〜20祉、それぞれ8個の記憶素
子を持ち全体て82個の記憶素子t−有し、水晶発振器
21からのシフト・パルス忙よってシフトされている。
20に取シ込まれるラン・イン信号状10ピ、トと表る
。シフトレジスタ1丁〜20祉、それぞれ8個の記憶素
子を持ち全体て82個の記憶素子t−有し、水晶発振器
21からのシフト・パルス忙よってシフトされている。
このシフト・パルスの周波数は入力ディジタル信号のビ
ット・レートの8倍に正確に設定しである。
ット・レートの8倍に正確に設定しである。
すなわち、入力ディジタル信号のlピ、トにりいて8回
すングリングした形でちょうど4ビ。
すングリングした形でちょうど4ビ。
ト分が一定の速度で移動し、シフトレジスタ20の出力
で見れはこのシフトレジスタ17〜20は極めて精良の
高い4ピ、トの烏砥素子とiうことになる。ラン・イン
信号ri1ビ、トずり“O” @11”を繰シ返すもの
であるから、2ビ、ト分離れた信号、つまクシフトレジ
スタ17〜20の16番月毎の素子の内容は同一になる
筈である。そこでO番目(入力)、16番月、82番月
(出力)の素子の内vIを補正(ロ)路22に導く。こ
の補正回路22は、8つのANDI回路と1つONOR
回路によ多構成され、8つの入力のいずれか2つが′1
“であると@O”を出力し、いずれか2つが“0”であ
ると1′を出力する。つ118個の内容について多数決
tとる仁とKなシ、ラン・イン信号の1ビ、トの欠落が
補正され、またノ臂ルス性ノイズも除去され、完全に復
元されたラン・イン信号が得られる。
で見れはこのシフトレジスタ17〜20は極めて精良の
高い4ピ、トの烏砥素子とiうことになる。ラン・イン
信号ri1ビ、トずり“O” @11”を繰シ返すもの
であるから、2ビ、ト分離れた信号、つまクシフトレジ
スタ17〜20の16番月毎の素子の内容は同一になる
筈である。そこでO番目(入力)、16番月、82番月
(出力)の素子の内vIを補正(ロ)路22に導く。こ
の補正回路22は、8つのANDI回路と1つONOR
回路によ多構成され、8つの入力のいずれか2つが′1
“であると@O”を出力し、いずれか2つが“0”であ
ると1′を出力する。つ118個の内容について多数決
tとる仁とKなシ、ラン・イン信号の1ビ、トの欠落が
補正され、またノ臂ルス性ノイズも除去され、完全に復
元されたラン・イン信号が得られる。
この復元されたラン・イン信号を微分回路28に導き、
立ち上シ時の微分パルスを得る。こO微分パルスは水晶
発振器21からのシフト・パルスを計数するカウンタ2
6のリセット端子に加えられ、ラン・イン信号の2ビ、
)Killずつこのカウンタ26がリセットされる。*
ウンタ26の「4」の出力が出力端子26KfAわれる
ので、この出力端子26からシフト・パルスの4個毎に
10”、11”を繰り返すクロック信号が得られる。な
おこのリセット信号(微分)ぐルヌ)はNANDI回路
14の出力がインノ寸−タ24を介してr−)信号とし
て送られてきているため、NAND回路140出力が”
1”0間すなわち@2図ムの時点t、から時点t20閏
だけ発生する。
立ち上シ時の微分パルスを得る。こO微分パルスは水晶
発振器21からのシフト・パルスを計数するカウンタ2
6のリセット端子に加えられ、ラン・イン信号の2ビ、
)Killずつこのカウンタ26がリセットされる。*
ウンタ26の「4」の出力が出力端子26KfAわれる
ので、この出力端子26からシフト・パルスの4個毎に
10”、11”を繰り返すクロック信号が得られる。な
おこのリセット信号(微分)ぐルヌ)はNANDI回路
14の出力がインノ寸−タ24を介してr−)信号とし
て送られてきているため、NAND回路140出力が”
1”0間すなわち@2図ムの時点t、から時点t20閏
だけ発生する。
第7図は第6図の構成の−Sを換えて永続するラン・イ
ン信号を作るようにし良もので、第6図と同一の構成に
は岡−の番号を付しである。
ン信号を作るようにし良もので、第6図と同一の構成に
は岡−の番号を付しである。
入力ディジタル信号は2りo AND 1回路と1つの
NOR回路とKより構成される切替@81會通してシフ
トレジスタ88〜88に入力されるよう罠なっている。
NOR回路とKより構成される切替@81會通してシフ
トレジスタ88〜88に入力されるよう罠なっている。
シフトレジスタ88〜88はそれぞれが81A子、全体
て4s素子構成になっておシ、#I6図と同じ周波数の
シフト・・ダルスで駆動される。すなわち、この実施例
でFi聰=8゜m = 8である。そしてζOシフトレ
ジスタ88〜88の16番月、82番目、48番目の出
力が補正回路22【経て切替器81の入力側に戻されて
いる。この切替器81Fiカウンタ18が” 5 ”K
なる1fOw14NANDil路1442)出力#″′
11Iなので10ビ、ト分のラン・イン信号管シフトレ
ジスタ88〜88に送る。カウンタ18が@6″になっ
たときNAND回路14の出力が、 ′″0”にな夛、
その出力を反転するインバータ82の出力が“l″にな
るので、ζ0切替−81は入力ディジタル信号から補正
回路22の出力に切替る。こうして補正されたラン・イ
ン信号が巡回するようになシ、水晶発振@210精度の
ラン・イン信号が無限Kl!<、そζて、シフトレジス
タ8J1.84の各出力のように、8素子分離れた素子
の内容を取ル出し、それぞれ微分回路89.40tC送
って立ち上1時の微分/臂ルスを得、これらYt011
1路41Vr経1ワンシ1.トマルチパイブレータ42
に送る。このワンシ、ットマルチバイクレーク42Fi
、入力ディジタル信号のビット巾の楯の時定数を持つ。
て4s素子構成になっておシ、#I6図と同じ周波数の
シフト・・ダルスで駆動される。すなわち、この実施例
でFi聰=8゜m = 8である。そしてζOシフトレ
ジスタ88〜88の16番月、82番目、48番目の出
力が補正回路22【経て切替器81の入力側に戻されて
いる。この切替器81Fiカウンタ18が” 5 ”K
なる1fOw14NANDil路1442)出力#″′
11Iなので10ビ、ト分のラン・イン信号管シフトレ
ジスタ88〜88に送る。カウンタ18が@6″になっ
たときNAND回路14の出力が、 ′″0”にな夛、
その出力を反転するインバータ82の出力が“l″にな
るので、ζ0切替−81は入力ディジタル信号から補正
回路22の出力に切替る。こうして補正されたラン・イ
ン信号が巡回するようになシ、水晶発振@210精度の
ラン・イン信号が無限Kl!<、そζて、シフトレジス
タ8J1.84の各出力のように、8素子分離れた素子
の内容を取ル出し、それぞれ微分回路89.40tC送
って立ち上1時の微分/臂ルスを得、これらYt011
1路41Vr経1ワンシ1.トマルチパイブレータ42
に送る。このワンシ、ットマルチバイクレーク42Fi
、入力ディジタル信号のビット巾の楯の時定数を持つ。
出力端子48に現われるクロ、り信号Fi、シフト・ノ
臂ルス08個分(1ビ、ト分)の周期を有し・ビット巾
の中間点で反転し、そのfilは水晶発振器2142)
精度となる。
臂ルス08個分(1ビ、ト分)の周期を有し・ビット巾
の中間点で反転し、そのfilは水晶発振器2142)
精度となる。
なお、この第711″t’Fi補正回路22を逐一回路
0−11に挿入したが、第6図について説明したように
シフトレジスタ88〜88かもの信号取り出しliK設
けてもよい、この場合%2個所から信号を取り出すため
、2個の補正III管それぞれKB轄る。
0−11に挿入したが、第6図について説明したように
シフトレジスタ88〜88かもの信号取り出しliK設
けてもよい、この場合%2個所から信号を取り出すため
、2個の補正III管それぞれKB轄る。
以上、笑−例について説明したようK、発明1JlIK
よれば、ラン・イン信号の一部が伝送途中で欠けたり、
/譬ルス性ノイズが混入したような場合でも完全なラン
・イン信号を復元てき・このラン・イン信号にもとづき
水晶発1ktixo精度のクロック信号を作ることがで
きる。
よれば、ラン・イン信号の一部が伝送途中で欠けたり、
/譬ルス性ノイズが混入したような場合でも完全なラン
・イン信号を復元てき・このラン・イン信号にもとづき
水晶発1ktixo精度のクロック信号を作ることがで
きる。
第1図は本発明の一実施例のプロ、り図、第2図Fi信
号波形を示すタイムチャート、第8図は第1図のシフト
レジスタの記憶内容を示す図、第4図及び第6図は第1
図の変形例をそれぞれ示す一部のプロ、り図、第6図は
他の実施例のプロ、り図 第7図はさらに別の実施例の
プロ、り図である。 4.17〜20.88〜88・−・シフトレジスタ、5
.21・・・水晶発振器、 6.22・・・補正回路、 7.28.89.40・・・微分回路、8.18.25
・・・カウンタ、 42・・・ワンシ、、トマルチパイ!レータ。 出動人 朝日放送株式会社 箋10
号波形を示すタイムチャート、第8図は第1図のシフト
レジスタの記憶内容を示す図、第4図及び第6図は第1
図の変形例をそれぞれ示す一部のプロ、り図、第6図は
他の実施例のプロ、り図 第7図はさらに別の実施例の
プロ、り図である。 4.17〜20.88〜88・−・シフトレジスタ、5
.21・・・水晶発振器、 6.22・・・補正回路、 7.28.89.40・・・微分回路、8.18.25
・・・カウンタ、 42・・・ワンシ、、トマルチパイ!レータ。 出動人 朝日放送株式会社 箋10
Claims (2)
- (1) 人力されるディジタル信号Oピ、ト・レート
の整数倍の周波数を持つシフト・パルスを生じる水晶発
振器と、前記シフト・パルスによシ贋次シフトされ入力
されるディジタル信号のうちのラン・イン信号な記憶し
少なくともラン・イン信号の4ピット分の記憶容量を有
する記憶素子と、前記記憶素子から信号を取多出しラン
・イン信号の2ピット分ずつ離れた少なくとも8個の信
号1次々に比較して補正し完全なラン・イン信号を復元
する補正回路と、この補正回路から出力される復元され
九ラン・イン信号にもとづきλカディジタル信号のピッ
ト・レートと同じ周波数を持ちピット巾の中間点で反転
するクロック信号1得る回路とからなるりμ、り信号発
生回路。 - (2) 前記記憶素子は出力が入力と同相と軽るよう
偶数ピット分の記憶容量を有し、ラン・イン信号の入力
終了後その出力を入力に戻して巡回させ、永続するラン
・イン信号を発生することt%黴とする特許請求OSS
第1項記載のクロ、り信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56141388A JPS5842336A (ja) | 1981-09-07 | 1981-09-07 | クロック信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56141388A JPS5842336A (ja) | 1981-09-07 | 1981-09-07 | クロック信号発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5842336A true JPS5842336A (ja) | 1983-03-11 |
JPS6310623B2 JPS6310623B2 (ja) | 1988-03-08 |
Family
ID=15290829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56141388A Granted JPS5842336A (ja) | 1981-09-07 | 1981-09-07 | クロック信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5842336A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6285724B1 (en) | 1999-08-31 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Receiving apparatus for decoding serial signal into information signal and communication system with the receiving apparatus |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02156740A (ja) * | 1988-12-09 | 1990-06-15 | Victor Co Of Japan Ltd | 光情報伝送装置 |
-
1981
- 1981-09-07 JP JP56141388A patent/JPS5842336A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6285724B1 (en) | 1999-08-31 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Receiving apparatus for decoding serial signal into information signal and communication system with the receiving apparatus |
Also Published As
Publication number | Publication date |
---|---|
JPS6310623B2 (ja) | 1988-03-08 |
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