JPS5842336A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
- Publication number
- JPS5842336A JPS5842336A JP56141388A JP14138881A JPS5842336A JP S5842336 A JPS5842336 A JP S5842336A JP 56141388 A JP56141388 A JP 56141388A JP 14138881 A JP14138881 A JP 14138881A JP S5842336 A JPS5842336 A JP S5842336A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- run
- output
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、他から送られてきた信号に同期したクロッ
ク信号１得るクロ、り信号発生回路に関する。
ク信号１得るクロ、り信号発生回路に関する。
一ディゾタル信号の伝送にお−て紘、通常、第２図ムに
示されるように、その一連の信号の頭初にビット同期を
とるための＠１″、＠Ｏ”。
示されるように、その一連の信号の頭初にビット同期を
とるための＠１″、＠Ｏ”。
１１１Ｎ、１″Ｏ”、′″１″、＠Ｏ”、・・、′１”
、“０”の１０数ピ、トの、ラン・イン信号またはビッ
ト同期信号勢、と呼ばれる信号（以）、この明細書では
ラン・イン信号という）、ＩＩＲ％ｒｈでバイト同期を
とるための、７レーＺンダ・コード等とも呼ばれるバイ
ト同期信号、以下アイデンティファイに続いてデータと
いうフォーマ、トを用いることが多い、そして受信側で
はこのラン・イン信号に同期したクロ、り信号を発生し
、このクロ、り信号によりデータの読み取）を行なうの
であるが、伝送の途中でこのラン・イン信号の一部が欠
落したり、あるいはパルス性のノイズがこのう“ン・イ
ン信号に混入することがある。
、“０”の１０数ピ、トの、ラン・イン信号またはビッ
ト同期信号勢、と呼ばれる信号（以）、この明細書では
ラン・イン信号という）、ＩＩＲ％ｒｈでバイト同期を
とるための、７レーＺンダ・コード等とも呼ばれるバイ
ト同期信号、以下アイデンティファイに続いてデータと
いうフォーマ、トを用いることが多い、そして受信側で
はこのラン・イン信号に同期したクロ、り信号を発生し
、このクロ、り信号によりデータの読み取）を行なうの
であるが、伝送の途中でこのラン・イン信号の一部が欠
落したり、あるいはパルス性のノイズがこのう“ン・イ
ン信号に混入することがある。
この発明は、ラン・イン信号の一部が欠落したりパルス
性のノイズが混入した夛した場合でもこれを補正して安
定なラン・イン信号を復元し、この復元されたラン・イ
ン信号に基づいて安定なりロック信号を発生することの
できる構成簡単なり口、り信号発生回路を提供すること
？ｒ目的とする・ 以下、本発明の一実施例について図面を参照しながら説
明する。第１図において、送られてき念ディジタル信号
が入力端子ｌに加えられ、入力端子２に与えられるダー
ト信号により、このディジタル信号がダート回路８でゲ
ートされる。デートされたディジタル信号は、シフトす
る記憶素子たとえにシフトレジスタ４に送られる。この
シフトレジスタ４轄、・水晶発ＩＩ器６によ多発生され
るシフト・パルスによりシフトしている。この水晶発振
器すの周波数Ｆ＃ｉ、、入力ディジタに信号のピット・
レー）Ｂｒの整数倍（ｎ倍）とし、 Ｆ＝ｎ−Ｂｒ とする。そしてシフトレジスタ４の記憶素子数Ｍは、ｍ
を整数として Ｍ＝２ｍｍ− とする。
性のノイズが混入した夛した場合でもこれを補正して安
定なラン・イン信号を復元し、この復元されたラン・イ
ン信号に基づいて安定なりロック信号を発生することの
できる構成簡単なり口、り信号発生回路を提供すること
？ｒ目的とする・ 以下、本発明の一実施例について図面を参照しながら説
明する。第１図において、送られてき念ディジタル信号
が入力端子ｌに加えられ、入力端子２に与えられるダー
ト信号により、このディジタル信号がダート回路８でゲ
ートされる。デートされたディジタル信号は、シフトす
る記憶素子たとえにシフトレジスタ４に送られる。この
シフトレジスタ４轄、・水晶発ＩＩ器６によ多発生され
るシフト・パルスによりシフトしている。この水晶発振
器すの周波数Ｆ＃ｉ、、入力ディジタに信号のピット・
レー）Ｂｒの整数倍（ｎ倍）とし、 Ｆ＝ｎ−Ｂｒ とする。そしてシフトレジスタ４の記憶素子数Ｍは、ｍ
を整数として Ｍ＝２ｍｍ− とする。
このように設定しておいて、まず第２ｅＶＡの時点ｔ、
のように入力信号にラン・イン信号が現われる前（ある
１は現われ走峙点）に、ｒ−ト回路８ｆＰ＜。シフト・
／ｆルスＦｉ前述のように入力信号のｌピ、トに対し１
個あるから、入力信号の１ビ、）Ｆｉ、ａ回すングリン
グを受けてシフトレジスタ４に送夛込まれる。このシフ
トレジスタ４の記憶素子数Ｍｌｉ前述の通り２ｍｍであ
るから、入力信号の２ｍビ、ト分がこのシフトレジスタ
４に記憶されることになる。その九め、ラン・イン信号
がシフトレジス４に入力され始めてから２ｍピ、ト分の
入力が終った時点よ勺、シフトレジスタ４の出力に、第
２図ＩＩＫ示すような、入力と完全に同相なラン・イン
信号が現われ始める。この時点會過ぎ未だ人力のラン・
イン信号が終了しない１′＆４ｊの適宜な時点、たとえ
Ｒｍ２ｒ１１１Ａの時点ｔ２でケ゛−ト回路８を閉じて
入力を止める。
のように入力信号にラン・イン信号が現われる前（ある
１は現われ走峙点）に、ｒ−ト回路８ｆＰ＜。シフト・
／ｆルスＦｉ前述のように入力信号のｌピ、トに対し１
個あるから、入力信号の１ビ、）Ｆｉ、ａ回すングリン
グを受けてシフトレジスタ４に送夛込まれる。このシフ
トレジスタ４の記憶素子数Ｍｌｉ前述の通り２ｍｍであ
るから、入力信号の２ｍビ、ト分がこのシフトレジスタ
４に記憶されることになる。その九め、ラン・イン信号
がシフトレジス４に入力され始めてから２ｍピ、ト分の
入力が終った時点よ勺、シフトレジスタ４の出力に、第
２図ＩＩＫ示すような、入力と完全に同相なラン・イン
信号が現われ始める。この時点會過ぎ未だ人力のラン・
イン信号が終了しない１′＆４ｊの適宜な時点、たとえ
Ｒｍ２ｒ１１１Ａの時点ｔ２でケ゛−ト回路８を閉じて
入力を止める。
シフト・パルスの周波数Ｆ＝ｎＢｒのｖｈ ｔ；ｊ入力
信号の１ビ、ト中に何回サンプリングするかを１袷る値
である。シ、たがって１／ｎはサングリングσ゛ジッタ
ーを示すこととなり、たとえ＃ｉ′ｎ ＝８とするとジ
ッターはデータ巾の士＆２６−となり、ｎ＝１６とする
とデータ巾の約±８−となる６つまり素子数２ｍ１１の
シフトレジスタ４＃′ｉ、水晶発振器５の精度で正確な
２ｍビ、トの遅砥紫子であると考えてよい。
信号の１ビ、ト中に何回サンプリングするかを１袷る値
である。シ、たがって１／ｎはサングリングσ゛ジッタ
ーを示すこととなり、たとえ＃ｉ′ｎ ＝８とするとジ
ッターはデータ巾の士＆２６−となり、ｎ＝１６とする
とデータ巾の約±８−となる６つまり素子数２ｍ１１の
シフトレジスタ４＃′ｉ、水晶発振器５の精度で正確な
２ｍビ、トの遅砥紫子であると考えてよい。
ここで１ピツトのサンプリング数ｍを８．ｍｆ８とする
と、シフトレジスタ４の各素子の記憶内容れ、ある時点
で第８１５！！Ｉのようになる。ラン−イン信号＃ｉ”
１ ”、 、 ” Ｏ” 、 ｓ １ ＃ 、 ａｍ
Ｏｎ 、、。
と、シフトレジスタ４の各素子の記憶内容れ、ある時点
で第８１５！！Ｉのようになる。ラン−イン信号＃ｉ”
１ ”、 、 ” Ｏ” 、 ｓ １ ＃ 、 ａｍ
Ｏｎ 、、。
の繰シ返しであるから、１６個ずつ離れた、たとえば１
６番目、８２番目、４８番目の各素子の記憶内容はすべ
て′ｌ”であるかあるいはすべて０“′である筈である
。そこでたとえば１６番目、８２番目、４８番目の各素
子の出力を補正Ｉｉ路６に導ひき、８つの出力の多数決
管とるものとする。すると、たとえに第８図Ｏように１
ビツトが欠落し、４８番目の素子の出力が＠１′となる
筈のところが＠Ｏ”になってし１つていたとしても多数
決により１１″を補正回路６から得ることかで龜て、こ
の欠落を補正することができる。また、１０”となるべ
きところ、パルス性ノイズて＠ｌ”となってしまっても
多数決によ５”ｏ”に補正し、結果的にノイズ’ｔ＊夛
除くことができる。シフトレジスタ４の各素子の記憶内
容はシフト・パルスによって順次シフトしていくもので
あるから、１個の補正回路でラン・イン信号の一部の欠
落を補正し、また混入したパルス性のノイズも除去し、
完全なうン・イン信号を復元することがてきる。上述の
ように醜＝８の場合補正回路６の出力は第２１ＣＫ示す
ようなものとなる。仁の補正回路６の出力を微分回路７
に送って、立ち上）時の微分・ダルス會得、この微分ノ
々ルスによりて水晶発振器６かもｑシフト・ノ々ルスｔ
カウントするカウンタ８會リセ、トする。そしてこのカ
ウンタ８０「４」の出力を取ジ出して出力端子９に送れ
ば、この出力端子９ＫＦｉシフト・ノ臂ルスの４個毎Ｋ
”０″、”ｌ”金繰シ返す、すなわちビ。
６番目、８２番目、４８番目の各素子の記憶内容はすべ
て′ｌ”であるかあるいはすべて０“′である筈である
。そこでたとえば１６番目、８２番目、４８番目の各素
子の出力を補正Ｉｉ路６に導ひき、８つの出力の多数決
管とるものとする。すると、たとえに第８図Ｏように１
ビツトが欠落し、４８番目の素子の出力が＠１′となる
筈のところが＠Ｏ”になってし１つていたとしても多数
決により１１″を補正回路６から得ることかで龜て、こ
の欠落を補正することができる。また、１０”となるべ
きところ、パルス性ノイズて＠ｌ”となってしまっても
多数決によ５”ｏ”に補正し、結果的にノイズ’ｔ＊夛
除くことができる。シフトレジスタ４の各素子の記憶内
容はシフト・パルスによって順次シフトしていくもので
あるから、１個の補正回路でラン・イン信号の一部の欠
落を補正し、また混入したパルス性のノイズも除去し、
完全なうン・イン信号を復元することがてきる。上述の
ように醜＝８の場合補正回路６の出力は第２１ＣＫ示す
ようなものとなる。仁の補正回路６の出力を微分回路７
に送って、立ち上）時の微分・ダルス會得、この微分ノ
々ルスによりて水晶発振器６かもｑシフト・ノ々ルスｔ
カウントするカウンタ８會リセ、トする。そしてこのカ
ウンタ８０「４」の出力を取ジ出して出力端子９に送れ
ば、この出力端子９ＫＦｉシフト・ノ臂ルスの４個毎Ｋ
”０″、”ｌ”金繰シ返す、すなわちビ。
ト巾の中間点で′″Ｏ″から１１″（あるいは”１”か
ら１０″）に反転するクロ、り信号が得られる。このク
ロ、り信号は、そのジッターが前述と同様にデータ巾に
対してきわめて小さなものとなり、Ｎ［ａ水晶発振器６
の精度に依存し、正確で安定な１のどなる・ シフトレジスタ４の素子数を多くシ、たとえばｍ ＝
６とすると、ラン・イン信号のｍａ期間は１０ビット以
上必要となるが、その代夛、ｂビ、トのうち４ビツトの
一致て補正する！によシさら忙積分効果を上けることが
てきた〕、６ビ、トのうち８ビ、トの一致て補正するこ
ともでき、補正効果管よ〕大きくシ、それだりよシ安定
なりａ、り信号ｔｌＩることがてきる・上述のようにシ
フトレジスタ４０記＊嵩子数を偶数ビット分としておく
と、その出力祉入力と全く同相になる。七ζで第１１！
！ｉ２のダート（ロ）路８０代フに第４Ｅまた線熱６図
りように切替器１０會級続し、シフトレジスタ４に対す
る入力を第２図の時点ｔ、で入力端子ｌからシフトレジ
スタ４の出力に切〕替えるようにする。すると、シフト
レジスタ４の記憶内容が巡１し始め、水晶発振器６の精
度で無ｆｌＫ逐貌するラン・イン信号ｋｌｌ１２ｒｌ！
ＪＤＫ示すように得ることがてきる。
ら１０″）に反転するクロ、り信号が得られる。このク
ロ、り信号は、そのジッターが前述と同様にデータ巾に
対してきわめて小さなものとなり、Ｎ［ａ水晶発振器６
の精度に依存し、正確で安定な１のどなる・ シフトレジスタ４の素子数を多くシ、たとえばｍ ＝
６とすると、ラン・イン信号のｍａ期間は１０ビット以
上必要となるが、その代夛、ｂビ、トのうち４ビツトの
一致て補正する！によシさら忙積分効果を上けることが
てきた〕、６ビ、トのうち８ビ、トの一致て補正するこ
ともでき、補正効果管よ〕大きくシ、それだりよシ安定
なりａ、り信号ｔｌＩることがてきる・上述のようにシ
フトレジスタ４０記＊嵩子数を偶数ビット分としておく
と、その出力祉入力と全く同相になる。七ζで第１１！
！ｉ２のダート（ロ）路８０代フに第４Ｅまた線熱６図
りように切替器１０會級続し、シフトレジスタ４に対す
る入力を第２図の時点ｔ、で入力端子ｌからシフトレジ
スタ４の出力に切〕替えるようにする。すると、シフト
レジスタ４の記憶内容が巡１し始め、水晶発振器６の精
度で無ｆｌＫ逐貌するラン・イン信号ｋｌｌ１２ｒｌ！
ＪＤＫ示すように得ることがてきる。
この場合補正（ロ）路６ｔｉｌ１４ａＫ示すように巡回
回路中に設りてｔよいし、第６ａＫ示すように信号の取
り出し回路に般社て亀よ−、第４図のように巡回回路中
Ｋｌｌけると、最初Ｏ［過てラン・イン信号が補正され
、シフトレジスタ４に記憶され巡回するラン・イン信号
は完全に復元されたものとなる。第６図のように４！号
取多出し回路に設けると、シフトレジスタ４を巡回する
信号は久１！４！０ある不完全なラン・イン信号となル
、信号ＩＩＩＬル出しの毎に補正されて完全なラン・イ
ン信号に復元される。したがってｉずれでも結果紘同様
である。
回路中に設りてｔよいし、第６ａＫ示すように信号の取
り出し回路に般社て亀よ−、第４図のように巡回回路中
Ｋｌｌけると、最初Ｏ［過てラン・イン信号が補正され
、シフトレジスタ４に記憶され巡回するラン・イン信号
は完全に復元されたものとなる。第６図のように４！号
取多出し回路に設けると、シフトレジスタ４を巡回する
信号は久１！４！０ある不完全なラン・イン信号となル
、信号ＩＩＩＬル出しの毎に補正されて完全なラン・イ
ン信号に復元される。したがってｉずれでも結果紘同様
である。
ｆＪ／！４６図はよシ具体的に構成した他の実１／ＩＡ
例管示すものでａｍ＝＝８．ｍ＝２とし、テレビ放送に
おける文字多重放送勢のようにテレビ信号の垂直帰線消
去期間内の１水平走査＋１１にディジタル信号が重畳さ
れて伝送されてくる場合に適用したものであるａ ７”
４ジタル信号祉入力端子１１に加えられ？−）回路１
６によ〕ゲートされる。
例管示すものでａｍ＝＝８．ｍ＝２とし、テレビ放送に
おける文字多重放送勢のようにテレビ信号の垂直帰線消
去期間内の１水平走査＋１１にディジタル信号が重畳さ
れて伝送されてくる場合に適用したものであるａ ７”
４ジタル信号祉入力端子１１に加えられ？−）回路１
６によ〕ゲートされる。
カウンタ１８は端子１２に加えられた水平同期信号によ
りリセットされ、その「２」と「４」の出力がともＫ”
０ ”ＫなるためＮＡＮＤ回路１４の出力Ｆｉ”ｉ″
になりダート回路１６が囲く（第２ｒ！ＡＡ）Ｉｉ点ｔ
１参照）とともに、ＮＡＮＤ回路１６が開いて、カウン
タ１８は入力されたディジタル信号をカウントする。こ
うしてｒ−ト回路１６ｔ−通じてラン・イン信号がシフ
トレジスタ１７〜２０ＫＩ！次記憶されていく、ラン・
イン信号が現われる以前は入力信号はすべて１０”であ
るため、カウンタ１８はラン・イン信号を最初からカウ
ントする。カウント値が５″になると「２」と「４」の
出力がともに＠ｌ″になるためＮＡＮＤ回路１４０出力
がＯ”になり、ｒ−Ｆａ路１６及びＮＡＮＤＤ路１６は
ともに閉じられ、カウンタ１８鉱そＯ状ｌＩ管保持し、
シフトレジスタ１１〜２ＧへＯラン・イン信号の入力も
停止する（第２図ム時寓ｔ２参照）。
りリセットされ、その「２」と「４」の出力がともＫ”
０ ”ＫなるためＮＡＮＤ回路１４の出力Ｆｉ”ｉ″
になりダート回路１６が囲く（第２ｒ！ＡＡ）Ｉｉ点ｔ
１参照）とともに、ＮＡＮＤ回路１６が開いて、カウン
タ１８は入力されたディジタル信号をカウントする。こ
うしてｒ−ト回路１６ｔ−通じてラン・イン信号がシフ
トレジスタ１７〜２０ＫＩ！次記憶されていく、ラン・
イン信号が現われる以前は入力信号はすべて１０”であ
るため、カウンタ１８はラン・イン信号を最初からカウ
ントする。カウント値が５″になると「２」と「４」の
出力がともに＠ｌ″になるためＮＡＮＤ回路１４０出力
がＯ”になり、ｒ−Ｆａ路１６及びＮＡＮＤＤ路１６は
ともに閉じられ、カウンタ１８鉱そＯ状ｌＩ管保持し、
シフトレジスタ１１〜２ＧへＯラン・イン信号の入力も
停止する（第２図ム時寓ｔ２参照）。
カウント値線″６＃であるから、シフトレジスタ１７〜
２０に取シ込まれるラン・イン信号状１０ピ、トと表る
。シフトレジスタ１丁〜２０祉、それぞれ８個の記憶素
子を持ち全体て８２個の記憶素子ｔ−有し、水晶発振器
２１からのシフト・パルス忙よってシフトされている。
２０に取シ込まれるラン・イン信号状１０ピ、トと表る
。シフトレジスタ１丁〜２０祉、それぞれ８個の記憶素
子を持ち全体て８２個の記憶素子ｔ−有し、水晶発振器
２１からのシフト・パルス忙よってシフトされている。
このシフト・パルスの周波数は入力ディジタル信号のビ
ット・レートの８倍に正確に設定しである。
ット・レートの８倍に正確に設定しである。
すなわち、入力ディジタル信号のｌピ、トにりいて８回
すングリングした形でちょうど４ビ。
すングリングした形でちょうど４ビ。
ト分が一定の速度で移動し、シフトレジスタ２０の出力
で見れはこのシフトレジスタ１７〜２０は極めて精良の
高い４ピ、トの烏砥素子とｉうことになる。ラン・イン
信号ｒｉ１ビ、トずり“Ｏ” ＠１１”を繰シ返すもの
であるから、２ビ、ト分離れた信号、つまクシフトレジ
スタ１７〜２０の１６番月毎の素子の内容は同一になる
筈である。そこでＯ番目（入力）、１６番月、８２番月
（出力）の素子の内ｖＩを補正（ロ）路２２に導く。こ
の補正回路２２は、８つのＡＮＤＩ回路と１つＯＮＯＲ
回路によ多構成され、８つの入力のいずれか２つが′１
“であると＠Ｏ”を出力し、いずれか２つが“０”であ
ると１′を出力する。つ１１８個の内容について多数決
ｔとる仁とＫなシ、ラン・イン信号の１ビ、トの欠落が
補正され、またノ臂ルス性ノイズも除去され、完全に復
元されたラン・イン信号が得られる。
で見れはこのシフトレジスタ１７〜２０は極めて精良の
高い４ピ、トの烏砥素子とｉうことになる。ラン・イン
信号ｒｉ１ビ、トずり“Ｏ” ＠１１”を繰シ返すもの
であるから、２ビ、ト分離れた信号、つまクシフトレジ
スタ１７〜２０の１６番月毎の素子の内容は同一になる
筈である。そこでＯ番目（入力）、１６番月、８２番月
（出力）の素子の内ｖＩを補正（ロ）路２２に導く。こ
の補正回路２２は、８つのＡＮＤＩ回路と１つＯＮＯＲ
回路によ多構成され、８つの入力のいずれか２つが′１
“であると＠Ｏ”を出力し、いずれか２つが“０”であ
ると１′を出力する。つ１１８個の内容について多数決
ｔとる仁とＫなシ、ラン・イン信号の１ビ、トの欠落が
補正され、またノ臂ルス性ノイズも除去され、完全に復
元されたラン・イン信号が得られる。
この復元されたラン・イン信号を微分回路２８に導き、
立ち上シ時の微分パルスを得る。こＯ微分パルスは水晶
発振器２１からのシフト・パルスを計数するカウンタ２
６のリセット端子に加えられ、ラン・イン信号の２ビ、
）Ｋｉｌｌずつこのカウンタ２６がリセットされる。＊
ウンタ２６の「４」の出力が出力端子２６ＫｆＡわれる
ので、この出力端子２６からシフト・パルスの４個毎に
１０”、１１”を繰り返すクロック信号が得られる。な
おこのリセット信号（微分）ぐルヌ）はＮＡＮＤＩ回路
１４の出力がインノ寸−タ２４を介してｒ−）信号とし
て送られてきているため、ＮＡＮＤ回路１４０出力が”
１”０間すなわち＠２図ムの時点ｔ、から時点ｔ２０閏
だけ発生する。
立ち上シ時の微分パルスを得る。こＯ微分パルスは水晶
発振器２１からのシフト・パルスを計数するカウンタ２
６のリセット端子に加えられ、ラン・イン信号の２ビ、
）Ｋｉｌｌずつこのカウンタ２６がリセットされる。＊
ウンタ２６の「４」の出力が出力端子２６ＫｆＡわれる
ので、この出力端子２６からシフト・パルスの４個毎に
１０”、１１”を繰り返すクロック信号が得られる。な
おこのリセット信号（微分）ぐルヌ）はＮＡＮＤＩ回路
１４の出力がインノ寸−タ２４を介してｒ−）信号とし
て送られてきているため、ＮＡＮＤ回路１４０出力が”
１”０間すなわち＠２図ムの時点ｔ、から時点ｔ２０閏
だけ発生する。
第７図は第６図の構成の−Ｓを換えて永続するラン・イ
ン信号を作るようにし良もので、第６図と同一の構成に
は岡−の番号を付しである。
ン信号を作るようにし良もので、第６図と同一の構成に
は岡−の番号を付しである。
入力ディジタル信号は２りｏ ＡＮＤ １回路と１つの
ＮＯＲ回路とＫより構成される切替＠８１會通してシフ
トレジスタ８８〜８８に入力されるよう罠なっている。
ＮＯＲ回路とＫより構成される切替＠８１會通してシフ
トレジスタ８８〜８８に入力されるよう罠なっている。
シフトレジスタ８８〜８８はそれぞれが８１Ａ子、全体
て４ｓ素子構成になっておシ、＃Ｉ６図と同じ周波数の
シフト・・ダルスで駆動される。すなわち、この実施例
でＦｉ聰＝８゜ｍ ＝ ８である。そしてζＯシフトレ
ジスタ８８〜８８の１６番月、８２番目、４８番目の出
力が補正回路２２【経て切替器８１の入力側に戻されて
いる。この切替器８１Ｆｉカウンタ１８が” ５ ”Ｋ
なる１ｆＯｗ１４ＮＡＮＤｉｌ路１４４２）出力＃″′
１１Ｉなので１０ビ、ト分のラン・イン信号管シフトレ
ジスタ８８〜８８に送る。カウンタ１８が＠６″になっ
たときＮＡＮＤ回路１４の出力が、 ′″０”にな夛、
その出力を反転するインバータ８２の出力が“ｌ″にな
るので、ζ０切替−８１は入力ディジタル信号から補正
回路２２の出力に切替る。こうして補正されたラン・イ
ン信号が巡回するようになシ、水晶発振＠２１０精度の
ラン・イン信号が無限Ｋｌ！＜、そζて、シフトレジス
タ８Ｊ１．８４の各出力のように、８素子分離れた素子
の内容を取ル出し、それぞれ微分回路８９．４０ｔＣ送
って立ち上１時の微分／臂ルスを得、これらＹｔ０１１
１路４１Ｖｒ経１ワンシ１．トマルチパイブレータ４２
に送る。このワンシ、ットマルチバイクレーク４２Ｆｉ
、入力ディジタル信号のビット巾の楯の時定数を持つ。
て４ｓ素子構成になっておシ、＃Ｉ６図と同じ周波数の
シフト・・ダルスで駆動される。すなわち、この実施例
でＦｉ聰＝８゜ｍ ＝ ８である。そしてζＯシフトレ
ジスタ８８〜８８の１６番月、８２番目、４８番目の出
力が補正回路２２【経て切替器８１の入力側に戻されて
いる。この切替器８１Ｆｉカウンタ１８が” ５ ”Ｋ
なる１ｆＯｗ１４ＮＡＮＤｉｌ路１４４２）出力＃″′
１１Ｉなので１０ビ、ト分のラン・イン信号管シフトレ
ジスタ８８〜８８に送る。カウンタ１８が＠６″になっ
たときＮＡＮＤ回路１４の出力が、 ′″０”にな夛、
その出力を反転するインバータ８２の出力が“ｌ″にな
るので、ζ０切替−８１は入力ディジタル信号から補正
回路２２の出力に切替る。こうして補正されたラン・イ
ン信号が巡回するようになシ、水晶発振＠２１０精度の
ラン・イン信号が無限Ｋｌ！＜、そζて、シフトレジス
タ８Ｊ１．８４の各出力のように、８素子分離れた素子
の内容を取ル出し、それぞれ微分回路８９．４０ｔＣ送
って立ち上１時の微分／臂ルスを得、これらＹｔ０１１
１路４１Ｖｒ経１ワンシ１．トマルチパイブレータ４２
に送る。このワンシ、ットマルチバイクレーク４２Ｆｉ
、入力ディジタル信号のビット巾の楯の時定数を持つ。
出力端子４８に現われるクロ、り信号Ｆｉ、シフト・ノ
臂ルス０８個分（１ビ、ト分）の周期を有し・ビット巾
の中間点で反転し、そのｆｉｌは水晶発振器２１４２）
精度となる。
臂ルス０８個分（１ビ、ト分）の周期を有し・ビット巾
の中間点で反転し、そのｆｉｌは水晶発振器２１４２）
精度となる。
なお、この第７１１″ｔ’Ｆｉ補正回路２２を逐一回路
０−１１に挿入したが、第６図について説明したように
シフトレジスタ８８〜８８かもの信号取り出しｌｉＫ設
けてもよい、この場合％２個所から信号を取り出すため
、２個の補正ＩＩＩ管それぞれＫＢ轄る。
０−１１に挿入したが、第６図について説明したように
シフトレジスタ８８〜８８かもの信号取り出しｌｉＫ設
けてもよい、この場合％２個所から信号を取り出すため
、２個の補正ＩＩＩ管それぞれＫＢ轄る。
以上、笑−例について説明したようＫ、発明１ＪｌＩＫ
よれば、ラン・イン信号の一部が伝送途中で欠けたり、
／譬ルス性ノイズが混入したような場合でも完全なラン
・イン信号を復元てき・このラン・イン信号にもとづき
水晶発１ｋｔｉｘｏ精度のクロック信号を作ることがで
きる。
よれば、ラン・イン信号の一部が伝送途中で欠けたり、
／譬ルス性ノイズが混入したような場合でも完全なラン
・イン信号を復元てき・このラン・イン信号にもとづき
水晶発１ｋｔｉｘｏ精度のクロック信号を作ることがで
きる。
第１図は本発明の一実施例のプロ、り図、第２図Ｆｉ信
号波形を示すタイムチャート、第８図は第１図のシフト
レジスタの記憶内容を示す図、第４図及び第６図は第１
図の変形例をそれぞれ示す一部のプロ、り図、第６図は
他の実施例のプロ、り図 第７図はさらに別の実施例の
プロ、り図である。 ４．１７〜２０．８８〜８８・−・シフトレジスタ、５
．２１・・・水晶発振器、 ６．２２・・・補正回路、 ７．２８．８９．４０・・・微分回路、８．１８．２５
・・・カウンタ、 ４２・・・ワンシ、、トマルチパイ！レータ。 出動人 朝日放送株式会社 箋１０
号波形を示すタイムチャート、第８図は第１図のシフト
レジスタの記憶内容を示す図、第４図及び第６図は第１
図の変形例をそれぞれ示す一部のプロ、り図、第６図は
他の実施例のプロ、り図 第７図はさらに別の実施例の
プロ、り図である。 ４．１７〜２０．８８〜８８・−・シフトレジスタ、５
．２１・・・水晶発振器、 ６．２２・・・補正回路、 ７．２８．８９．４０・・・微分回路、８．１８．２５
・・・カウンタ、 ４２・・・ワンシ、、トマルチパイ！レータ。 出動人 朝日放送株式会社 箋１０
Claims (2)
- （１） 人力されるディジタル信号Ｏピ、ト・レート
の整数倍の周波数を持つシフト・パルスを生じる水晶発
振器と、前記シフト・パルスによシ贋次シフトされ入力
されるディジタル信号のうちのラン・イン信号な記憶し
少なくともラン・イン信号の４ピット分の記憶容量を有
する記憶素子と、前記記憶素子から信号を取多出しラン
・イン信号の２ピット分ずつ離れた少なくとも８個の信
号１次々に比較して補正し完全なラン・イン信号を復元
する補正回路と、この補正回路から出力される復元され
九ラン・イン信号にもとづきλカディジタル信号のピッ
ト・レートと同じ周波数を持ちピット巾の中間点で反転
するクロック信号１得る回路とからなるりμ、り信号発
生回路。 - （２） 前記記憶素子は出力が入力と同相と軽るよう
偶数ピット分の記憶容量を有し、ラン・イン信号の入力
終了後その出力を入力に戻して巡回させ、永続するラン
・イン信号を発生することｔ％黴とする特許請求ＯＳＳ
第１項記載のクロ、り信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141388A JPS5842336A (ja) | 1981-09-07 | 1981-09-07 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141388A JPS5842336A (ja) | 1981-09-07 | 1981-09-07 | クロック信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5842336A true JPS5842336A (ja) | 1983-03-11 |
| JPS6310623B2 JPS6310623B2 (ja) | 1988-03-08 |
Family
ID=15290829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141388A Granted JPS5842336A (ja) | 1981-09-07 | 1981-09-07 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285724B1 (en) | 1999-08-31 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Receiving apparatus for decoding serial signal into information signal and communication system with the receiving apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156740A (ja) * | 1988-12-09 | 1990-06-15 | Victor Co Of Japan Ltd | 光情報伝送装置 |
-
1981
- 1981-09-07 JP JP56141388A patent/JPS5842336A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285724B1 (en) | 1999-08-31 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Receiving apparatus for decoding serial signal into information signal and communication system with the receiving apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310623B2 (ja) | 1988-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US2980858A (en) | Digital synchronization circuit operating by inserting extra pulses into or delayingpulses from clock pulse train | |
| US3755748A (en) | Digital phase shifter/synchronizer and method of shifting | |
| GB2094523A (en) | Serial-to-parallel converter | |
| GB1565245A (en) | Data recovery apparatus | |
| US3764989A (en) | Data sampling apparatus | |
| US4160154A (en) | High speed multiple event timer | |
| US3737895A (en) | Bi-phase data recorder | |
| JPS5842336A (ja) | クロック信号発生回路 | |
| JP2744690B2 (ja) | フレーム同期回路 | |
| CA1139887A (en) | Device for dividing a recurrent input signal by a non-integer divisor f, notably by f=n-1/2 | |
| GB1371830A (en) | Decoder for binary coded data | |
| US3564425A (en) | Phase correcting circuit | |
| US3550017A (en) | Phase locked pulse train extractor system | |
| US3696401A (en) | Digital data decoder with data rate recovery | |
| US3909528A (en) | Device for finding a fixed synchronization bit in a frame of unknown length | |
| JPS5895447A (ja) | クロツク再生回路 | |
| SU748881A2 (ru) | Цифровой делитель частоты с дробным коэффициентом делени | |
| US3783389A (en) | Median frequency generator | |
| JP2555901B2 (ja) | 固体撮像装置の同期信号発生回路 | |
| JPS6224736A (ja) | スタツフ同期回路 | |
| SU1119184A1 (ru) | Система передачи и приема дискретной информации | |
| SU1555892A1 (ru) | Устройство тактовой синхронизации | |
| SU767989A1 (ru) | Устройство дл мажоритарного декодировани кодов с повторением | |
| JPS5676652A (en) | Frame synchronism circuit | |
| SU1160582A1 (ru) | Устройство цикловой синхронизации |