FR2797995A1 - Procede de protection de puces de circuit integre par depot de couche mince isolante - Google Patents

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Abstract

L'invention concerne un procédé de protection de puces de circuit intégré (100) d'une plaquette de silicium comprenant les étapes suivantes :- découpe de la plaquette de silicium de manière à désolidariser les puces de circuit intégré (100); - dépôt d'un matériau électriquement isolant (150), sous forme de couche mince, sur la face arrière (104) et les flancs (106) de chaque puce (100) de circuit intégré.Le dépôt de cette couche mince peut être réalisé selon des techniques connues, notamment par pulvérisation cathodique ou par évaporation sous vide.

Description

PROCEDE DE PROTECTION DE PUCES DE CIRCUIT INTEGRE PAR DEPOT DE COUCHE MINCE ISOLANTE La présente invention concerne le domaine des puces de circuit intégré.
La présente invention concerne plus particulièrement un procédé de protection de puces de circuit intégré afin d'isoler ses flancs lors de la connexion de la puce avec un bornier de connexion.
La connexion des puces de circuit intégré avec un bornier de connexion d'une carte par exemple, peut être réalisée par câblage filaire traditionnel ou par d'autres techniques utilisant des composés polymères conducteurs en contact avec les plots de sortie de la puce.
La technologie traditionnelle de câblage filaire pour la connexion des puces ne requière aucune caractéristique spécifique pour le composant constituant le circuit intégré. Cependant, une telle technologie est délicate et coûteuse. En effet, des fils, généralement en cuivre, en nickel ou en or, relient les plots de sortie de la puce aux pistes de liaison du circuit imprimé par soudure. De plus, cette technique du câblage filaire nécessite un appareillage de haute précision pour réaliser les connexions, ce qui entraîne un ralentissement de la cadence de fabrication.
Pour pallier les inconvénients de cette technologie traditionnelle, on utilise de plus en plus souvent des composés polymères électriquement conducteurs établissant un contact entre les plots de sortie de la puce et les pistes de liaison du bornier de connexion. Une première méthode utilisant un composé polymère conducteur pour connecter la puce aux pistes de liaison est illustrée sur la figure 1.
Dans un tel cas, les pistes de liaison 12 sont amenées à proximité de l'emplacement prévu pour la puce 100. Cette dernière est collée par la face arrière 104 sur les pistes de liaison 12 du bornier de connexion en utilisant une colle isolante 50. Cette colle peut être par exemple un adhésif réticulant sous l'effet d'une exposition à un rayonnement ultraviolet.
Les connexions électriques entre les plots de sortie 120 de la puce 100 et les pistes de liaison 12 sont ensuite réalisées par dépôt d'une résine conductrice 40 qui recouvre les plots de sortie 120 de la puce<B>100</B> et les pistes de liaison 12 de la carte. Cette résine conductrice 40 peut être par exemple une colle polymérisable chargée en particules conductrices telles que des particules d'argent.
Une seconde méthode utilisant un composé polymère conducteur pour connecter la puce aux pistes de liaison est illustrée sur la figure 2. Cette méthode consiste à reporter la puce selon un montage bien connu de type "flip chip".
Dans un montage de type "flip chip", la puce 100 est retournée face active avec les plots de sortie 120 vers le bas. La puce 100 est alors connectée en plaçant les plots de sorties 120 sur les pistes de liaison 12 imprimées à l'emplacement prévu pour la puce.
Dans l'exemple illustré, la puce 100 est connectée aux pistes de liaison 12 au moyen d'une colle 35 à conduction électrique anisotropique bien connue.
Ces techniques de connexion de puce par des polymères conducteurs sont très efficaces et performantes. Elles présentent de nombreux avantages par rapport à la technique traditionnelle du câblage filaire et tendent à se généraliser chez les assembleurs de circuits intégrés. En effet, ces techniques utilisant un polymère conducteur permettent de réduire le nombre d'opérations de fabrication et de diminuer nettement le coût de fabrication des matériaux des circuits intégrés.
Néanmoins, il existe un problème particulier qui est directement lié à ces techniques de connexion lorsque le substrat utilisé présente un flanc de faible résistivité (conducteur).
On voit clairement sur la figure 1 que la résine conductrice 40 couvre les flancs 106 de la puce 100. I1 a cependant été établit que dans certains cas, une conductivité sur le flanc 106 de la puce 100 peut entraîner des dysfonctionnements électriques du circuit intégré. En effet, selon les types de substrat utilisé, le flanc de la puce est de forte ou de faible résistivité (isolant ou conducteur). Si le flanc est de forte résistivité, il n'y a aucun problème à ce que la résine conductrice 40 soit en contact avec la tranche.
Néanmoins, dans le cas où le substrat utilisé pour la fabrication de la puce de circuit intégré présente un flanc de faible résistivité, cette technique n'est pas utilisable.
La solution utilisée jusqu'à présent consistait tout simplement à ne pas utiliser ce type de technique de connexion avec des puces présentant des flancs conducteurs. Cette solution n'est cependant pas satisfaisante car elle limite fortement les possibilités de l'assembleur en l'obligeant à utiliser certains produits avec certaines techniques de montage.
En effet, la conductivité du silicium est directement liée au procédé de fabrication des plaquettes et diffère selon les fabricants et les lignes de production. Un utilisateur désirant spécifier une conductivité particulière du substrat se verra alors lié à un fournisseur donné et même à une gamme de produit donné ce qui entraîne automatiquement un surcoût et une limitation des produits utilisables.
La présente invention a pour but de résoudre les problèmes exposés ci-dessus.
Le but de la présente invention est de supprimer les inconvénients liés à la connexion des puces de circuit intégré par des technologies utilisant des polymères conducteurs.
A cet effet, la présente invention propose un procédé de protection des flancs des puces de circuit intégré afin de les isoler des composants polymères conducteurs utilisés pour la connexion des plots de sortie des puces avec les pistes de liaison des borniers de connexion.
En particulier, la présente invention propose un procédé de protection de puces de circuit intégré d'une plaquette de silicium, la plaquette comportant une face avant sur laquelle sont disposées les plots de sortie des puces de circuit intégré et une face arrière opposée, caractérisé en ce que le procédé comprend les étapes suivantes: - découpe de la plaquette de silicium de manière à désolidariser les puces de circuit intégré ; - dépôt d'un matériau électriquement isolant, sous forme de couche mince, sur la face arrière de la plaquette de manière à couvrir les flancs de chaque puce de circuit intégré.
Le procédé de protection de puces de circuit intégré selon la présente invention est également caractérisé en ce qu'il comprend en outre une étape de report de la plaquette découpée, face arrière accessible, sur un support de manière à assurer la cohésion des puces lors de l'application de la matière isolante.
Selon un premier mode de réalisation, dépôt de la couche mince isolante est effectuée par évaporation sous vide.
Selon un deuxième mode de réalisation, le dépôt de la couche mince isolante est effectuée par pulvérisation cathodique.
Selon une variante de réalisation, la couche mince isolante peut être constituée d'oxyde de silicium (Si02) .
Selon une caractéristique, le dépôt de la couche mince isolante est contrôlé de manière à obtenir une couche dont l'épaisseur est inférieure ou égale à 1 pun.
Le procédé de protection de puces de circuit intégré selon la présente invention est également caractérisé en ce qu'il comprend les étapes suivantes: - dépôt d'une protection sur la face arrière de la plaquette de silicium ; - découpe de la plaquette de silicium de manière à désolidariser chaque puce de circuit intégré ; - report des puces de circuit intégré désolidarisées, face arrière vers le haut, sur un support ; - retrait de la protection de la face arrière ; - dépôt d'une couche mince électriquement isolante sur la face arrière et les flancs des puces ; - éjection des puces du support ; Selon une caractéristique, la protection de la face arrière de la plaquette de silicium est constituée par un adhésif dégradable aux ultraviolets, ledit adhésif étant dégradé après l'étape de découpe de la plaquette et retiré par pelage.
Selon une caractéristique, le support est un adhésif dégradable exposé à un rayonnement ultraviolet après application de la matière isolante.
Selon une variante de réalisation, l'éjection des puces est réalisée par rupture de la couche mince isolante déposée sur le support entre les puces.
Selon une autre variante de réalisation, préalablement à l'éjection des puces, une étape de découpe du support est réalisée.
La présente invention concerne également une puce de circuit intégré caractérisée en ce qu'elle comprend une couche mince électriquement isolante déposée sur ses flancs de manière à constituer une protection.
Selon une caractéristique, la couche mince isolante présente une épaisseur inférieure ou égale à 1 @tm.
Selon une première variante, la couche mince isolante recouvrant ses flancs est composée d'oxyde de silicium (Si02) . Le procédé selon l'invention présente l'avantage de permettre l'utilisation systématique des techniques de connexion directe entre les plots de sortie d'une puce et les pistes de liaison d'un bornier avec une colle conductrice quelque soit la puce utilisée.
Le procédé selon la présente invention peut avantageusement être utilisé avec tout type de puce quelque soit le substrat utilisé, quelque soit la taille et la forme de la puce, qu'elle présente des bossages ou non.
Le procédé selon la présente invention est facile à mettre en oeuvre. Bien qu'il nécessite une étape supplémentaire précédant la connexion des puces, le procédé de protection selon l'invention n'entraîne pas de surcoût significatif ni de temps de fabrication rallongé.
En outre, l'épaisseur de la couche mince déposée est considérablement réduite par rapport aux couches de protection déposées avec des méthodes utilisant des résines.
Cette épaisseur est en effet inférieure ou égale à 1 Dun, ce qui permet une dissociation facile des puces après dépôt de la couche mince de protection.
D'autres particularités et avantages de la présente invention apparaîtront au cours de la description qui suit donnée à titre d'exemple illustratif et non limitatif en référence aux figures dans lesquelles: La figure 1, déjà décrite, est un schéma en coupe de la connexion d'une puce avec dispense de résine conductrice.
La figure 2, déjà décrite, est un schéma en coupe de la connexion d'une puce selon une technique de "flip chip" avec colle conductrice.
La figure 3 est une vue schématique en coupe de la plaque de silicium découpée.
La figure 4 illustre l'étape d'application d'une matière isolante sur l'arrière et les flancs des puces selon une première variante de mise en oeuvre.
La figure 5 illustre l'étape d'application d'une matière isolante sur l'arrière et les flancs des puces selon une deuxième variante de mise en oeuvre.
Le procédé selon la présente invention comporte plusieurs étapes. Une première étape consiste à découper la plaquette de silicium sur laquelle sont disposées les puces de circuit intégré 100 afin de les désolidariser.
A cette fin, la face arrière 104 de la plaquette, opposée à la face avant sur laquelle sont disposées les plots de sortie 120 des puces 100, est placée sur un adhésif 115 dégradable aux ultraviolets par exemple. La plaquette de silicium est alors découpée selon des méthodes classiques connues et les puces 100 désolidarisées sont maintenues ensemble par l'adhésif 115.
L'adhésif dégradable 115 est alors exposé à un rayonnement ultraviolet afin de réduire sa force d'adhérence.
Une deuxième étape, illustrée sur la figure 3, consiste à placer les puces de circuit 100, face active vers le bas, sur un support 110. Ce support a essentiellement pour fonction de maintenir les puces de circuit 100 en cohésion et de permettre leur manipulation pour l'étape de protection qui suit.
L'adhésif 115 de la face arrière, déjà dégradé par le rayonnement ultraviolet, est retiré par pelage par exemple afin de laisser nues les faces arrières 104 des puces 100.
Selon un mode de réalisation préférentiel, le support 110 est constitué par un autre adhésif dégradable.
Le support 110 a en outre pour fonction de protéger la face active de la puce 100 lors de l'application de matière isolante.
La troisième étape du procédé selon l'invention consiste à déposer un matériau électriquement isolant 150, sous forme de couche mince, sur les flancs 106 et la face arrière 104 des puces 100 placées sur le support 110.
Différentes techniques connues peuvent être utilisées pour le dépôt de cette couche mince électriquement isolante 150, et notamment les techniques de dépôt sous vide et de pulvérisation cathodique.
Une première technique est illustrée sur la figure 4 et consiste à réaliser une évaporation sous vide d'un oxyde de manière à déposer une couche mince sur les flancs 106 et les faces arrières 104 des puces 100.
L'évaporation sous vide est une technique de dépôt de couche mince qui procède par condensation de la vapeur du matériau à déposer sur le substrat (les puces) à recouvrir.
Sa mise en #uvre comporte essentiellement trois phases. La mise sous vide de l'enceinte de dépôt 500 ; l'évaporation du matériau 150 à l'aide d'un creuset 510 chauffé à haute température ; et la condensation de la vapeur sur le substrat 100.
Le substrat à recouvrir (les puces) 100 est disposé en face du creuset 510 à une distance de quelques dizaines de centimètres, en pratique entre 20 et 50 cm. Le substrat 100 est maintenu à une température inférieure ou égale à 70 C.
L'enceinte de dépôt 500 est maintenue sous un vide secondaire au moyen d'un groupe de pompage P, préférentiellement inférieur ou égal à 10-3 Pa. Le creuset 510 est alors chauffé, au moyen d'une alimentation électrique A, à une température supérieure ou égale à 1000 C de manière à évaporer la matière isolante 150 déposée dans le creuset 510. Les molécules évaporées, n'ayant en moyenne subies aucun choc avec le gaz résiduel dans l'enceinte 500, arrivent sur le substrat 100 avec une énergie cinétique correspondant à la température du creuset 510, et échangent cette énergie avec le substrat 100. Ces particules se fixent sur la face arrière 104 et les flancs 106 des puces 100 et constituent une couche mince, d'une épaisseur inférieure ou égale à 1 pm. Afin d'obtenir une couche mince d'une épaisseur uniforme, il est avantageux de placer les puces 100 sur un plateau tournant Le chauffage du creuset 510 est maintenu jusqu'à obtenir l'épaisseur de couche mince 150 désirée. Le chauffage est alors coupé et l'enceinte est isolée du groupe de pompage P, puis ramenée à la pression atmosphérique par introduction d'azote N, de préférence à de l'air.
La matière isolante<B>150</B> déposée dans le creuset 510 est avantageusement constituée d'un oxyde. Ainsi, on peut par exemple, utiliser un oxyde de silicium Si02, dont l'évaporation donne un flux de vapeur contenant du SiO, Si02 et 02, ou un oxyde de Titane dont l'évaporation donne un flux de vapeur contenant du Ti, TiO, Ti02 et 02.
Une deuxième technique est illustrée sur la figure 5 et consiste à réaliser une pulvérisation cathodique d'un oxyde de manière à déposer une couche mince sur les flancs 106 et les faces arrières 104 des puces 100.
La pulvérisation cathodique consiste à arracher des atomes d'une cible 520 par bombardement pour les déposer sur un substrat 100 placé en face de la cible 520. Cette technique de dépôt d'une couche mince est mise en oeuvre dans une enceinte 500 dans laquelle un gaz inerte, comme de l'argon Ar par exemple, est maintenu à faible pression, généralement entre 10-1 et 10-2 Pa au moyen d'un groupe de pompage P. La cible 520, constituée du matériau que l'on souhaite déposé sur les puces 100, est placée en face du substrat (les puces 100). La cible 520 est alors polarisée négativement, et le substrat 100 est polarisé positivement.
L'argon Ar est alors ionisé par des décharges électriques afin d'obtenir un plasma 550. Les particules du plasma 550 sont accélérées vers la cible 520 avec suffisamment d'énergie pour entraîner l'arrachement des atomes ou molécules de la cible 520 qui sont alors éjectés sur un grand spectre de directions, traversent le plasma et viennent se déposer sur les puces 100 en face de la cible 520.
Selon une caractéristique essentielle de cette variante de réalisation, la cible 520 est constituée d'une matière isolante, préférentiellement d'un oxyde tel que de l'oxyde de silicium Si02 ou de l'oxyde de Titane Ti02, par exemple.
La pulvérisation cathodique permet d'obtenir un bon pouvoir de recouvrement des flancs 106 et des faces arrières 104 des puces 100 grâce au large spectre de direction de pulvérisation.
Après dépôt d'une couche mince isolante 150, selon l'une ou l'autre technique, les puces<B>100</B> sont détachées du support 110 afin d'être connectées en leur lieu et place.
L'éjection des puces 100 peut être réalisée par découpe du support 110 entre les puces 100 et/ou par éjection mécanique en soulevant les puces 100 et en brisant la couche mince 150 déposée entre les puces 100.
Les caractéristiques choisies pour la matière isolante sont telles que la brisure ou la découpe entre les puces sera nette et laissera les flancs 106 des puces 100 recouverts par la couche mince de protection 150.
En particulier, le dépôt de la matière isolante selon les modes de réalisation décrits dans la présente invention permet d'obtenir une couche de protection sur les flancs et l'arrière de la puce inférieure ou égale à 1 gym. Cette faible épaisseur permet de réaliser une cassure nette de la couche de protection lors de l'éjection des puces 100 du support 110.
Selon un mode de réalisation préférentiel, le support 110 utilisé pour la manipulation des puces 100 est constitué par un adhésif dégradable. Dans un tel cas, après application de la matière isolante 150, le support 110 est exposé à un rayonnement ultraviolet par exemple afin de le dégrader et de réduire sa force d'adhérence.
Les puces 100 de circuit intégré sont donc détachées du support 110 et peuvent être connectées selon tout type de montage utilisant des polymères conducteurs étant donné que les flancs 106 des puces 100 sont protégés par la matière isolante 150.

Claims (14)

REVENDICATIONS
1. Procédé de protection de puces de circuit intégré d'une plaquette de silicium, la plaquette comportant une face avant sur laquelle sont disposées les plots de sortie (120) des puces de circuit intégré (100) et une face arrière opposée, caractérisé en ce que le procédé comprend les étapes suivantes: - découpe de la plaquette de silicium de manière à désolidariser les puces de circuit intégré (100) ; - dépôt d'un matériau électriquement isolant (150), sous forme de couche mince, sur la face arrière (104) et les flancs (106) de chaque puce de circuit intégré (100).
2. Procédé de protection de puces de circuit intégré (100) selon la revendication 1, caractérisé en ce qu'il comprend en outre une étape de report de la plaquette découpée, face arrière (104) accessible, sur un support (110) de manière à assurer la cohésion des puces (100) lors du dépôt de la couche mince isolante (150).
3. Procédé de protection de puces de circuit intégré (100) selon l'une des revendications 1 à 2, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectuée par évaporation sous vide.
4. Procédé de protection de puces de circuit intégré (100) selon l'une des revendications 1 à 2, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectuée par pulvérisation cathodique.
5. Procédé de protection de puces de circuit intégré (100) selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche mince isolante (150) est constituée d'oxyde de silicium (Si02).
6. Procédé de protection de puces de circuit intégré (100) selon l'une quelconque des revendications précédentes, caractérisé en ce que le dépôt de la couche mince isolante (150) est contrôlé de manière à obtenir une couche dont l'épaisseur est inférieure ou égale à 1 @tm.
7. Procédé de protection de puces de circuit intégré (100) selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend les étapes suivantes: - dépôt d'une protection (115) sur la face arrière (104) de la plaquette de silicium ; - découpe de la plaquette de silicium de manière à désolidariser chaque puce de circuit intégré (100) ; - report des puces de circuit intégré (100) désolidarisées, face arrière (104) vers le haut, sur un support (110) ; - retrait de la protection (115) de la face arrière (104) ; - dépôt d'une couche mince électriquement isolante (150) sur la face arrière (104) et les flancs des puces (100) ; - éjection des puces (100) du support (110).
8. Procédé de protection de puce de circuit intégré (100) selon la revendication 7, caractérisé en ce que la protection (115) de la face arrière de la plaquette de silicium est constituée par un adhésif dégradable aux ultraviolets, ledit adhésif étant dégradé après l'étape de découpe de la plaquette et retiré par pelage.
9. Procédé de protection de puces de circuit intégré (100) selon la revendication 7, caractérisé en ce que le support (110) est un adhésif dégradable exposé à un rayonnement ultraviolet après application de la matière isolante (150).
10. Procédé de protection de puces de circuit intégré (100) selon la revendication 7, caractérisé en ce que l'éjection des puces (100) est réalisée par rupture de la couche mince isolante (150) déposée sur le support (110) entre les puces (l00).
11. Procédé de protection de puces de circuit intégré (100) selon la revendication 7, caractérisé en ce que préalablement à l'éjection des puces (l00), il comprend une étape de découpe du support (110).
12. Puce de circuit intégré caractérisée en ce qu'elle comprend une couche mince électriquement isolante (150) déposée sur ses flancs (106) de manière à constituer une protection.
13. Puce de circuit intégré selon la revendication 12, caractérisé en ce que la couche mince isolante (150) présente une épaisseur inférieure ou égale à lE.n.
14. Puce de circuit intégré selon l'une des revendications 12 à 13, caractérisée en ce que la couche mince isolante (150) recouvrant ses flancs est composée d'oxyde de silicium (Si02).
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