FR2759195A1 - Circuit de detection de changement d'adresse - Google Patents

Abstract

L'invention concerne une mémoire (1) munie d'un circuit d'adressage comportant un bus d'adresse (19, 22, 25) pour transporter des signaux d'adresse, des circuits (18, 21) de polarisation et de commutation reliés au bus d'adresse pour commuter et polariser des lignes de la mémoire et des circuits d'écriture des données dans les cellules de la mémoire. La mémoire comporte un circuit de validation (23) pour valider une écriture en mémoire. Ce circuit de validation comporte un circuit (24) pour mémoriser une adresse désignée (AD) où écrire des données, un circuit de comparaison (26) pour comparer une adresse courante (AC) disponible sur le bus d'adresse avec l'adresse désignée, et un circuit de blocage (30) pour empêcher l'écriture lorsque la comparaison révèle une différence d'adresse.

Description

CIRCUIT DE DETECTION DE CHANGEMENT D'ADRESSE
La présente invention a pour objet un dispositif de détection de changement d'adresse au moment de l'adressage d'une ligne de mots dans une mémoire. Elle concerne tout particulièrement les mémoires dont les cellules mémoires comportent des transistors à grille flottante agissant comme organe de mémorisation. La programmation de ces cellules est obtenue soit par un courant de saturation soit par un effet de champ électrique dans ce transistor à grille flottante. Il s'agit plus particulièrement des mémoires de type EPROM ou EEPROM. Néanmoins, d'autres types de mémoire peuvent être concernés par l'invention. La particularité de celle-ci est de traiter les problèmes qui surviennent sur un bus d'adresse pendant une durée longue d'écriture: programmation ou effacement.

Dans le cas des mémoires de type EEPROM chaque élément de stockage d'information ou cellule mémoire est constitué par un transistor à grille flottante. Ce type de transistor peut avoir deux états. Ainsi, dans le cas d'un transistor MOS à canal N, dans un premier état aucune charge ou une charge positive est piégée sur la grille flottante. Un canal de conduction peut exister entre source et drain. Le transistor conduit alors et se comporte comme un interrupteur fermé. Dans un deuxième état, des électrons sont piégés sur la grille flottante. Ils empêchent donc la création d'un canal de conduction dans le substrat entre source et drain. Dans ce cas, le transistor est toujours bloqué et se comporte comme un interrupteur ouvert.

La programmation du transistor à grille flottante d'une cellule mémoire de type EEPROM s'obtient en soumettant les régions drain et source de ce transistor à un potentiel élevé par rapport au potentiel auquel est soumise la grille de commande de ce transistor superposée à la grille flottante. La programmation passe donc par la soumission d'au moins une de ces régions à une tension élevée VPP.

Une application particulière de l'invention est la programmation en mode page. Dans un tel mode on exécute en même temps la programmation de plusieurs cellules mémoires raccordées à une même ligne de mot du plan mémoire. Ce mode de programmation est très intéressant car il permet d'accéder à plusieurs cellules mémoires du plan mémoire en même temps. En effet, plutôt que d'exécuter la programmation des cellules mémoires les unes après les autres, il est préférable pour diminuer le temps de programmation dans la mesure où les cellules sont distribuées aux intersections de lignes de bits et de lignes de mots, de sélectionner un ensemble de lignes de bits d'une part, et de sélectionner ensuite d'autre part une ligne de mots pour programmer en même temps toutes les cellules mémoires qui appartiennent à ces lignes de bits et à cette ligne de mots. I1 suffit ensuite de changer de ligne de mots pour pouvoir accéder à un nouvel ensemble de cellules mémoires appartenant à ces lignes de bits et à cette nouvelle ligne de mots.

La programmation en mode page de cellules d'une mémoire de type EEPROM s'effectue en plusieurs étapes.

Tout d'abord on neutralise la sélection des lignes de bits et, pendant cette neutralisation, on précharge toutes les lignes de bits à un potentiel élevé.

Ensuite, on sélectionne les lignes de bits en supprimant sélectivement la neutralisation. Enfin, pour la programmation, on impose sur les grilles de commande des transistors à grille flottante des cellules mémoires à programmer un potentiel nul. Dans ces conditions, seuls les transistors sélectionnés se programment. I1 est à remarquer que ces transistors sélectionnés n'ont pas été programmés pendant la précharge, parce qu'à ce moment des transistors d'accès à ces cellules sont bloqués. Ils sont bloqués par une commande appliquée sur leur grille de commande.

Cependant, cette précharge des lignes de bit dure un temps suffisamment long pour qu'un changement d'adresse d'une ligne de mots puisse être provoqué. Ce changement peut provenir d'une origine quelconque: parasite, erreur de commande. Les circuits proposés dans l'état de la technique prennent naturellement en compte ce changement d'adresse. Sous ces conditions, une programmation ou un effacement des cellules est réalisé sur une ligne de mots différente d'une ligne de mots sélectionnée préalablement par l'utilisateur.

La présente invention a pour but de remédier à ce problème en proposant un circuit de détection d'un éventuel changement d'adresse d'une ligne de mots provoqué lors d'une écriture, une programmation, de cellules mémoires, notamment d'une mémoire de type
EEPROM. Le principe de l'invention consiste à mémoriser à chaque écriture l'adresse d'écriture, et à valider cette écriture tant qu'une adresse disponible sur le bus d'adresse correspond à l'adresse mémorisée.

En conséquence, la présente invention a pour objet une mémoire munie d'un circuit d'adressage comportant un bus d'adresse pour transporter des signaux d'adresse, des circuits de commutation reliés au bus d'adresses pour commuter et polariser des lignes de la mémoire et des circuits d'écriture pour écrire des données dans des cellules de cette mémoire, caractérisée en ce qu'elle comporte un circuit de validation commandant les circuits d'écriture pour valider une écriture en mémoire, ce circuit de validation comportant un circuit pour mémoriser une adresse désignée où écrire des données, un circuit de comparaison pour comparer une adresse courante disponible sur le bus d'adresse avec l'adresse désignée, et un circuit de blocage pour empêcher l'écriture lorsque la comparaison révèle une différence.

D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description de divers modes de réalisation faite ci-après. La description et les dessins ne sont donnés qu'à titre indicatif et nullement limitatif de l'invention. Les dessins montrent
- la figure 1 : schématiquement, une mémoire de type EEPROM conforme à l'invention
- la figure 2 : des diagrammes temporels de signaux utilisés lors d'une programmation de cellules mémoires de la mémoire de la figure 1
- la figure 3 : un circuit de validation conforme à l'invention
- la figure 4 : des diagrammes temporels de principaux signaux de commande du circuit de la figure 3.

Sur la figure 1, on a représenté une mémoire 1 conforme à l'invention. Cette mémoire 1 comporte des cellules mémoires telles que 2. Dans l'exemple la mémoire 1 est de type EEPROM et ses cellules 2 comportent chacune un transistor 3 à grille flottante.

Ce transistor 3 comporte une grille flottante 4, une grille de commande 5 superposée à la grille flottante, un drain 6, et une source 7. Le transistor à grille flottante de chaque cellule mémoire est ici en série par son drain 6 avec la source d'un transistor d'accès 8 dont le drain 9 est relié à une ligne 10 de bits et dont la grille de commande 11 est reliée à une ligne 12 de mots. La source 7 du transistor 3 est reliée à la masse.

Cette mémoire est munie d'un circuit d'adressage comportant un bus 19 d'adresse pour transporter des signaux d'adresses. Le nombre de lignes d'adresse est fonction de la taille de la mémoire. Des lignes du bus 19 d'adresse sont connectées à l'entrée de circuits 18 et 21 de polarisation et de commutation. Les circuits 18 et 21 sont propres à polariser et commuter (sélectionner) les lignes 10 de bits et les lignes 12 de mots de la mémoire. Des circuits 16 et 20, comportant chacun un jeu de cellules mémoires volatiles, connectés en sortie des circuits 18 et 21, permettent de mémoriser respectivement l'adresse d'une ligne de bits sélectionnée ainsi que l'adresse d'une ligne de mot sélectionnée. Le circuit 16 est relié à un circuit 15 d'écriture pour écrire les données dans les cellules de la mémoire 1.

La mémoire 1 comporte de plus, selon l'invention, un circuit de validation 23 pour valider une écriture en mémoire. Ce circuit 23 comporte un circuit 24 pour mémoriser une adresse désignée AD, où on a préalablement décidé d'écrire des données. Une partie 25 du bus 19 d'adresse contenant des bits d'adresse d'une ligne de mot à programmer est reliée à l'entrée du circuit 24. La sortie du circuit 24 est reliée à une première entrée d'un comparateur 26. Le comparateur 26 a pour fonction de comparer une adresse désignée AD présente dans le circuit 24 et une adresse courante AC présente sur le bus 25 d'adresse. Cette adresse AC est directement transmise à une deuxième entrée du comparateur 26. La sortie de ce comparateur 26 est reliée à l'entrée d'un circuit de blocage 30 pour empêcher l'écriture lorsque la comparaison révèle une différence d'adresse.

Dans une réalisation pratique, schématique, ce circuit 30 est relié à sa sortie à l'électrode principale d'un transistor 27 de type N. Le transistor 27 est commandé par un circuit cadencé 81. Le transistor 27 et le circuit 81 forment un circuit 80.

Le circuit 80 sert à constituer des périodes, cycles, pendant le fonctionnement de la mémoire 1. L'autre électrode principale du transistor 27 commande des transistors 28 de type P tous intercalés entre la mémoire 1 et le circuit 20 de mémoire volatile. Le signal émanant du transistor 27 est a la fois appliqué sur les grilles de commande des transistors 28 et sur une des entrées du circuit 24. L'une des électrodes principales des transistors 28 est reliée à une ligne de mots telle que 12. Une autre de leurs électrodes principales est reliée à la sortie de la mémoire volatile 20.

Sur la figure 2, on a représenté des diagrammes temporels de signaux présents dans le circuit de la figure 1. Un signal de précharge PRECH est celui appliqué sur les lignes de bits telles que 10. On a représenté l'arrivée d'un signal d'adresse AdLMj correspondant à la sélection désirée d'une ligne de mot. Dans les parties gauche et droite de la figure 2, le signal AdLMj subit des changements attendus. Les changements se produisent au moment du début de la précharge lorsqu'un détecteur de transition d'adresse
(non représenté) détecte un signal DTA d'une transition j d'adresse pour adresser la ligne j de mot à sélectionner.

Sur la partie gauche de la figure 2, il n'y a pas production d'un signal d'adresse intempestif pendant le déroulement d'une écriture. L'écriture (la programmation) se produit normalement à l'adresse j désignée. Dans la partie droite de la figure 2, par contre, on a montré un signal d'adresse parasite AdLMi produit au cours de la préparation à l'écriture sur la ligne j de mot sélectionnée.

Un signal LMj, relatif à la ligne de mot sélectionnée, devient actif à la fin de la précharge lorsque le circuit de validation 23 autorise de programmer les cellules de la ligne de mot sélectionnée. Le signal LMj représente le potentiel appliqué sur la ligne de mot en question, par exemple la ligne 12.

Pendant la précharge des lignes de bit, le signal de précharge du circuit 15 d'écriture est à un potentiel élevé, à VPP, pour permettre aux lignes de bits d'atteindre le potentiel de programmation VPP.

Pendant cette précharge le signal LMj reste à 0.

Pendant cette précharge les lignes de bits ne peuvent pas se décharger. La précharge terminée on programme sans problème à ce moment les cellules sélectionnées de la mémoire en autorisant la transmission du signal LMj sur la ligne de mot sélectionnée.

Sur la partie droite de la figure les mêmes signaux sont appliqués. Cependant, pendant la précharge, l'adresse de la ligne de mot change, par exemple la ligne de mot parasite i est sélectionnée. Le circuit 23 de validation intervient à ce moment précis. Le comparateur 26 détecte une transition de l'adresse de la ligne de mot. Cette comparaison est effectuée en comparant l'adresse j mémorisée dans le circuit 24 à l'adresse i disponible sur le bus 25. Le circuit de blocage 30 produisant un signal S a pour fonction d'arrêter la programmation par l'intermédiaire des transistors 28 rendus ouverts par la réception du signal S de sortie du circuit 30. Le signal S est aussi visible sur la Figure 2. I1 devient actif au moment de l'apparition de l'adresse parasite.

Sur la figure 3, on a représenté une forme préférée du circuit de validation 23, conformément à l'invention. Ce circuit 23 comporte un circuit 24 pour mémoriser une adresse désignée AD où écrire des données, un circuit de comparaison 26 pour comparer une adresse courante AC disponible sur le bus d'adresse avec l'adresse désigné AD, et un circuit de blocage 30 pour empêcher l'écriture lorsque la comparaison révèle une différence d'écriture. Le circuit 24 comporte un circuit bistable 31.

Ce circuit 31 comporte, dans un exemple, quatre transistors. Deux transistors de type N, respectivement 32 et 33, et deux de type P respectivement 34 et 35 montés ensemble en trigger de Schmitt. Les deux transistors 34 et 35 ont leur électrode principale 36 et 37 reliée à une connexion 38, elle-même reliée à une alimentation VCC. Ces transistors respectivement 34 et 35 sont en série par leur autre électrode principale avec les deux autres transistors respectivement 32 et 33, via deux bornes A et B. Les autres électrodes principales 39 et 40 des deux transistors 32 et 33 sont reliées à une connexion 41, elle-même reliée à la masse. Les électrodes de grille de commande des deux transistors 34 et 35 sont reliées respectivement à l'électrode de grille de commande des deux transistors 32 et 33 par l'intermédiaire de deux connexions respectivement 50 et 51. On relie les bornes A et B respectivement aux bornes D et C. Les bornes A et B constituent les sorties du circuit 24.

Les bornes A et B sont respectivement reliées à des électrodes principales de deux transistors de validation 42 et 43 par l'intermédiaire d'une connexion respectivement 44 et 45. Les transistors 42 et 43 ont leur autre électrode principale reliée respectivement à l'électrode principale de deux autres transistors 46 et 47. Les transistors 46 et 47 sont reliés à la masse par leur autre électrode principale par l'intermédiaire de la connexion 41. Deux condensateurs de découplage 48 et 49 sont connectés, respectivement, par une de leurs bornes à la connexion 44 ou 45. Les autres bornes des deux condensateurs sont reliées ensemble à la masse.

Dans un exemple, les condensateurs 48 et 49 peuvent comporter des condensateurs montés en parallèle. Les grilles de commande des transistors 42 et 43 sont reliées ensemble à une même sortie d'une porte NON ET 50 recevant sur ses deux entrées d'une part un signal
SE d'écriture, d'autre part un signal H d'horloge.

Les deux sorties A et B du circuit bistable 31 sont reliées aux entrées du comparateur d'adresse 26 par l'intermédiaire de deux connexions 51 et 52. Ces deux connexions 51 et 52 sont reliées respectivement aux entrées de deux inverseurs respectivement 53 et 54. Les sorties de ces deux inverseurs 53 et 54 sont reliées à une porte NON ET 55 à deux entrées. Cette porte 55 est connectée en sortie à l'entrée d'un autre inverseur 56.

L'inverseur 56 est relié par sa sortie à une porte OU 57 à plusieurs entrées E. Le nombre d'entrée E de cette porte 57 correspond au nombre de bit d'adresses permettant d'adresser une ligne de mot. I1 y a autant de circuits 24 dans le circuit 23 qu'il y a de bits d'adresse pour adresser les lignes de mot. La sortie de cette porte 57 est la sortie du circuit 26.

Cette sortie est connectée au circuit de blocage 30. Le circuit 30 comporte une porte NON ET 58 à deux entrées dont l'une des entrées reçoit le signal de sortie du comparateur 26. L'autre entrée de cette porte 58 est reliée à la sortie d'une bascule 59 par l'intermédiaire d'une connexion 60. La bascule 59 permet d'inhiber le fonctionnement du circuit 30 pendant la mémorisation de l'adresse désignée AD, celle qui est la bonne: celle qu'on veut vraiment sélectionner. Cette bascule 59 du type RS est constituée de deux portes NON OU 61 et 62. La sortie de la porte 62 est à la fois reliée à la connexion 60 et à l'entrée de la porte 61. La sortie de la porte 61 est reliée à l'entrée de la porte 62. Chacune des portes 61 et 62 a une entrée commandée par un signal. La porte 62 est commandée par un signal d'inhibition IN et la porte 61 est commandée par un signal IN/ complémentaire du signal IN. les signaux IN et IN/ sont issus du circuit 81.

La sortie de la porte 58 commande une des entrées d'une autre bascule 63, équivalente à la bascule 59.

Simplement on a remplacé les portes NON OU par des portes NON ET 64 et 65. Cette bascule 63 permet de mémoriser l'apparition d'une différence d'adresse, et de maintenir l'empêchement d'écriture jusqu'à la fin d'un cycle d'écriture. L'entrée de la porte 65 est reliée à l'entrée de la porte 62 par l'intermédiaire d'un inverseur 66. L'inverseur 66 permet de commander en opposition les bascules 59 et 63. La bascule 63 est reliée à sa sortie à un inverseur 67 propre à fournir à sa sortie le signal S. La sortie de l'inverseur 67 est reliée à un circuit 80.

Le circuit 80 comporte un transistor 27 en série entre l'entrée et la sortie du circuit 80. Le circuit 80 produit un signal périodique T. Le signal T est un signal produit au moment du début d'un cycle d'écriture et qui est maintenu pendant toute la durée d'un tel cycle. La durée de maintien est de l'ordre de 150 microsecondes. Le signal T est appliqué sur la grille du transistor 27. Le circuit 80 sert aussi pour remettre à zéro le circuit 24 de mémorisation. La remise à zéro s'effectue en inhibant par exemple le signal d'horloge H. Dans ce but, on relie la sortie du circuit 80 par une connexion 76 à un inverseur 77. La sortie de cet inverseur 77 est reliée à une entrée d'une porte ET 78 à deux entrées. La porte 78 est commandée à son autre entrée par le signal d'horloge H au préalable inversé pour des questions de commodité par un inverseur 82.

D'autre part, la grille de commande du transistor 46 est relié à la sortie d'un inverseur 71 et à la grille de commande d'un transistor de type P 68 par l'intermédiaire d'une connexion 69. L'une des électrodes principales de ce transistor 68 est porté au potentiel VCC, tandis que son autre électrode principale est reliée à une borne Q.

La grille de commande du transistor 47 est directement reliée à cette borne Q. Cette borne Q est à la fois reliée à une électrode principale d'un transistor déplété de type N 70 et à l'entrée de deux inverseurs disposés en série 71 et 72. Le point milieu des inverseurs 71 et 72 est le noeud P. La sortie de ces deux inverseurs est reliée à l'entrée du décodeur de ligne de mots. La sortie de ces deux inverseurs est connectée à la borne Q par l'intermédiaire d'un transistor déplété de type N 73. L'ensemble constitué par les deux inverseurs 71 et 72 et le transistor 73 forme une boucle. La grille de commande du transistor 70 est relié à la sortie d'un inverseur 74. La grille de commande du transistor 73 ainsi que l'entrée de l'inverseur 74 reçoivent tous deux le signal issu de la porte 78. Cet inverseur 74 permettant de commander en opposition les deux transistors 70 et 73. L'autre électrode principale du transistor 70 est reliée à une entrée du circuit 24 qui reçoit un bit de rang donné de l'adresse courante AC (de l'adresse AdLMj quand on sélectionne, et AdLMi dans le cas parasite). Les autres circuits 24 reçoivent les autres bits d'adresse de ligne de mot.

Sur la figure 4, on peut observer les diagrammes des signaux utilisés dans le circuit de la figure 3.

Tout d'abord, le circuit 80 permet de constituer les périodes de durée T. On applique un signal de commande d'écriture SE quand on veut écrire dans la mémoire. Dans ce cas le circuit bistable périodique 80 est mis en service d'une manière connue. Le signal d'horloge H transmis par la porte 78 permet de transmettre puis de maintenir un bit de l'adresse courante AC dans le circuit 68-74. Le bit de cette adresse AC est comparée à la valeur présente dans le circuit de mémorisation 31. En général la valeur, M, présente initialement dans ce circuit de mémorisation 31, au moment du premier front montant du signal d'écriture SE, est différente du bit d'adresse AC. Une comparaison entre les valeurs du bit d'adresse AC et M fait donc généralement apparaître une différence.

Comme il s'agit de l'adresse désignée, il faut d'une part la prendre en compte, d'autre part neutraliser l'invalidation par le circuit 30 qui pourrait en résulter.

Dans ce but, un signal IN, produit temporairement par les fronts actifs du signal T (fronts descendants), intervient afin d'inhiber le fonctionnement du circuit de blocage 30. En outre, le bit de l'adresse courante
AC se mémorise dans le circuit 24: il fait basculer le bistable 31 (ou non, selon sa valeur). Le nouveau bit d'adresse présent dans le circuit 31 et les autres bits de l'adresse AC présents dans les autres circuits 31 constituent l'adresse désignée AD. Cette adresse AD correspond à la ligne de mots que l'on souhaite programmer. Une fois que le bit de l'adresse courante
AD est verrouillé, on dispose de signaux complémentaires F et F/ aux noeuds Q et P respectivement.

La grille de commande des transistors de validation 42 et 43 reçoit le signal de sortie de la porte 50. Au moment où le signal de sortie de la porte 50 vaut 1, les noeuds A ou B sont reliés à la masse par la mise en conduction des transistors 42 et 46 ou 43 et 47 selon la valeur de F (ou F/). Dans un cas, où la borne B est à un niveau 1, le potentiel de cette borne B se décharge rapidement à travers les deux transistors 43 et 47. Cette décharge rapide est principalement due à la grosseur des deux transistors 43 et 47. Le rapport
W/L, longueur du canal sur largeur du canal de ces deux transistors, est, dans un exemple de l'ordre de 12/0,7.

De l'autre côté, la borne A était au niveau 0. Le potentiel de A va monter à 1 parce que le circuit 31 est une bascule bistable. Cependant, le rapport W/L du transistor P 34, tout comme celui du transistor 35, est de l'ordre de 6/3. Donc ces transistors sont très résistifs. Le potentiel o met donc plus de temps à monter à 1. Le potentiel de la borne B sera donc plus rapide, à descendre au niveau 0, que le potentiel de la borne A pour monter à un.

Il arrivera donc un moment où les deux potentiels aux bornes A et B seront tous deux au niveau zéro, pendant un court instant. Ce court instant est représenté en hachuré sur la figure 4. I1 correspond aux durées où le signal E, un quelconque des signaux admis dans la porte 57, est porté à 1. Un nouvel état du circuit 31 est établi. La nouvelle valeur mémorisée correspond à l'adresse désignée AD.

Le signal d'inhibition IN peut après ce moment devenir actif. Dans ces conditions, le circuit 59 ne bloquera plus le fonctionnement du circuit de blocage 30 parce que sa sortie, portée à 1, valide maintenant le fonctionnement de la porte NON ET 58. La détection d'un éventuel changement d'adresse commence donc avec le basculement du signal IN qui lui-même suit la prise en compte de l'adresse désignée.

Si la valeur d'un bit d'adresse appliqué à l'entrée du circuit 24 ne varie pas, aucun changement n'est détecté et la programmation se fait sans problème.

On va envisager maintenant un changement d'adresse à l'instant tl. Dans un exemple, la valeur d'un bit de l'adresse courante passe de 1 à 0. Cette valeur de bit d'adresse à zéro est verrouillée au front descendant du signal d'horloge H, dans le circuit 68-74. Cette valeur est maintenue au même niveau jusqu'au moment où le bus d'adresse délivrerait une autre adresse. Le changement d'adresse de la date tl provoque, ou ne provoque pas, un basculement des circuits 31 selon que le bit d'adresse concerné par un circuit 31 a été modifié ou non par ce changement. Pour au moins un des bits de l'adresse on va rencontrer un basculement du circuit 31. Pour le circuit 31 qui bascule, les potentiels des deux bornes A et B vont basculer, l'un rapidement, l'autre lentement. De cette façon, les potentiels des bornes A et B de ce circuit 31 seront pendant un court instant à zéro. La porte 57 détecte le changement d'adresse sur l'un quelconque des circuits 31. Les flèches curvilignes montrent la conséquence du changement d'adresse indésiré AdLMi sur le signal F, les signaux A et B, le signal E en entrée de la porte 57 et le signal S résultant.

Le signal d'inhibition IN au niveau 1 autorise alors le fonctionnement de la bascule 63. Cette bascule 63 bascule et fournit à sa sortie un signal de niveau 1 caractéristique d'un changement d'adresse au moment d'un tel changement d'adresse. I1 faut alors inhiber la programmation.

Le signal S/ de sortie de la bascule 63 est transmis aux transistors 28 sous le contrôle du circuit 80. Le circuit 80 produit, après une durée T1 après la date tO, un signal actif à l'état haut pendant une durée T2. Pendant la durée T2, le transistor 27 est rendu passant. Le transistor 27 autorise alors la transmission du signal S aux transistors 28.

On peut effectuer des réglages de la durée T1 pour la rendre minimale. Elle est minimale quand elle sert à capturer l'adresse désignée seulement. La durée T2 peut être longue: jusqu'à la fin de la précharge (voir figure 1). Cependant, il est possible que pour des questions de rebond sur le bus d'adresse une nouvelle adresse soit placée sur le bus et que cette nouvelle adresse corresponde à l'adresse désignée AD elle-même.

Pour autoriser alors la programmation (puisque l'adresse est la bonne), on rend la durée T2 courte et on la place en fin de précharge. Les créneaux en pointillés montrent que T2 peut être court, et placé à la fin du cycle. De préférence le signal IN produit par le circuit 80 (ou un autre circuit) sera déclenché le plus tôt possible après la fin de la période T1 minimale. Par exemple IN est synchronisé avec cette durée T1 minimale.

Ceci peut conduire à disposer d'un signal T avec deux créneaux t et t'. Dans ce cas t est court: il sert juste à déclencher IN. Dans ce cas IN est remis à zéro sur la fin du créneau t'. Dans ce cas le fonctionnement de la porte 78 doit être également modifié.

Claims (5)

REVENDICATIONS

1 - Mémoire (1) munie d'un circuit d'adressage comportant un bus d'adresse pour transporter des signaux d'adresse, des circuits (18) de polarisation et de commutation reliés au bus d'adresse pour commuter et polariser des lignes de la mémoire et des circuits (15,28) d'écriture pour écrire des données dans des cellules de la mémoire, caractérisée en ce qu'elle comporte un circuit de validation (23) relié aux circuits (28) d'écriture pour valider une écriture en mémoire, ce circuit de validation comportant un circuit (24) pour mémoriser une adresse désignée (AD) où écrire des données, un circuit de comparaison (26) pour comparer une adresse courante (AC) disponible sur le bus d'adresse avec l'adresse désignée (AD), et un circuit de blocage (30) pour empêcher l'écriture lorsque la comparaison révèle une différence d'adresse.

2 - Mémoire selon la revendication 1, caractérisée en ce que le circuit de mémorisation (24) comporte deux transistors de validation (42,43) mis en service par un signal de commande d'écriture (SE).

3 - Mémoire selon l'une des revendications 1 à 2, caractérisée en ce que le circuit de blocage (30) comporte une bascule (59) pour inhiber son fonctionnement pendant la mémorisation de l'adresse désignée.

4 - Mémoire selon l'une des revendications 1 à 3, caractérisée en ce que le circuit de blocage (30) comporte une bascule (63) pour mémoriser l'apparition d'une différence d'adresse et maintenir l'empêchement d'écriture.

5 - Mémoire selon l'une des revendications 1 à 4, caractérisée en ce que le circuit de validation (23) comporte un circuit (80) pour constituer des périodes (T1, T2, t, t') pendant le fonctionnement de la mémoire, ce circuit de constitution de périodes étant relié au circuit de validation (23) pour le remettre à zéro.