FR2754406A1 - Active level setting circuit for lateral double diffusion power MOS transistor - Google Patents
Active level setting circuit for lateral double diffusion power MOS transistor Download PDFInfo
- Publication number
- FR2754406A1 FR2754406A1 FR9612073A FR9612073A FR2754406A1 FR 2754406 A1 FR2754406 A1 FR 2754406A1 FR 9612073 A FR9612073 A FR 9612073A FR 9612073 A FR9612073 A FR 9612073A FR 2754406 A1 FR2754406 A1 FR 2754406A1
- Authority
- FR
- France
- Prior art keywords
- region
- ldmos transistor
- level
- drain
- ldmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 title abstract description 3
- 230000005012 migration Effects 0.000 claims abstract description 32
- 238000013508 migration Methods 0.000 claims abstract description 32
- 210000000746 body region Anatomy 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 27
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 27
- 230000008569 process Effects 0.000 description 17
- 230000002596 correlated effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
Abstract
Description
La présente invention concerne un circuit actif de fixation de niveau destiné à un transistor métal-oxyde-semiconducteur (MOS) de puissance et, plus particulièrement, à un transistor MOS à double diffusion de type latéral (LDMOS). The present invention relates to an active level-setting circuit for a power metal-oxide-semiconductor (MOS) transistor and, more particularly, to a lateral-type double-side MOS transistor (LDMOS).
Pour empêcher que la tension drain-source d'un transistor LDMOS ne dépasse la tension de claquage BVDSS du transistor, un moyen connu consiste à utiliser des éléments externes de fixation de niveau, par exemple une chaîne de diodes Zener couplée entre les électrodes de grille et de drain du transistor
LDMOS. La chaîne Zener externe fixe le niveau de la tension de drain du transistor
LDMOS sur sensiblement la tension de claquage de la chaîne Zener. Puisque la chaîne Zener est formée extérieurement à l'aide d'un processus différent de celui qui est associé au transistor LDMOS, la tension de claquage de la chaîne Zener ne présente aucune corrélation avec la tension de drain maximale relative au processus LDMOS et est également sans corrélation vis-à-vis de la température.To prevent the drain-source voltage of an LDMOS transistor from exceeding the BVDSS breakdown voltage of the transistor, a known means is to use external level-fixing elements, for example a Zener diode chain coupled between the gate electrodes. and transistor drain
LDMOS. The external Zener chain sets the level of the drain voltage of the transistor
LDMOS on substantially the breakdown voltage of the Zener chain. Since the Zener chain is externally formed using a different process than the one associated with the LDMOS transistor, the breakdown voltage of the Zener chain has no correlation with the maximum drain voltage relative to the LDMOS process and is also without correlation with temperature.
Ceci signifie que le fabricant doit prévoir une marge entre la tension de claquage maximale de la chaîne Zener et la tension de claquage minimale BVDSS du transistor LDMOS lors du choix du processus de formation du transistor LDMOS.This means that the manufacturer must provide a margin between the maximum breakdown voltage of the Zener chain and the minimum breakdown voltage BVDSS of the LDMOS transistor when choosing the formation process of the LDMOS transistor.
Du fait de cette marge, il faut, pour former le transistor I MOS, faire appel à un processus amenant une tension BVDSS supérieure à ce qu'elle serait si le transistor
LDMOS et la chaîne Zener étaient corrélés. Ceci conduit à la réalisation d'un dispositif qui possède un produit "RDSon Aire" plus élevé, où RDSon est la résistance drain-source pour l'état conducteur et Aire désigne l'aire du transistor
LDMOS. Par exemple, avec la chaîne Zener de type connu, il faut faire typiquement appel à un processus à 70 V pour fixer le niveau dans le transistor LDMOS à 55 V, ce qui donne une marge de 15 V. Toutefois, un processus à 60 V donnerait un meilleur produit "RDSon Aire" que le processus à 70 V. En d'autres termes, un processus à 60 V donnerait un transistor LDMOS possédant, pour une même résistance RDSon, une aire réduite.Because of this margin, it is necessary, to form the transistor I MOS, to use a process bringing a BVDSS voltage higher than it would be if the transistor
LDMOS and the Zener chain were correlated. This leads to the realization of a device which has a higher product "RDSon Aire", where RDSon is the drain-source resistance for the conductive state and Aire is the area of the transistor
LDMOS. For example, with the Zener chain of known type, it is typically necessary to use a 70 V process to set the level in the LDMOS transistor at 55 V, giving a 15 V margin. However, a 60 V process would give a better "RDSon Aire" product than the 70V process. In other words, a 60V process would yield an LDMOS transistor with a reduced area for the same RDSon resistor.
ll a e été mis au point une technique permettant de fixer le niveau dans des transistors de puissance bipolaires, où le circuit de fixation de niveau est en corrélation avec le transistor de puissance bipolaire. Cette technique fait appel à un transistor de fixation de niveau qui fonctionne en VceO (tension de claquage entre le collecteur et l'émetteur lorsque la base est en circuit ouvert) pour fixer le niveau de tension du collecteur du transistor bipolaire de puissance. La base du transistor de fixation de niveau est plus profonde que la base du transistor de puissance, afin d'ajuster la valeur de la tension VceO. Puisque la base du transistor de fixation de niveau et la base du transistor de puissance sont diffusées dans la même couche épitaxiale, la valeur de fixation de niveau du transistor de fixation de niveau est corrélée avec la tension VceO du transistor de puissance. A technique has been developed for setting the level in bipolar power transistors, where the leveling circuit is correlated with the bipolar power transistor. This technique uses a level-fixing transistor that operates in VceO (breakdown voltage between the collector and the emitter when the base is in open circuit) to set the voltage level of the collector of the bipolar power transistor. The base of the level-setting transistor is deeper than the base of the power transistor, in order to adjust the value of the voltage VceO. Since the base of the level-setting transistor and the base of the power transistor are scattered in the same epitaxial layer, the level-setting value of the level-fixing transistor is correlated with the voltage VceO of the power transistor.
Le besoin existe donc d'un circuit de fixation de niveau pour transistor
LDMOS, qui soit corrélé avec le transistor I MOS. The need therefore exists for a level setting circuit for a transistor
LDMOS, which is correlated with the MOS transistor I.
Selon un premier aspect de l'invention, il est proposé un circuit actif de fixation de niveau servant à fixer le niveau d'une tension aux bornes d'un transistor U > MOS, le transistor LDMOS comprenant un élément transistor LDMOS possédant des régions de source, de drain, de grille et de corps qui sont formées dans une région semiconductrice, la région de grille étant séparée de la région de drain par une région de migration présentant une première longueur, le circuit actif de fixation de niveau comprenant:
un élément de fixation de niveau et une diode destinés à être comptés en série entre la région de drain et la région de grille de l'élément transistor
LDMOS, l'élément de fixation de niveau comprenant un élément transistor
LDMOS modifié qui comprend des régions de drain, de grille, de migration et de corps et pas de région de source, la région de migration de l'élément de fixation de niveau présentant une deuxième longueur, la deuxième longueur étant inférieure à la première longueur, où la région de drain de l'élément transistor LDMOS modifié forme une première borne de l'élément de fixation de niveau permettant son couplage à la région de drain de l'élément transistor LDMOS et la région de corps forme une deuxième borne de l'élément de fixation de niveau permettant son couplage à la diode.According to a first aspect of the invention, there is provided an active level setting circuit for setting the level of a voltage across a U> MOS transistor, the LDMOS transistor comprising an LDMOS transistor element having regions of source, drain, gate and body which are formed in a semiconductor region, the gate region being separated from the drain region by a migration region having a first length, the active level setting circuit comprising:
a level fixing element and a diode to be counted in series between the drain region and the gate region of the transistor element
LDMOS, the level fixing element comprising a transistor element
Modified LDMOS that includes drain, gate, migration and body regions and no source region, the migration region of the level attachment element having a second length, the second length being less than the first length wherein the drain region of the modified LDMOS transistor element forms a first terminal of the level-fixing element enabling it to be coupled to the drain region of the LDMOS transistor element and the body region forms a second terminal of the level fixing element allowing its coupling to the diode.
Un avantage de l'invention est qu'elle fournit un circuit actif de fixation de niveau pour transistor LDMOS, qui est corrélé avec le transistor LDMOS, puisqu'il utilise un élément LDMOS légèrement modifié, formé par le même processus, en tant qu'une partie du circuit de fixation de niveau lui-même. An advantage of the invention is that it provides an active level setting circuit for LDMOS transistor, which is correlated with the LDMOS transistor, since it uses a slightly modified LDMOS element, formed by the same process, as part of the leveling circuit itself.
Selon un deuxième aspect de l'invention, il est produit un montage à transistor LDMOS possédant un transistor LDMOS qui comprend un élément transistor LDMOS possédant des régions de source, de drain, de grille et de corps formées dans une région semiconductrice, la région de grille étant séparée de la région de drain par une région de migration qui présente une première longueur, et un circuit actif de fixation de niveau servant à fixer le niveau d'une tension aux bornes du transistor u > MOS, le circuit actif de fixation de niveau comprenant:
un élément de fixation de niveau et une diode qui sont couplés en série entre la région de drain et la région de grille de l'élément transistor LDMOS,
L'élément de fixation de niveau comprenant un élément transistor LDMOS modifié qui comprend des régions de drain, de grille, de migration et de corps formées dans la région semiconductrice et aucune région de source, la région de migration de l'élément de fixation de niveau ayant une deuxième longueur, la deuxième longueur étant inférieure à la première longueur, où la région de drain de l'élément transistor LDMOS modifié forme une première borne de l'élément de fixation de niveau permettant son couplage à la région de drain de l'élément transistor
LDMOS et la région de corps forme une deuxième borne de l'élément de fixation de niveau permettant son couplage à la diode.According to a second aspect of the invention, there is provided an LDMOS transistor arrangement having an LDMOS transistor which comprises an LDMOS transistor element having source, drain, gate and body regions formed in a semiconductor region, the gate being separated from the drain region by a migration region having a first length, and an active level setting circuit for setting the level of a voltage across the transistor U> MOS, the active circuit for fixing level including:
a level fixing element and a diode which are coupled in series between the drain region and the gate region of the LDMOS transistor element,
The level fixing element comprising a modified LDMOS transistor element which includes drain, gate, migration and body regions formed in the semiconductor region and no source region, the migration region of the level having a second length, the second length being less than the first length, wherein the drain region of the modified LDMOS transistor element forms a first terminal of the level fixing element allowing its coupling to the drain region of the transistor element
LDMOS and the body region forms a second terminal of the level-fixing element for coupling to the diode.
Dans un montage préféré, le transistor LDMOS comprend une pluralité d'éléments transistor LDMOS disposés suivant une matrice, et l'élément de fixation de niveau comprend au moins un élément transistor LDMOS modifié qui est placé à l'intérieur de la matrice. In a preferred arrangement, the LDMOS transistor comprises a plurality of LDMOS transistor elements arranged in a matrix, and the level fixing element comprises at least one modified LDMOS transistor element which is placed inside the matrix.
fi est également décrit un procédé permettant de former un montage à transistor LDMOS possédant un transistor LDMOS comprenant un élément transistor LDMOS et un circuit actif de fixation de niveau servant à fixer une tension aux bornes du transistor LDMOS. Also disclosed is a method for forming an LDMOS transistor arrangement having an LDMOS transistor comprising an LDMOS transistor element and an active level-setting circuit for setting a voltage across the LDMOS transistor.
La description suivante de deux circuits actifs de fixation de niveau, d'un montage à transistor, LDMOS et d'un procédé de formation d'un tel montage, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur les dessins annexés, parmi lesquels:
-la figure 1 est un schéma de circuit simplifié d'un montage à transistor LDMOS connu;
- la figure 2 est une représentation graphique montrant une distribution typique des courbes de tension de claquage du circuit de fixation de niveau à diodes Zener et du transistor LDMOS de la figure 1;
-la figure 3 est un schéma de circuit simplifié d'un montage à transistor LDMOS selon l'invention;
-la figure 4 est une représentation simplifiée en section droite montrant un élément transistor LDMOS;
-la figure 5 est une représentation schématique en section droite montrant un élément de fixation de niveau selon un premier mode de réalisation de l'invention;
- les figures 6 à 8 sont des vues en section droite de parties d'un élément transistor LDMOS de la figure 4 à différents stades de sa fabrication;
- la figure 9 est une représentation schématique en section droite montrant un élément de fixation de niveau selon un deuxième mode de réalisation de l'invention;
- la figure 10 est un schéma de circuit montrant un élément de fixation de niveau selon l'invention; et
- la figure 11 est un schéma simplifié montrant un montage à transistor
LDMOS selon un autre mode de réalisation de l'invention.The following description of two active leveling circuits, a transistor arrangement, LDMOS, and a method of forming such an arrangement, designed by way of illustration of the invention, is intended to provide a better understanding its features and benefits; it is based on the appended drawings, among which:
FIG. 1 is a simplified circuit diagram of a known LDMOS transistor arrangement;
FIG. 2 is a graphical representation showing a typical distribution of the breakdown voltage curves of the Zener diode leveling circuit and the LDMOS transistor of FIG. 1;
FIG. 3 is a simplified circuit diagram of an LDMOS transistor arrangement according to the invention;
FIG. 4 is a simplified cross-sectional representation showing an LDMOS transistor element;
FIG. 5 is a diagrammatic cross-sectional representation showing a level-fixing element according to a first embodiment of the invention;
FIGS. 6 to 8 are cross-sectional views of portions of an LDMOS transistor element of FIG. 4 at different stages of its manufacture;
FIG. 9 is a diagrammatic representation in cross section showing a level-fixing element according to a second embodiment of the invention;
FIG. 10 is a circuit diagram showing a level fixing element according to the invention; and
FIG. 11 is a simplified diagram showing a transistor assembly
LDMOS according to another embodiment of the invention.
On se reporte d'abord à la figure 1. Un montage LDMOS à niveau fixé 2 de type connu comprend un transistor LDMOS 4 et un circuit de fixation de niveau 6 du type à diodes Zener formé par une chaîne de diodes Zener 7 et une diode 8 couplée, en série avec la chaîne de diodes Zener 7, entre l'électrode de drain du transistor LDMOS 4 et l'électrode de grille du transistor LDMOS 4, afin d'empêcher le courant de circuler dans la mauvaise direction. Une résistance 10 est couplée entre l'électrode de grille du transistor LDMOS 4 et la terre. L'électrode de source du transistor LDMOS 4 est également couplée à la terre. Une source de courant 12 fournit du courant à la chaîne Zener jusqu'à ce que la tension présente sur l'électrode de grille du transistor LDMOS 4 suffise à faire passer dans l'état conducteur le transistor 4, de sorte que le courant circule dans le transistor LDMOS 4. La tension présente sur l'électrode de grille et, par conséquent, la tension drainsource VDS du transistor LDMOS 4 augmente jusqu'à ce que la tension de claquage, ou niveau de fixation, Vclamp du circuit 6 de fixation de niveau Zener ait été atteinte. Le circuit 6 de fixation de niveau Zener et son niveau de fixation
Vclamp sont choisis de façon que:
Vclamp = 3 Vz + Vd + VGSon < BVDSS où Vclamp est le niveau sur lequel la tension drain-source est fixée
Vd est la tension aux bornes de la diode 8
VGSon est la tension grille-source
Vz est la tension de claquage aux bornes de l'une des diodes Zener 7.Referring first to FIG. 1, a fixed level 2 LDMOS assembly of known type comprises an LDMOS transistor 4 and a Zener diode type level fixing circuit 6 formed by a Zener diode chain 7 and a diode. 8, coupled in series with the Zener diode chain 7, between the drain electrode of the LDMOS transistor 4 and the gate electrode of the LDMOS transistor 4, in order to prevent the current from flowing in the wrong direction. A resistor 10 is coupled between the gate electrode of the LDMOS transistor 4 and the ground. The source electrode of the LDMOS transistor 4 is also coupled to the ground. A current source 12 supplies current to the Zener chain until the voltage on the gate electrode of the LDMOS transistor 4 is sufficient to turn the transistor 4 in the conductive state, so that the current flows through the transistor. the LDMOS transistor 4. The voltage present on the gate electrode and, consequently, the source voltage VDS of the LDMOS transistor 4 increases until the breakdown voltage, or level of fixation, Vclamp of the circuit 6 fixing the Zener level has been reached. Zener level fixing circuit 6 and its level of fixation
Vclamp are chosen so that:
Vclamp = 3 Vz + Vd + VGSon <BVDSS where Vclamp is the level on which the drain-source voltage is fixed
Vd is the voltage across the diode 8
VGSon is the gate-source voltage
Vz is the breakdown voltage across one of the Zener diodes 7.
La figure 2 est un graphe montrant le courant en fonction de la tension, et elle représente des courbes de distribution 13, 11 se rapportant respectivement aux variations, liées au traitement et à la température, de la tension de claquage
BVDSS du transistor LDMOS 4 et de la tension de claquage, ou niveau de fixation, Vclamp du circuit 6 de fixation de niveau Zener. Puisque les processus de formation du circuit 6 de fixation de niveau Zener et du transistor LDMOS ne sont pas corrélés, il faut, pour s'assurer que le niveau maximal de fixation de niveau
Vclamp du circuit de fixation de niveau Zener 6 sera inférieur à la valeur minimale de BVDSS, prévoir une marge AV dans la conception du circuit. Comme discuté ci-dessus, ceci signifie qu'il faudra utiliser, pour former le transistor LDMOS 4, un processus qui présente un rendement inefficient.FIG. 2 is a graph showing the current as a function of the voltage, and represents distribution curves 13, 11 respectively relating to the variations, related to the treatment and to the temperature, of the breakdown voltage.
BVDSS of the LDMOS transistor 4 and the breakdown voltage, or level of fixation, Vclamp of the Zener level fixing circuit 6. Since the formation processes of the Zener level setting circuit 6 and the LDMOS transistor are not correlated, it is necessary to ensure that the maximum level of leveling
Vclamp of the Zener level setting circuit 6 will be lower than the minimum value of BVDSS, provide an AV margin in the design of the circuit. As discussed above, this means that a process which has inefficient efficiency will have to be used to form the LDMOS transistor 4.
On se reporte maintement à la figure 3. Un montage à transistor
LDMOS 200 selon l'invention comprend un transistor LDMOS 204 et un circuit actif de fixation de niveau 202, lequel comprend un élément de fixation de niveau 206 et une diode 208, servant à fixer le niveau de tension aux bornes d'un transistor
LDMOS. La diode 208 est couplée en série avec l'élément de fixation de niveau 206 entre l'électrode de drain du transistor LDMOS 204 et l'électrode de grille du transistor LDMOS 204 afin d'empêcher que le courant ne circule dans la mauvaise direction. Une résistance 210 est couplée entre l'électrode de grille du transistor
LDMOS 204 et une première tension de référence, de préférence le potentiel de la terre. L'électrode de source du transistor LDMOS 204 est également couplée à la terre..Une source de courant 212 fournit du courant au circuit actif de fixation de niveau 202 jusqu'à ce que la tension présente sur l'électrode de grille du transistor
LDMOS 204 soit suffisante pour rendre conducteur ce transistor, après quoi le courant circule dans le transistor LDMOS 204.Reference is now made to Figure 3. A transistor assembly
LDMOS 200 according to the invention comprises an LDMOS transistor 204 and an active level-setting circuit 202, which comprises a level-fixing element 206 and a diode 208, used to set the voltage level across a transistor.
LDMOS. The diode 208 is coupled in series with the level-fixing element 206 between the drain electrode of the LDMOS transistor 204 and the gate electrode of the LDMOS transistor 204 to prevent the current from flowing in the wrong direction. A resistor 210 is coupled between the gate electrode of the transistor
LDMOS 204 and a first reference voltage, preferably the potential of the earth. The source electrode of the LDMOS transistor 204 is also coupled to the earth. A current source 212 supplies current to the level-setting active circuit 202 until the voltage on the gate electrode of the transistor
LDMOS 204 is sufficient to make this transistor conductive, after which the current flows in the LDMOS transistor 204.
Le transistor LDMOS 204 comprend un élément transistor LDMOS 20, comme schématiquement représenté sur la figure 4. L'élément transistor LDMOS 20 est formé dans une région semiconductrice ou une région épitaxiale 21 ayant une région de source 22, une région de grille 24 et une région de drain 26. Le canal est formé dans la région de corps 28. La région se trouvant entre la région de gnlle 24 et la région de drain 26 est connue sous l'appellation de région de migration 30, laquelle région de migration 30 présente une première longueur 32. La tension de claquage BVDSS d'un tel élément transistor LDMOS 20 est une fonction de la distance entre la région de grille 24 et la région de drain 26. En d'autres termes, la tension de claquage BVDSS d'un tel élément transistor LDMOS 20 dépend de la première longueur 32 de la région de migration 30. Un transistor bipolaire parasite est formé par la région épitaxiale 21, la région de corps 28 et la région de source 22, et ce transistor parasite est représenté sur la figure 3. The LDMOS transistor 204 comprises an LDMOS transistor element 20, as schematically shown in FIG. 4. The LDMOS transistor element 20 is formed in a semiconductor region or an epitaxial region 21 having a source region 22, a gate region 24 and a gate region 24. 26. The channel is formed in the body region 28. The region between the pinna region 24 and the drain region 26 is known as the migration region 30, which migration region 30 is present. a first length 32. The breakdown voltage BVDSS of such an LDMOS transistor element 20 is a function of the distance between the gate region 24 and the drain region 26. In other words, the breakdown voltage BVDSS of such an LDMOS transistor element 20 depends on the first length 32 of the migration region 30. A parasitic bipolar transistor is formed by the epitaxial region 21, the body region 28 and the source region 22, and this parasitic transistor is shown in FIG.
L'invention fournit un circuit actif de fixation de niveau de type corrélé, pour un transistor LDMOS, au moyen d'un élément LDMOS légèrement modifié faisant partie du circuit de fixation de niveau lui-même et en raison du fait
que la tension de claquage BVDSS est une fonction de la longueur de la région de
migration.The invention provides an active correlated type level setting circuit for an LDMOS transistor by means of a slightly modified LDMOS element which is part of the leveling circuit itself and because of the fact that
that the breakdown voltage BVDSS is a function of the length of the region of
migration.
On se reporte maintenant à la figure 5. L'élément de fixation de niveau 206 selon un premier mode de réalisation de l'invention comprend un élément transistor LDMOS modifié 50 qui est formé dans une région semiconductrice ou une région épitaxiale 51. L'élément transistor LDMOS modifié 50 comprend des régions de drain 52, de grille 54, de migration 56 et de corps 58, mais pas de région de source. La région de migration 56 présente une deuxième longueur 62. Une métallisation connecte entre elles la région de grille 54 et la région de corps 58 via une région conductrice 60, ce qui signifie que la grille de l'élément transistor
LDMOS modifié 50 est toujours connectée à la région de corps 58 et que Vgb = 0, où Vgb est la tension entre la région de grille et la région de corps.Reference is now made to FIG. 5. The level-fixing element 206 according to a first embodiment of the invention comprises a modified LDMOS transistor element 50 which is formed in a semiconductor region or an epitaxial region 51. The element Modified LDMOS transistor 50 includes drain 52, gate 54, migration 56 and body 58 regions, but no source region. The migration region 56 has a second length 62. A metallization interconnects the gate region 54 and the body region 58 via a conductive region 60, which means that the gate of the transistor element
Modified LDMOS 50 is always connected to the body region 58 and Vgb = 0, where Vgb is the voltage between the gate region and the body region.
Ainsi, en retirant la région de source de l'élément transistor LDMOS modifié 50, on fait en sorte que le transistor bipolaire parasite sera toujours "non conducteur" et que l'élément transistor LDMOS modifié 50 fonctionnera effectivement comme diode Zener: le claquage se produira entre la région de corps 58 et la région épitaxiale 51, est il dépend de la deuxième longueur 62 de la région de migration 56. En d'autres termes, la tension de claquage, ou niveau de fixation, de l'élément 50 de fixation de niveau dépend de la deuxième longueur 62 de la région de migration 56. La deuxième longueur 62 est donc choisie inférieure à la première longueur 32. Thus, by removing the source region of the modified LDMOS transistor element 50, it is ensured that the parasitic bipolar transistor will always be "non-conductive" and that the modified LDMOS transistor element 50 will actually function as a Zener diode: the breakdown is will occur between the body region 58 and the epitaxial region 51, is it dependent on the second length 62 of the migration region 56. In other words, the breakdown voltage, or level of attachment, of the element 50 of level fixation depends on the second length 62 of the migration region 56. The second length 62 is therefore chosen lower than the first length 32.
On va maintenant décrire, en relation avec les figures 4, 6 à 10, un procédé permettant de former un élément transistor LDMOS à canal N 20. A method for forming an N-channel LDMOS transistor element 20 will now be described in connection with FIGS. 4, 6 to 10.
On fait croître une région épitaxiale 21 de type de conductivité N sur un substrat 82 de type de conductivité P. On peut déposer sur la région épitaxiale N 21, comme représenté sur la figure 6, des couches d'oxyde épaisses et minces. On dépose ensuite du silicium polycristallin sur la couche d'oxyde mince 84, puis on lui applique un tracé de motif et on grave afin de former des régions de grille 24 (voir la figure 7). On forme un masque sur les régions de grille 24 et la couche d'oxyde mince 84, puis on implante entre les régions de grille 24 une région de corps 28 dont la conductivité est de type P Haute Tension (PFUT), par exemple des ions de bore (B11+). Après que la région de corps PHT 28 a été implantée, on implante des régions conductrices 92 dont la conductivité est de type P Source
Drain (PSD) dans la région de corps PHT 28 en utilisant un masque, comme cela est bien connu dans la technique (voir la figure 8). On utilise un autre masque pour implanter un matériau dont la conductivité est de type N Source Drain (NSD) dans la région de corps PHT 28 et dans la région épitaxiale 21. Les régions NSD 94 de la région de corps PHT 28 forment les régions de source, et la région NSD 26 de la région épitaxiale 21 forme la région de drain. Une région de migration 30 de la région épitaxiale 21 est formée entre la région de grille 24 et la région de drain
NSD 26 et elle présente une première longueur 32. On dépose ensuite une métallisation (non représentée) pour former des contacts aux régions de source 94 et aux régions PSD 92 (la source est couplée à la région de corps PSD/P), aux régions de drain 26 et de grille 24 de l'élément transistor LDMOS 20.An N-type epitaxial region 21 of conductivity type 82 is grown on a P conductivity type substrate 82. Thick and thin oxide layers can be deposited on the N 21 epitaxial region, as shown in FIG. Polycrystalline silicon is then deposited on the thin oxide layer 84, patterned and etched to form gate regions 24 (see FIG. 7). A mask is formed on the gate regions 24 and the thin oxide layer 84, and then a gate region 24 is implanted with a body region 28 whose conductivity is of the High Voltage P-type (PFUT), for example ions. boron (B11 +). After the PHT body region 28 has been implanted, conductive regions 92 whose conductivity is P type are implanted.
Drain (PSD) in the PHT body region 28 using a mask, as is well known in the art (see Figure 8). Another mask is used to implant a material whose conductivity is N-type Source Drain (NSD) in the PHT body region 28 and in the epitaxial region 21. The NSD regions 94 of the PHT body region 28 form the source, and the NSD region 26 of the epitaxial region 21 forms the drain region. A migration region 30 of the epitaxial region 21 is formed between the gate region 24 and the drain region
NSD 26 and has a first length 32. A metallization (not shown) is then deposited to form contacts at the source regions 94 and the PSD regions 92 (the source is coupled to the PSD / P body region), the regions drain 26 and gate 24 of the LDMOS transistor element 20.
L'élément transistor LDMOS modifié 50 selon l'invention est formé par le même procédé et en même temps que l'élément transistor LDMOS 20, sauf en ce qui concerne l'opération de formation des régions de source NSD 94, que l'on omet. Par conséquent, la région de drain 52, la région de corps 58, la région conductrice 60, les régions de grille 54 et la région de migration 56 de l'élément transistor LDMOS modifié 50 sont formées en même temps que la région de drain 26, la région de corps 28, la région conductrice 92, les régions de grille 24 et la région de migration 30 de l'élément transistor LDMOS 20. The modified LDMOS transistor element 50 according to the invention is formed by the same method and at the same time as the LDMOS transistor element 20, except for the formation operation of the NSD source regions 94, which is fails. Therefore, the drain region 52, the body region 58, the conductive region 60, the gate regions 54 and the migration region 56 of the modified LDMOS transistor element 50 are formed at the same time as the drain region 26. , the body region 28, the conductive region 92, the gate regions 24 and the migration region 30 of the LDMOS transistor element 20.
Si on le souhaite, on peut implanter des régions conductrices PSD supplémentaires 502 de l'un et l'autre côté de la région conductrice PSD 60, comme représenté sur la figure 9, qui montre un élément de fixation de niveau comprenant un élément transistor LDMOS modifié 500 selon un deuxième mode de réalisation de l'invention. Les composants identiques à ceux présentés sur la figure 5 sont désignés par les mêmes numéros de référence. Les régions conductrices PSD supplémentaires 502 diminuent la résistivité de la région de corps 58 et diminuent donc la résistance série de l'élément de fixation de niveau formé par l'élément transistor LDMOS modifié 500. If desired, additional PSD conductive regions 502 may be implanted on either side of the PSD conductive region 60, as shown in FIG. 9, showing a leveling element comprising an LDMOS transistor element. modified 500 according to a second embodiment of the invention. The components identical to those shown in FIG. 5 are designated by the same reference numerals. The additional PSD conductive regions 502 decrease the resistivity of the body region 58 and thereby decrease the series resistance of the level-fixing element formed by the modified LDMOS transistor element 500.
Une vue symbolique de l'élément de fixation de niveau formé par des éléments transistor LDMOS modifié 50, 500 selon l'invention est présenté sur la figure 10. La diode Zener 64 est formée entre la région de drain 52 et la région de corps 58 de l'élément transistor LDMOS modifié 50, 500. La région de drain 52 est couplée à une première borne 66 de l'élément de fixation de niveau 206 et la région de corps 58 est couplée à une deuxième borne 68 de l'élément de fixation de niveau 206. A symbolic view of the level setting element formed by modified LDMOS transistor elements 50, 500 according to the invention is shown in FIG. 10. The Zener diode 64 is formed between the drain region 52 and the body region 58. of the modified LDMOS transistor element 50, 500. The drain region 52 is coupled to a first terminal 66 of the level attachment element 206 and the body region 58 is coupled to a second terminal 68 of the level setting 206.
Comme pour le montage 2 connu ci-dessus décrit, avec le montage à transistor LDMOS 200 selon l'invention, la tension présente sur l'éléctrode de grille et par conséquent la tension VDS du transistor LDMOS 204 augmentent jusqu'à ce que la tension de claquage, ou niveau de fixation, Vaclamp du circuit actif de fixation de niveau 202 soit atteinte. L'élément de fixation de niveau 206 est conçu de façon que:
Vaclamp = Vaz + VGSon < BVDSS où Vaz = Vd + Vcle
Vaclamp est le niveau auquel la tension drain-source est fixée
Vd est la tension aux bornes de la diode 208
VGSon est la tension grille-source
Vcle est la tension de claquage de l'élément de fixation de niveau.As for the assembly 2 known above described, with the LDMOS transistor assembly 200 according to the invention, the voltage present on the gate electrode and therefore the VDS voltage of the LDMOS transistor 204 increase until the voltage of breakdown, or level of fixation, Vaclamp of the level setting active circuit 202 is reached. The level fastening element 206 is designed so that:
Vaclamp = Vaz + VGSon <BVDSS where Vaz = Vd + Vcle
Vaclamp is the level at which the drain-source voltage is fixed
Vd is the voltage across the diode 208
VGSon is the gate-source voltage
Vcle is the breakdown voltage of the level fixing element.
Comme discuté ci-dessus, la tension de claquage du transistor
LDMOS 204 dépend de la première longueur 32 de la région de migration 30 de l'élément transistor LDMOS 20 et la tension de claquage de l'élément de fixation de niveau 206 dépend de la deuxième longueur 62 de la région de migration 56 de l'élément transistor LDMOS modifié 50, 500. Ainsi, on choisit la deuxième longueur 62 de la région de migration 56 de l'élément transistor LDMOS modifié 50, 500 de façon qu'elle soit inférieure à la première longueur 32 de la région de migration 30 de l'élément transistor LDMOS 20, dans le but que la tension de claquage de l'élément de fixation de niveau 206 et, par conséquent, Vclamp soient inférieurs à la tension de claquage du transistor LDMOS.As discussed above, the breakdown voltage of the transistor
LDMOS 204 depends on the first length 32 of the migration region 30 of the LDMOS transistor element 20 and the breakdown voltage of the level fixing element 206 depends on the second length 62 of the migration region 56 of the modified LDMOS transistor element 50, 500. Thus, the second length 62 of the migration region 56 of the modified LDMOS transistor element 50, 500 is chosen to be smaller than the first length 32 of the migration region 30 of the LDMOS transistor element 20, in order that the breakdown voltage of the level fixing element 206 and, therefore, Vclamp be lower than the breakdown voltage of the LDMOS transistor.
Puisque l'on utilise le même processus et la même technologie pour former l'élément transistor LDMOS 20 et l'élément transistor LDMOS modifié 50, 500 de l'élément de fixation de niveau, le circuit actif de fixation de niveau 202 est corrélé avec le transistor LDMOS, de sorte qu'il existe une corrélation, relative au processus et à la température, entre le niveau de fixation actif Vaclamp et la tension de claquage du transistor LDMOS 204. Ceci signifie que la tension de claquage de l'élément de fixation de niveau 206 peut être choisie plus rapprochée de la tension de claquage du transistor LDMOS 204 si bien que l'invention donne la possibilité d'utiliser par exemple 95 % de la tension BVDSS maximale. En d'autres termes, selon l'invention, on peut utiliser un processus à 60 V pour former un LDMOS jusqu'à 57 V (0,95 x 60), tandis que, pour le circuit formé d'une chaîne Zener décrit dans l'introduction et ayant une marge de 15 V, il faut un processus à 72 V. Ceci signifie que, pour la même tension, soit 57 V, il est possible d'utiliser un processus à tension inférieure en ce qui concerne le LDMOS pour obtenir un meilleur produit "RDSon Aire". Since the same process and technology are used to form the LDMOS transistor element 20 and the modified LDMOS transistor element 50, 500 of the level-fixing element, the active level-fixing circuit 202 is correlated with the LDMOS transistor, so that there is a correlation, relative to the process and the temperature, between the active fixation level Vaclamp and the breakdown voltage of the LDMOS transistor 204. This means that the breakdown voltage of the element of Level setting 206 may be chosen closer to the breakdown voltage of the LDMOS transistor 204 so that the invention provides the possibility of using for example 95% of the maximum BVDSS voltage. In other words, according to the invention, a 60 V process can be used to form an LDMOS up to 57 V (0.95 x 60), while for the Zener chain circuit described in FIG. the introduction and having a margin of 15 V, it requires a process at 72 V. This means that for the same voltage, or 57 V, it is possible to use a lower voltage process with regard to the LDMOS for get a better product "RDSon Aire".
Le circuit de fixation de niveau actif 202 selon l'invention assure également que la fixation de niveau est en corrélation avec le transistor LDMOS du point de vue d'un décalage de masque. Si l'alignement entre le masque de drain
NSD et le polysilicium a été décalé, par exemple, vers la droite du LDMOS, on retrouvera ce même décalage sur l'élément de fixation de niveau 206. Ainsi, la corrélation vérifiée par le circuit de fixation de niveau actif selon l'invention ne vaut pas simplement pour le dopage de la diffusion, mais aussi pour l'alignement du masque.The active level setting circuit 202 according to the invention also ensures that the level fix is correlated with the LDMOS transistor from the mask shift point of view. If the alignment between the drain mask
NSD and the polysilicon has been shifted, for example, to the right of the LDMOS, this same shift will be found on the level-fixing element 206. Thus, the correlation verified by the active level-fixing circuit according to the invention not just for the doping of diffusion, but also for the alignment of the mask.
Par exemple, avec un transistor LDMOS comprenant un élément transistor LDMOS possédant une région de migration qui a une première longueur de 1,76 tram, la tension de claquage du transistor est de 54 V. Un élément transistor
LDMOS modifié selon la présente invention possédant une région de migration qui présente une deuxième longueur de 1,32hum est associé à une tension de claquage de 45 V. Si l'on suppose que la tension de seuil relative à Vd + VGSon est d'environ 3 V, la tension de fixation de niveau est d'environ 48 V. Dans ce cas, la marge AV n'est que de 6 V, que l'on pourra comparer avec la marge AV de l'ordre de 15 V du montage connu à chaîne Zener. Pour une deuxième longueur valant 1,54,non, la marge AV n'est que de 3 V et peut donc constituer la longueur préférée, selon l'application.For example, with an LDMOS transistor comprising an LDMOS transistor element having a migration region that has a first length of 1.76 tram, the breakdown voltage of the transistor is 54 V. A transistor element
Modified LDMOS according to the present invention having a migration region which has a second length of 1.32hum is associated with a breakdown voltage of 45 V. Assuming that the threshold voltage relative to Vd + VGSon is approximately 3 V, the level setting voltage is approximately 48 V. In this case, the AV margin is only 6 V, which can be compared with the AV margin of about 15 V of the assembly known to Zener chain. For a second length of 1.54, no, the AV margin is only 3 V and can therefore be the preferred length, depending on the application.
Dans un transistor de puissance du type LDMOS classique, le transistor LDMOS comprend plusieurs éléments transistor LDMOS 20, ou cellules, qui sont disposés suivant une matrice. Par exemple, le brevet des Etats-Unis d'Amérique n 5 192989 décrit un transistor LDMOS comprenant une matrice d'éléments transistor LDMOS. Dans un montage à transistor LDMOS à niveau fixé qui possède un semblable transistor LDMOS, puisqu'on utilise le même processus pour former l'élément de fixation de niveau 206 et les éléments transistor LDMOS, l'élément de fixation de niveau 206 selon l'invention peut être formé à l'intérieur de la matrice d'éléments transistor 20 de manière à en faire partie, ou il peut être formé séparément. La figure 11 montre un exemple de cette dernière situation, où une matrice 400 d'éléments tranistors LDMOS 20 possède un drain commun, qui est couplé avec un élément de fixation de niveau 402 comprenant une pluralité d'éléments transistor LDMOS modifié 50, 500. L'élément de fixation de niveau 402 est couplé à une grille commune de la matrice 400 du transistor LDMOS via une diode 404. Un avantage de l'élément de fixation de niveau qui est ainsi formé à l'intérieur de la matrice d'éléments transistor 20 est qu'on obtient une amélioration du couplage thermique et de l'excitation de la grille par comparaison avec le montage externe. In a conventional LDMOS type power transistor, the LDMOS transistor comprises a plurality of LDMOS transistor elements 20, or cells, which are arranged in a matrix. For example, U.S. Patent No. 192989 discloses an LDMOS transistor comprising an array of LDMOS transistor elements. In a fixed-level LDMOS transistor arrangement which has a similar LDMOS transistor, since the same process is used to form the level-fixing element 206 and the LDMOS transistor elements, the level-fixing element 206 according to FIG. The invention may be formed within the matrix of transistor elements 20 so as to form part thereof, or it may be formed separately. FIG. 11 shows an example of this latter situation, where an LDMOS transistors matrix 40 has a common drain, which is coupled with a level-fixing element 402 comprising a plurality of modified LDMOS transistor elements 50, 500. The level-fixing element 402 is coupled to a common gate of the matrix 400 of the LDMOS transistor via a diode 404. An advantage of the level-fixing element which is thus formed within the array of elements Transistor 20 is an improvement in the thermal coupling and excitation of the gate compared to the external mount.
L'élément de fixation de niveau 402 peut comprendre un élément transistor LDMOS modifié 50, 500, pour tous les éléments transistor LDMOS 20, ou bien un élément transistor LDMOS modifié 50, 500 pour chaque élément transistor 20, ou encore un élément modifié 50, 500 pour un certain groupe d'éléments 20. Le montage particulier dépend de la densité de courant passant dans la résistance 210 qui se trouve dans le trajet de l'élément de fixation de niveau 402. The level fixing element 402 may comprise a modified LDMOS transistor element 50, 500, for all the LDMOS transistor elements 20, or a modified LDMOS transistor element 50, 500 for each transistor element 20, or a modified element 50, 500 for a certain group of elements 20. The particular arrangement depends on the current density passing through the resistor 210 which is in the path of the level fixing element 402.
Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif et du procédé dont la description vient d'être donné à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. Of course, those skilled in the art will be able to imagine, from the device and the method whose description has just been given merely by way of illustration and by no means as a limitation, various variants and modifications that do not go beyond the scope of the invention. the invention.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9612073A FR2754406A1 (en) | 1996-10-03 | 1996-10-03 | Active level setting circuit for lateral double diffusion power MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9612073A FR2754406A1 (en) | 1996-10-03 | 1996-10-03 | Active level setting circuit for lateral double diffusion power MOS transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2754406A1 true FR2754406A1 (en) | 1998-04-10 |
Family
ID=9496337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9612073A Pending FR2754406A1 (en) | 1996-10-03 | 1996-10-03 | Active level setting circuit for lateral double diffusion power MOS transistor |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2754406A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003003464A2 (en) * | 2001-06-28 | 2003-01-09 | Koninklijke Philips Electronics N.V. | Hv-soi ldmos device with integrated diode to improve reliability and avalanche ruggedness |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814686A (en) * | 1986-02-13 | 1989-03-21 | Kabushiki Kaisha Toshiba | FET reference voltage generator which is impervious to input voltage fluctuations |
-
1996
- 1996-10-03 FR FR9612073A patent/FR2754406A1/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814686A (en) * | 1986-02-13 | 1989-03-21 | Kabushiki Kaisha Toshiba | FET reference voltage generator which is impervious to input voltage fluctuations |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003003464A2 (en) * | 2001-06-28 | 2003-01-09 | Koninklijke Philips Electronics N.V. | Hv-soi ldmos device with integrated diode to improve reliability and avalanche ruggedness |
| WO2003003464A3 (en) * | 2001-06-28 | 2003-11-27 | Koninkl Philips Electronics Nv | Hv-soi ldmos device with integrated diode to improve reliability and avalanche ruggedness |
| US6794719B2 (en) | 2001-06-28 | 2004-09-21 | Koninklijke Philips Electronics N.V. | HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness |
| CN1302549C (en) * | 2001-06-28 | 2007-02-28 | 皇家菲利浦电子有限公司 | Hv-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0409746B1 (en) | Integrated VDMOS/logic circuit comprising a vertical depletion transistor and a zener diode | |
| KR100447824B1 (en) | Diode having breakdown voltage adjustable to arbitrary value without increase of parasitic capacitance and process for fabrication thereof | |
| TW387139B (en) | Circuit for electrostatic discharge (ESD) protection | |
| FR2776837A1 (en) | FIELD COUPLING POWER MOSFET BUS ARCHITECTURE USING TRENCH TECHNOLOGY | |
| FR2685817A1 (en) | GENERAL PROTECTION OF AN INTEGRATED CIRCUIT AGAINST PERMANENT OVERLOADS AND ELECTROSTATIC DISCHARGES. | |
| US20080142799A1 (en) | Semiconductor device having zener diode and method for manufacturing the same | |
| EP0359680B1 (en) | Integretable active diode | |
| FR2767967A1 (en) | TRANSISTOR COMPONENT | |
| FR2531812A1 (en) | "BI-CMOS-IC" TYPE INTEGRATED SEMICONDUCTOR CIRCUIT DEVICE AND ITS MANUFACTURING PROCESS | |
| TW399337B (en) | Semiconductor device | |
| JPH06105785B2 (en) | Power semiconductor device with reverse voltage protection circuit | |
| FR2770030A1 (en) | SEMICONDUCTOR DEVICE INCLUDING MOS TRANSISTOR AND MANUFACTURING METHOD | |
| FR2484142A1 (en) | INTEGRATED CIRCUIT DEVICE | |
| US20040000699A1 (en) | Diode with improved switching speed | |
| FR2763175A1 (en) | POWER SEMICONDUCTOR DEVICE | |
| FR2496342A1 (en) | SEMICONDUCTOR DEVICE OF THE METAL-OXIDE-SEMICONDUCTOR TYPE AND METHOD FOR MANUFACTURING THE SAME | |
| JP3472476B2 (en) | Semiconductor device and driving method thereof | |
| FR2705173A1 (en) | Serial current limiter component. | |
| FR2754406A1 (en) | Active level setting circuit for lateral double diffusion power MOS transistor | |
| EP0410911B1 (en) | Process of manufacturing an integrated power transistor/logic circuit comprising a diode. | |
| FR2458907A1 (en) | Field effect transistor with adjustable pinch off voltage - has doping chosen in intermediate layer to reduce effect of parasitic bipolar transistor | |
| EP0599739B1 (en) | Thyristor and assembly of thyristors with common cathode | |
| FR2462025A1 (en) | MONOLITHIC INTEGRATED CIRCUIT WITH COMPLEMENTARY MOS TRANSISTORS | |
| FR2494040A1 (en) | DEVICE WITH INTEGRATED CIRCUITS WITH SEMICONDUCTORS PROTECTED AGAINST ACCIDENTAL OVERVOLTAGES | |
| JP2003338620A (en) | Semiconductor device and manufacturing method therefor |