FR2741749A1 - Procede d'isolement lateral par tranchees utilisant une couche sacrificielle pour l'aplanissement par polissage mecano-chimique de la couche d'isolant - Google Patents
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Abstract
L'invention concerne un procédé d'isolement des zones actives d'un substrat semi-conducteur par tranchées latérales qui comprend les étapes suivantes: on dépose sur le substrat semi-conducteur une couche de protection (3), b) on réalise au sein du substrat semi-conducteur (1) des tranchées (7) disposées latéralement par rapport aux zones prédéterminées (6) du substrat (1) recouvertes de la couche de protection (3) et destinées à former ultérieurement les zones actives, c) dépose dans les tranchées (7) et sur les zones prédéterminées (6) du substrat (1), une couche de matériau isolant (8), et d) on effectue un aplanissement du bloc semi-conducteur par un polissage mécano-chimique, caractérisé en en ce que la couche de protection (3) est constituée d'une bicouche de deux matériaux différents dont le matériau de la couche supérieure (3b) possède une vitesse d'attaque lors du polissage mécano-chimique supérieure à celle du matériau isolant, et dont le matériau de la couche inférieure (3a) présente une bonne résistance à l'attaque physico-chimique. La bicouche de protection (3) est de préférence composée d'une couche inférieure (3a) en nitrure de silicium et d'une couche supérieure (3b) en silicium polycristallin.
Description
Procédé d'isolement latéral par tranchées utilisant une couche sacrificielle pour l'aplanissement par polissage mécano-chimique de la couche d'isolant.
L'invention concerne l'isolement électrique de composants électroniques. L'invention sera plus particulièrement décrite par rapport à l'isolement latéral des zones actives d'un substrat semiconducteur. I1 est bien entendu que l'invention ne se limite pas à cette application et qu'elle peut également être mise en oeuvre pour d'autres applications.
Dans le cadre de la réduction des dimensions et de l'augmentation de la densité dans le domaine de la micro-électronique, les techniques d'isolement latéral évoluent. Les techniques à base d'oxydation localisée connues sous les dénominations "LOCOS","PBL", "SILO" sont utilisées pour ce type d'isolement. Toutefois ces techniques présentent des limites notamment lorsque les composants électroniques atteignent des dimensions inférieures à 0,3 zm.
Pour de telles dimensions, il est nécessaire d'appliquer d'autres techniques d'isolation combinant conjointement la gravure de tranchées profondes ou peu profondes dans le substrat, disposées latéralement par rapport aux futures zones actives et le remplissage de ces tranchées par un matériau isolant suivi de l'aplanissement de cet isolant. Dans ces techniques d'isolation latérale par tranchées on protège les futures zones actives du substrat des opérations successives du procédé et notamment de l'opération d'aplanissement de la couche d'isolant au moyen d'une couche de protection, également appelée "masque de protection", déposée sur le substrat avant l'opération de gravure des tranchées.La technique de gravure des tranchées peu profondes est communément appelée en langue anglaise "Bured Oxide (BOX)" ou "Shallow Trench Isolation (STI)". Ces techniques d'isolement présentent néanmoins une limite liée à l'aplanissement de l'isolant après remplissage des tranchées.
I1 apparaît en effet que la technique la plus appropriée pour effectuer l'aplanissement de l'isolant est le polissage mécanochimique. Or jusqu'à présent, la qualité de l'isolation électrique des dispositifs semi-conducteurs obtenus en mettant en oeuvre un aplanissement par polissage mécano-chimique, est insuffisante.
I1 a été constaté que le polissage mécano-chimique engendre des défauts dans les dispositifs semi-conducteurs fabriqués, résultant de la mauvaise uniformité d'attaque de cette technique de polissage.
Ces défauts n'ont pu être évités malgré l'utilisation des couches ou masques de protection couvrant les zones prédéterminées du substrat destinées à former ultérieurement les zones actives. On observe notamment ce que l'on nomme communément en langue anglaise le "dishing effect". I1 s'agit d'un évidement important dans les grandes zones non masquées et les larges tranchées, alors que le matériau isolant n'a pas encore été éliminé entièrement sur certaines zones prédéterminées masquées. I1 apparaît ainsi après le polissage, simultanément deux types de défaut sur le substrat: des évidements des zones d'isolation accompagnés parfois d'une consommation d'une partie du substrat, et des résidus d'isolant sur les zones prédéterminées.Ces défauts baissent considérablement la qualité de l'isolation électrique des dispositifs semi-conducteurs fabriques.
Par ailleurs, la présence de résidus d'oxyde sur les zones prédéterminées entraîne des inconvénients supplémentaires lorsque la couche de protection est en nitrure de silicium. En effet, la présence d'oxyde sur la couche de nitrure de silicium engendre la formation d'un oxynitrure de silicium très difficilement attaquable. Cet effet est communément appelé l'effet KOOI. La couche de protection ne peut alors que difficilement être retirée de sorte que les futures zones actives subissant cet effet ne sont pas facilement accessibles, par exemple, pour implantation ultérieure.
L'invention a pour but un aplanissement efficace de la couche d'isolant en corrigeant les défauts précités conduisant ainsi à un isolement des zones actives par tranchées latérales assurant une bonne qualité d'isolation électrique.
L'invention propose un procédé d'isolement électrique de régions actives d'un composant électronique formé sur un substrat semi-conducteur, comprenant l'isolement des zones actives d'un substrat semi-conducteur par tranchées latérales dans lequel,
a) on dépose sur le substrat semi-conducteur une couche de protection avant de définir les zones destinées à former ultérieurement les zones actives,
b) on réalise au sein du substrat semi-conducteur des tranchées disposées latéralement par rapport aux zones prédéterminées du substrat destinées à former ultérieurement les zones actives,
c) on dépose, dans les tranchées et sur les zones prédéterminées du substrat, une couche d'un matériau isolant, et
d) on effectue un aplanissement du bloc semi-conducteur par un polissage mécano-chimique du matériau isolant.
a) on dépose sur le substrat semi-conducteur une couche de protection avant de définir les zones destinées à former ultérieurement les zones actives,
b) on réalise au sein du substrat semi-conducteur des tranchées disposées latéralement par rapport aux zones prédéterminées du substrat destinées à former ultérieurement les zones actives,
c) on dépose, dans les tranchées et sur les zones prédéterminées du substrat, une couche d'un matériau isolant, et
d) on effectue un aplanissement du bloc semi-conducteur par un polissage mécano-chimique du matériau isolant.
Selon une caractéristique générale de l'invention la couche de protection déposée dans l'étape a) est constituée d'une bicouche de matériaux différents, exempte d'oxyde, dont le matériau de la couche supérieure possède une vitesse d'attaque lors du polissage mécanochimique supérieure à celle du matériau isolant, et dont le matériau de la couche inférieure présente une résistance à l'attaque physicochimique supérieure à celle de la couche supérieure. L'opération de polissage mécano-chimique est poursuivie jusqu'au retrait de la couche supérieure de la bicouche de protection, agissant en tant que couche sacrificielle.
Les inventeurs ont mis en évidence que l'utilisation d'une telle bicouche de protection permet de découvrir la surface supérieure des zones prédéterminées du substrat sans le détruire ni laisser subsister des résidus d'isolant sur ces zones, et de laisser subsister dans les tranchées latérales le matériau isolant sans l'entamer.
Le matériau de la couche inférieure de la bicouche de protection possède de préférence une vitesse d'attaque lors du polissage mécano-chimique, inférieure à celle du matériau isolant.
Cette caractéristique assure une protection accrue des zones prédéterminées du substrat lors du polissage.
L'épaisseur de la bicouche de protection doit être suffisante pour assurer une bonne protection des zones prédéterminées lors, notamment, de l'opération de polissage mécano-chimique. Elle est avantageusement comprise entre 500 et 2000 , typiquement de l'ordre de 1000 À. L'épaisseur de la couche sacrificielle supérieure est au moins 200 .
Selon un mode de réalisation de l'invention, le procédé est plus particulièrement appliqué à l'isolement latéral de substrat semiconducteur en silicium. Le matériau isolant est alors de préférence le dioxyde de silicium.
Dans le cadre de l'isolement latéral de substrat semiconducteur avec du dioxyde de silicium, les inventeurs ont mis en évidence qu'il était particulièrement avantageux d'utiliser une bicouche de protection composée d'un empilement d'une couche inférieure constituée de nitrure de silicium (Si3Ni4) et d'une couche supérieure constituée de silicium polycristallin. Ceci constitue un mode de réalisation préférentiel de l'invention.
Il s'avère en effet que la mise en oeuvre de ce procédé permet une attaque rapide et complète du dioxyde de silicium couvrant les couches prédéterminés du substrat sans générer le "dishing effect", s'affranchissant du même coup des inconvénients liés à l'effet KOOI.
Les dispositifs semi-conducteurs fabriqués par le procédé ci-dessus mettant en oeuvre l'utilisation d'une bicouche de protection en silicium polycristallin sur nitrure de silicium pour contrôler le polissage mécano-chimique de la couche de dioxyde de silicium, présentent une isolation électrique de très bonne qualité.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre du procédé de l'invention, nullement limitatif, et des dessins annexés sur lesquels:
les figures la à 1f illustrent un mode de mise en oeuvre du procédé selon l'invention.
les figures la à 1f illustrent un mode de mise en oeuvre du procédé selon l'invention.
les figures 2a et 2b illustrent les défauts rencontrés dans l'art antérieur liés au polissage mécano-chimique du matériau isolant.
Pour une meilleure compréhension de l'invention, celle-ci sera souvent décrite ci-après par référence au mode de réalisation dans lequel l'isolant est du dioxyde de silicium. Il est bien entendu que conformément à ce qui précède, l'invention ne se limite pas à ce mode.
Tel qu'illustré sur les figures la à lf, la mise en oeuvre du procédé selon l'invention comporte tout d'abord la formation sur un substrat 1 semi-conducteur qui peut être en silicium, en arséniure de gallium ou bien du type silicium sur isolant (silicon on insulator), d'une couche primaire d'oxyde 2 tel que du dioxyde de silicium SiO2.
La formation de cette couche primaire est effectuée par croissance d'oxyde jusqu'à une épaisseur comprise entre 50 et 500 . L'une de ses fonctions est de stabiliser l'interface du substrat 1. Elle garantit par ailleurs l'absence de défauts électriques ultérieurs.
Sur cette couche primaire d'oxyde 2 est déposée une bicouche de protection, appelée aussi "masque de protection", 3 composée d'un empilement de deux couches 3a et 3b. Le matériau de la couche inférieure 3a possède une bonne tenue par rapport au polissage mécano-chimique qui va suivre. Sa vitesse d'attaque est de préférence inférieure à celle du matériau isolant déposé ultérieurement. La vitesse d'attaque du matériau de la couche supérieure 3b est suffisamment supérieure à la vitesse d'attaque du matériau isolant pour accélérer l'attaque mécano-chimique au-dessus des zones prédéterminées de façon à désoxyder et découvrir entièrement le matériau de la couche inférieure 3a, sans provoquer d'évidements dans les tranchées isolantes, même larges. De préférence le rapport de la vitesse d'attaque du matériau de la couche supérieure 3b à celle du matériau isolant est d'au moins 10.
Dans le mode de réalisation particulier de l'invention selon lequel l'isolant en dioxyde de silicium, on choisira de préférence du nitrure de silicium pour la couche 3a et du silicium polycristallin pour la couche 3b.
L'épaisseur de la bicouche de protection 3, doit être suffisante pour assurer une bonne protection du substrat 1 sur lequel elle est déposée. Elle est comprise entre 500 et 2000 , typiquement de l'ordre de 1000 À. Par ailleurs, l'épaisseur de la couche 3b, notamment en silicium polycristallin, varie selon les performances du polissage mécano-chimique. I1 convient d'ajuster cette épaisseur en fonction de ces performances. L'épaisseur de la couche 3a, notamment en nitrure de silicium, doit être suffisante pour protéger les zones prédéterminées lors du polissage mécano-chimique, principalement après la disparition de la couche supérieure 3b. Elle est d'au moins 300 . Le rapport d'épaisseur de ces deux couches 3a et 3b est généralement voisin de 1:1.
L'étape suivante consiste en la définition des zones prédéterminées de substrat destinées à former ultérieurement des zones actives du composant électronique final. Une telle étape de définition comprend classiquement un dépôt d'une résine 4 que l'on insole à travers un masque de définition des zones actives puis que l'on développe pour aboutir finalement à la structure illustrée sur la figure lb. Le substrat est ensuite gravé chimiquement de part et d'autre de la résine 4 de façon à réaliser latéralement par rapport à ces zones prédéterminées des tranchées plus ou moins profondes et plus ou moins étroites.La résine est ensuite retirée et l'on fait croître sur le bloc semi-conducteur une couche additionnelle d'oxyde, tel que du dioxyde de silicium, de façon à obtenir une couche 5 permettant de réaliser une bonne interface entre le substrat 1 et les futures tranchées isolantes 7, ainsi qu'à protéger le substrat 1 vis-à-vis des impuretés.
La structure obtenue à ce stade du procédé est illustrée à la figure lc.
Les zones prédéterminées du substrat destinées à former ultérieurement les zones actives du composant électronique, sont référencées 6 et sont surmontées de la couche primaire d'oxyde 2 et de la bicouche de protection 3. Les tranchées 7 sont ainsi ménagées latéralement de part et d'autre des zones 6 et sont tapissées par la couche additionnelle de d'oxyde 5.
Sur une plaquette de matériau semi-conducteur, sont disposées plusieurs zones prédéterminées destinées à former ultérieurement les zones actives d'un ou plusieurs composants semiconducteurs. Les configurations géométriques de ces futures zones actives peuvent être extrêmement variées, il peut s'agir de zones actives isolées, ou bien séparées d'autres zones actives par de larges tranchées isolantes, ou bien de groupes de zones actives mutuellement séparées latéralement par des tranchées dont la profondeur peut être plus ou moins grande et la largeur plus ou moins étroite selon les cas.
L'étape suivante du procédé selon l'invention consiste à déposer dans les tranchées 7 et sur les zones prédéterminées 6 du substrat 1, au moins une couche d'un matériau isolant 8, particulièrement du dioxyde de silicium. Cette structure est illustrée à la figure id.
L'épaisseur de la couche 8 de matériau isolant est telle que les tranchées de largeur minimale existant sur la plaquette soient parfaitement remplies. Par ailleurs, cette épaisseur doit être supérieure à la somme de l'épaisseur de la couche primaire d'oxyde 2, de la bicouche de protection 3 et de la profondeur de la tranchée 7. Cette épaisseur est choisie de préférence supérieure à 10 % de ladite somme.
L'étape ultérieure consiste en un aplanissement de la couche 8 d'isolant de façon à découvrir la surface supérieure des zones prédéterminées 6 du substrat 1 et à laisser subsister le matériau isolant dans les tranchées latérales 7.
L'aplanissement est effectué selon le procédé de l'invention par un polissage mécano-chimique de la couche d'isolant 8 découvrant successivement la couche supérieure 3b de la bicouche de protection 3, agissant en temps que couche sacrificielle, puis la couche inférieure 3a de cette bicouche.
Il apparaît que dans les techniques d'isolement latéral de substrats semi-conducteurs, le polissage mécano-chimique soit la solution la plus performante pour cette étape d'aplanissement car il présente l'avantage, par rapport aux techniques conventionnelles de gravure liquide ou par plasma, de graver les matériaux en aplanissant très efficacement les reliefs initiaux. L'inconvénient de cette technique réside toutefois dans la mauvaise uniformité de l'attaque mécanochimique.
Comme on l'a vu plus haut, les configurations géométriques des zones prédéterminées d'un substrat semi-conducteur destinées à former ultérieurement les zones actives de composant(s) électronique(s) sont extrêmement variées. Ainsi cette géométrie peut 0,3 pin à plusieurs centaines de microns. Cette géométrie associée à la relative mauvaise uniformité d'aplanissement, inhérente à la technique même du polissage, favorise le "dishing effect". Cet effet n'est pas atténué par l'utilisation de couche de protection classique.
En effet, une couche de protection en silicium polycristallin disparaît rapidement lors du polissage mécano-chimique du dioxyde de silicium déposé à titre d'isolant, du fait d'une vitesse d'attaque dix fois supérieure à la vitesse d'attaque du dioxyde de silicium. On observe rapidement une destruction, localisée ou non, de certaines zones prédéterminées, voire un évidement des zones isolantes. L'utilisation de nitrure de silicium, matériau plus résistant à l'attaque mécanochimique que le silicium polycristallin, pour protéger les zones prédéterminées d'un substrat semi-conducteur, conduit quant à elle à ce que l'on appelle communément l'effet KOOI lorsqu'après le polissage il subsiste des résidus d'oxyde sur la couche de nitrure de silicium.Afin d'éviter cet effet, on peut procéder à un surpolissage ou une surgravure qui risque non seulement de poursuivre le retrait de l'isolant dans les tranchées mais encore d'entamer le substrat lui-même dans les futures zones actives.
Les figures 2a et 2b illustrent les inconvénients cités plus haut, dus à l'utilisation du polissage mécano-chimique pour l'aplanissement de la couche isolante. Sur la figure 2a on a représenté un groupe de zones prédéterminées 6 mutuellement séparées par des tranchées latérales 7 de largeur étroite. Ce groupe est isolé d'une large zone prédéterminée 6a par une tranchée isolante 7, d'une autre future zone active 6 par une tranchée isolante 7, la zone 6a étant elle-même séparée par une large tranchée isolante 7a sépare cette dernière zone 6 d'autres zones du substrat. Le substrat 1 est surmonté d'une monocouche de protection 3' composée par exemple de nitrure de silicium ou de silicium polycristallin. On a déposé une couche d'isolant 8 suffisamment épaisse pour remplir parfaitement les tranchées 7 et 7a et de manière à recouvrir les zones prédéterminées 6 et 6a.On a ensuite effectué un polissage mécano-chimique du bloc semi-conducteur pour aplanir la couche 8 d'isolant. Le résultat de cette opération est illustré sur la figure 2b. On constate que la large tranchée isolante 7a présente un évidement alors que sur certaines zones prédéterminées 6 des résidus de matériau isolant persistent. On observe également à l'endroit de la large zone prédéterminée 6a une destruction du substrat résultat d'un polissage trop prononcé à cet endroit alors que le polissage s'est avéré insuffisant à l'endroit où le matériau isolant n'a pu être enlevé ("dishing effect").
Selon le procédé de l'invention, ces défauts sont corrigés en utilisant une bicouche de protection en lieu et place de la monocouche habituelle. Cette bicouche est composée d'un empilement de deux couches de matériaux différents, dont le matériau de la couche supérieure possède une vitesse d'attaque supérieure à celle de l'isolant, et dont le matériau de la couche inférieure présente une bonne tenue à l'attaque mécano-chimique.
Bien que n'étant lié à aucune théorie particulière, l'amélioration de la qualité de l'isolement latéral de substrats semiconducteurs s'expliquerait selon les inventeurs par le phénomène suivant que l'on étudiera, par souci de simplification, par rapport au cas mentionné où l'isolant est du dioxyde de silicium et le masque de protection en silicium polycristallin et nitrure de silicium.
Le silicium polycristallin possède une vitesse d'attaque lors du polissage mécano-chimique supérieure à celle du dioxyde de silicium, car il s'attaque dix fois plus rapidement sous l'action du polissage que le dioxyde de silicium. Les inventeurs ont mis en évidence, lors de l'utilisation d'une bicouche de protection en nitrure de silicium-silicium polycristallin, que la présence d'une couche de silicium polycristallin sous-jacente à la couche d'isolant dans les zones masquées plus ou moins grandes, permet d'accélérer localement le polissage sur ces zones, en dégageant complètement la surface de la couche en nitrure de silicium qui protège les zones prédéterminées.
L'accélération localisée de l'attaque mécano-chimique au-dessus des zones prédéterminées en saillie du substrat supprime le risque d'une surgravure ou surpolissage au-dessus ou dans ces tranchées, responsable de l'évidement de ces zones d'isolation et de destruction du substrat observées auparavant. Par ailleurs, l'attaque rapide et complète du silicium polycristallin du masque assure une désoxydation complète du nitrure de silicium sous-jacent. Les inconvénients liés à l'effet KOOI sont donc également surmontés.
Ainsi, selon l'invention, on met en oeuvre un polissage mécano-chimique de la couche d'isolant 8. Lorsque le polissage découvre la couche supérieure sous-jacente 3b de la bicouche de protection 3, l'attaque mécano-chimique est accélérée. Le matériau isolant est retiré totalement et rapidement au-dessus des zones prédéterminées 6, ainsi que le matériau de la couche supérieure 3b découvrant rapidement la couche inférieure sous-jacente 3a. On obtient la structure illustrée à la figure le. On retire alors les couches 3a et 2 selon des méthodes classiques. Lorsque la couche 3a est en nitrure de silicium, elle est retirée, par exemple, par attaque d'acide phosphorique.Puis on procède à une désoxydation des zones prédéterminées de substrat 6 de façon à obtenir le dispositif final illustré à la figure 1 f. Ce dispositif comporte donc les zones prédéterminées de substrat 6 découvertes au niveau de leur surface supérieure et qui formeront ultérieurement, après implantation par exemple, les futures zones actives de composants électroniques. Ces futures zones actives 6 sont mutuellement isolés par des tranchées 7 comportant dans le cas présent une couche additionnelle 5 d'oxyde tel que du dioxyde de silicium et une couche de matériau isolant 8, notamment de dioxyde de silicium. On n'observe aucun évidement de ces zones isolantes ni de destruction des zones prédéterminées du substrat. Les dispositifs semi-conducteurs ainsi fabriqués présentent une bonne qualité d'isolation électrique.
Le procédé de fabrication de circuits intégrés se poursuit ensuite de manière classique par implantation par exemple suivi de l'établissement du réseau d'interconnexions.
Claims (7)
1. Procédé d'isolement électrique de régions actives d'un composant électronique formé sur un substrat semi-conducteur comportant l'isolement des zones actives du substrat semi-conducteur (1) par tranchées latérales comprenant les étapes suivantes:
a) on dépose sur le substrat semi-conducteur (1) une couche de protection (3),
b) on réalise au sein du substrat semi-conducteur (1) des tranchées (7) disposées latéralement par rapport aux zones prédéterminées (6) du substrat (1) recouvertes de la couche de protection (3) et destinées à former ultérieurement les zones actives,
c) on dépose dans les tranchées (7) et sur les zones prédéterminées (6) du substrat, une couche d'un matériau isolant (8), et
d) on effectue un aplanissement du bloc semi-conducteur par un polissage mécano-chimique, caractérisé en en ce que la couche de protection (3) est constituée d'une bicouche de deux matériaux différents dont le matériau de la couche supérieure (3b) possède une vitesse d'attaque lors du polissage mécano-chimique supérieure à celle du matériau isolant, et dont le matériau de la couche inférieure (3a) présente une résistance à l'attaque physico-chimique supérieure à celle du matériau de la couche (3b).
2. Procédé selon la revendication 1, caractérisé en ce que le polissage mécano-chimique est poursuivi jusqu'au retrait de la couche supérieure (3b) de façon à découvrir la surface supérieure de la couche inférieure (3a).
3. Procédé selon la revendication 1 ou 2, caractérisé en ce que le rapport de vitesse d'attaque du matériau de la couche supérieure (3b) à la vitesse d'attaque du matériau isolant est au moins 10.
4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que le matériau de la couche inférieure (3a) possède une vitesse d'attaque inférieure à celle du matériau isolant.
5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que l'épaisseur de la bicouche de protection (3) est comprise entre 500 et 2000 , typiquement 1000 .
6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que le matériau isolant est le dioxyde de silicium.
7. Procédé selon la revendication 6, caractérisé en ce que la bicouche est composée d'une couche inférieure (3a) en nitrure de silicium et d'une couche supérieure (3b) en silicium polycristallin.
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| FR9513917A FR2741749B1 (fr) | 1995-11-23 | 1995-11-23 | Procede d'isolement lateral par tranchees utilisant une couche sacrificielle pour l'aplanissement par polissage mecano-chimique de la couche d'isolant |
| PCT/FR1996/001844 WO1997019467A1 (fr) | 1995-11-23 | 1996-11-21 | Procede d'isolement lateral par tranchees utilisant une bicouche de protection en polysilicium sur nitrure de silicium pour l'aplanissement par polissage mecano-chimique de la couche d'isolant |
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Citations (3)
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| EP0461498A2 (fr) * | 1990-06-14 | 1991-12-18 | National Semiconductor Corporation | Procédé pour planariser des circuits intégrés comportant une isolation à diélectrique encartrÀ©e |
| GB2267389A (en) * | 1992-05-26 | 1993-12-01 | Toshiba Kk | Polishing apparatus and method for planarizing layer on a semiconductor wafer |
| EP0604348A2 (fr) * | 1992-12-23 | 1994-06-29 | International Business Machines Corporation | Procédé pour amincir des films du type SOI ayant une épaisseur plus uniforme |
-
1995
- 1995-11-23 FR FR9513917A patent/FR2741749B1/fr not_active Expired - Fee Related
Patent Citations (3)
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|---|---|---|---|---|
| EP0461498A2 (fr) * | 1990-06-14 | 1991-12-18 | National Semiconductor Corporation | Procédé pour planariser des circuits intégrés comportant une isolation à diélectrique encartrÀ©e |
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Non-Patent Citations (1)
| Title |
|---|
| "SHALLOW TRENCH PLANARIZATION PROCESS WITH CHEMICAL-MECHANICAL POLISH.", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 33, no. 2, July 1990 (1990-07-01), NEW YORK US, pages 75 - 76, XP000123536 * |
Also Published As
| Publication number | Publication date |
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| FR2741749B1 (fr) | 1998-02-06 |
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