FR2723281A1

FR2723281A1 - Dispositif cryptographique

Info

Publication number: FR2723281A1
Application number: FR8909988A
Authority: FR
Inventors: Siegfried Obermeier; Peter Bergner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-07-29
Filing date: 1989-07-25
Publication date: 1996-02-02
Also published as: US5559890A; GB8911306D0; GB2293729A; DE3825880C1; GB2293729B; GB8914834D0; NL8901943A

Abstract

L'invention concerne un dispositif cryptographique.Dans ce dispositif constitué par des codeurs (SSV) situés du côté émission et des décodeurs situés du côté réception et comprenant un dispositif de synchronisation dans chacun de ces codeurs et décodeurs, le codeur (SSV) comporte n codeurs partiels (VSn) et le décodeur comporte n décodeurs partiels correspondants, un démultiplexeur et un multiplexeur (MUX) sont associés respectivement côté entrée et côté sortie aux n codeurs et décodeurs partiels et les dispositifs de synchronisation pour les codeurs et décodeurs sont agencés pour réaliser une synchronisation individuelle des n codeurs ou décodeurs partiels, qui leur sont associés. Application notamment pour des systèmes de transmission d'informations vocales ou de données tenues secrètes.

Description

Dispositif cryptographique

L'invention concerne un dispositif cryptographi-

que constitué par un codeur situé du côté émission et un décodeur situé du côté réception, ce codeur et ce décodeur

étant pourvus respectivement d'un dispositif de synchronisa-

tion et servant à réaliser le codage au niveau des bits,

côté émission, et le décodage au niveau des bits, côté récep-

tion, d'un flux de bits, qui représente un signal binaire

et possède une fréquence élevée de récurrence des bits.

Des dispositifs cryptographiques de ce type sont

connus par exemple d'après le document cons-

titués par la demande de brevet allemand N 29 20 589 B1.

Ils servent à maintenir le secret de l'information devant

être transmise, par exemple une conversation ou des données.

Le flux de bits qui représente le signal numérique devant être codé, peut posséder une fréquence relativement élevée

de récurrence des bits, lorsqu'il s'agit d'un canal de trans-

mission de signaux sommes entre deux postes émetteurs/récep-

teurs représentant deux centraux.

Comme l'indique par exemple l'Annuaire des Postes

Fédérales Allemandes,35-ème année, 1984, Verlag fur Wissen-

schaft und Leben, Georg Heidecker, Bad Windsheim, pages 334 et 335, on réunit,pour l'utilisation économique de voies de transmission, plusieurs signaux ou une multiplicité de signaux

au moyen d'un procédé de multiplexage et on établit par con-

séquent ce qu'on appelle une hiérarchie des signaux numéri-

ques. Au niveau du quatrième étage d'une hiérarchie cons-

truite sur un système de base à 30 canaux, le flux de bits du premier étage hiérarchique fonctionne déjà avec une fré- quence de récurrence des bits égale à 2048 M bits et le qua-5 trième échelon hiérarchique fonctionne avec une fréquence de récurrence des bits égale à 139 246 M. bits.

Afin d'obtenir, notamment pour l'utilisation de tels dispositifs cryptographiques dans des systèmes mobiles

de radiocommunications, des dimensions aussi faibles que10 possible et un besoin en puissance aussi faible que possible pour les circuits nécessaires, on utilise des circuits inté-

grés réalisés selon la technique CMOS. Il s'avère que l'on ne peut pas accroître à volonté la vitesse de travail de tels circuits intégrés, réalisés selon la technique CMOS.15 Afin de réaliser par exemple un dispositif cryptographique pour le codage d'un signal somme numérique du quatrième éche-

lon hiérarchique, on ne peut plus réaliser le circuit né- cessaire à cet effet, conformément à la technique CMOS. Au contraire, il faut passer à d'autres techniques, dont les20 circuits requièrent une puissance nettement supérieure. Ceci est un inconvénient grave dans le cas de l'utilisation de tels appareils cryptographiques dans le domaine des systèmes mobiles de radiocommunications, étant donné que les appareils mobiles de radiocommunications doivent pouvoir travailler d'une manière indépendante du réseau et qu'il faut que les sources d'énergie nécessaire à cet effet soient suffisamment petites pour des questions de poids et de dimensions. A partir d'un dispositif cryptographique du type indiqué plus haut, l'invention a pour but d'indiquer à cet effet un concept de circuit qui, dans le cas d'une réalisa- tion avec des modules intégrés réalisés selon la technique CMOS, permettent le codage de signaux binaires possédant des fréquences de récurrence de l'ordre de 100 MHz et plus. Ce problème est résolu conformément à l'invention

grâce au fait que le codeur situé du côté émission compor-

te n codeurs partiels et le décodeur situé du côté réception

comporte n décodeurs partiels correspondant aux codeurs par-

tiels, et qu'en outre aux n codeurs partiels et décodeurs partiels se trouvent associés respectivement, côté entrée, un démultiplexeur subdivisant le flux de bits circulant dans les codeurs et décodeurs partiels en n flux partiels de bits

et, côté sortie, un multiplexeur réunissant les flux par-

tiels de bits, codés ou décodés, pour former le flux de bits

codé ou décodé, et que le dispositif de synchronisation pré-

vu pour les codeurs situés du côté émission et les décodeurs

situés du côté réception est conçu respectivement pour réa-

liser une synchronisation individuelle des n codeurs par-

tiels ou décodeurs partiels, qui leur sont associés.

L'invention part du fait essentiel selon lequel le codage d'un tel flux de bits avec une cadence élevée de récurrence des bits peut être également réalisé par le fait que, dans le cas de l'emploi de la technique de multiplexage, on utilise un codage parallèle de flux partiels de bits, et ce de telle sorte que, pour la synchronisation nécessaire des codeurs partiels et décodeurs partiels, qui sont mis

en oeuvre, ainsi que leur démultiplexeur situé du côté en-

trée et que leur multiplexeur situé du côté sortie, on ne doive introduire aucun signal supplémentaire dans le flux de bits devant être transmis, c'est-à-dire que l'on n'ait

aucun besoin supplémentaire du point de vue largeur de bande.

Selon une autre caractéristique de l'invention, le fonctionnement synchrone entre le démultiplexeur,situé côté entrée,et le multiplexeur, situé côté sortie,du codeur

situé du côté émission ou du décodeur situé du côté récep-

tion est garanti au moyen d'un couplage réciproque de leur commande. Selon une autre caractéristique de l'invention, le fonctionnement synchrone entre le démultiplexeur,situé du côté entrée,et le multiplexeur,situé du côté sortie,du codeur situé du côté émission et du décodeur situé du côté réception est réalisé par l'intermédiaire de leur dispositif de synchronisation. Selon une autre caractéristique de l'invention, dans chacune des voies de liaison entre le démultiplexeur et des codeurs partiels du codeur situé du côté émission se trouve disposé un commutateur, à l'aide duquel, pour l'exé- cution d'une opération de synchronisation, des entrées des codeurs partiels peuvent être commutées depuis les sorties, qui leur sont associées, du démultiplexeur sur un générateur

de signaux, qui délivre un signal de demande de synchroni- sation.

Selon une autre caractéristique de l'invention, le signal de demande de synchronisation, délivré par le gé-

nérateur de signaux, est identique pour tous les codeurs

partiels du codeur situé du côté émission, que, pour la mi- se en oeuvre d'une opération de synchronisation, la synchro-

nisation est réalisée tout d'abord par commutation de l'en- trée du premier des n codeurs partiels sur la sortie du gé- nérateur de signaux pour cette voie de transmission de si-20 gnaux partiels, dans le poste émetteur/récepteur éloigné, et qu'ensuite la synchronisation est également réalisée,

de la même manière, au moyen d'une commutation des entrées des n-1 autres codeurs partiels sur la sortie du générateur de signaux pour les voies partielles de transmission de si-

gnaux représentant ces codeurs partiels et qu'avec cette opération le processus de synchronisation est terminé.

Selon une autre caractéristique de l'invention, le générateur de signaux envoie un autre signal de demande de synchronisation à chacun des n codeurs partiels du codeur

situé du côté émission et que, pour la mise en oeuvre d'un processus de synchronisation, la synchronisation est simul-

tanément réalisée au moyen d'une commutation simultanée des n entrées des N codeurs partiels sur les n sorties, qui leur sont associées, du générateur de signaux pour l'ensemble35 des n voies partielles de transmission de signaux, qui les représentent, dans le poste émetteur/récepteur éloigné, et qu'avec cette opération, le processus de synchronisation est terminé. Selon une autre caractéristique de l'invention, chacun des n codeurs partiels du codeur situé du côté émission ainsi que des n décodeurs partiels du décodeur situé du côté réception est réalisé sous la forme d'un module in- tégré selon la technique CMOS. Selon une autre caractéristique de l'invention, pour le codage d'un flux de bits possédant une cadence bi- naire égale à 139 264 M bits, le nombre n d'une part des

codeurs partiels du codeur situé du côté émission et d'autre part des décodeurs partiels du décodeur situé du côté récep- tion est égal à quatre et que chaque codeur partiel ou cha-15 que décodeur partiel est agencé pour le traitement d'une cadence binaire égale à 34 816 M bits.

D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci-

après,prise en référence aux dessins annexés.

La figure 1 représente le schéma-bloc d'une sec- tion de transmission, utilisée pour la transmission d'un

signal binaire se présentant sous la forme d'un flux codé de bits possédant une fréquence élevée de récurrence; Les figures 2 et 3 représentent une forme de réa-

lisation préférée du codeur, situé du côté émission, et du décodeur, situé du côté réception, d'un dispositif crypto-

graphique de la figure 1 pour n = 4 codeurs partiels et dé- codeurs partiels; et - la figure 4 représente le schéma-bloc d'un au-

tre exemple de réalisation pour un codeur, situé du côté

émission, d'un dispositif cryptographique de la figure 1, pour n = 4 codeurs partiels.

On va indiquer ci-après un meilleur mode de mise en oeuvre de l'invention.

La figure 1 montre, selon une représentation sché-

matique, une section de transmission UE, qui relie entre deux centraux VM1 et VM2. On suppose que cette section de transmission UE est agencée pour la transmission d'un signal somme binaire selon une cadence binaire de 139 624 M bits.5 Cela correspond au quatrième échelon hiérarchique du signal binaire d'un système de base à 30 canaux selon CCITT. Le flux de bits représentant ce signal somme binaire doit être transmis entre les deux centraux sous une forme codée. A cet effet, le central VM1 comporte un dispositif cryptogra-10 phique SE1 et le central VM2 comporte un dispositif crypto- graphique SE2. Les dispositifs cryptographiques ont pour

rôle de coder le signal binaire pénétrant dans la section de transmission UE et de décoder le signal binaire sortant de cette section de transmission. Des lignes respectives15 formées de tirets indiquent que le dispositif cryptographi- que SE1 fait partie du central VM1 et que le dispositif cryp-

tographique SE2 fait partie du central VM2. De plus amples détails concernant le circuit des dispositifs cryptographiques SE1 et SE2 de la figure 1 sont

représentés sur les figures 2 et 3. Les dispositifs crypto- graphiques SE1 et SE2, qui possèdent des constitutions com-

plètement identiques, sont constitués chacun d'un codeur SSV situé du côté émission et d'un décodeur ESE situé du côté réception. Pour des questions de simplification, on25 a représenté, par leurs différents blocs de circuits, uni- quement le codeur SSV situé du côté émission, sur la figure

2, et uniquement le décodeur ESE situé du côté réception, sur la figure 3. Le codeur SSV situé du côté émission, in-

diqué sur la figure 2, comporte, sur son côté entrée, un30 démultiplexeur DMUX, qui subdivise le flux de bits côté en- trée en quatre flux partiels de bits et envoie ces quatre flux partiels de bits, par l'intermédiaire de commutateurs U1,U2,U3 et U4, à quatre codeurs partiels VS1,VS2,VS3 et VS4. Les flux partiels de bits, codés dans les codeurs par-35 tiels, sont à nouveau réunis ensuite, dans le multiplexeur

MUX, en un flux de bits codé et sont transmis, par l'inter-

médiaire de la section de transmission UE, à un central éloi- gné, qui doit être considéré comme un poste émetteur/récep- teur.5 Les commutateurs U1,U2,U3 et U4 situés sur le cô- té entrée des codeurs partiels VS1,VS2,VS3 et VS4 fournis-

sent la possibilité de raccorder les entrées des codeurs partiels des sorties, qui leur sont associées, du démulti- plexeur DEMUX à la sortie d'un générateur de signaux SG, qui fait partie du dispositif de synchronisation et produit un signal de demande de synchronisation. En outre, le codeur associé situé sur le côté émission comporte un dispositif de synchronisation de trames de rang supérieur SYNC-UER, qui fait partie du dispositif de synchronisation et auquel15 le flux de bits est envoyé sur le côté entrée du démulti- plexeur DEMUX et dont le côté sortie est relié aux entrées de synchronisation d'une part du démultiplexeur DEMUX et du multiplexeur MUX et d'autre part des codeurs partiels VS1,VS2,VS3 et VS4.20 Comme le montre une comparaison entre le décodeur ESE situé du côté réception et également représenté par ses blocs de circuits sur la figure 3 et comportant le codeur SSV de la figure 2, situé du côté émission, ce codeur pos- sède une structure de base identique, à cette différence25 près qu'à la place des quatre codeurs partiels VS1,VS2,VS3 et VS4, on a quatre décodeurs partiels ES1,ES2,ES3 et ES4 et qu'en outre aucun commutateur n'est prévu sur le côté entrée de ces décodeurs partiels. Le dispositif de synchronisation du décodeur ESE situé du côté réception, d'un dispositif cryptographique SE1 ou SE2 est constitué d'une part par le dispositif de synchronisation de trames de rang supérieur SYNC-UR et d'autre part par un dispositif de synchronisation de trames SYNC- R. Dans le dispositif cryptographique du central éloigné,35 par exemple VM2, le dispositif de synchronisation de trames de rang supérieur SYNC-ER reçoit, sur le côté entrée, le flux arrivant de bits codés et déclenche le codeur SSV situé du côté émission, au même endroit, par l'intermédiaire de lignes de commande situées du côté sortie, pour qu'il déli-5 vre le signal de demande de synchronisation, par l'intermé- diaire d'un actionnement des commutateurs U1,U2,U3 et U4 de ce codeur. Le dispositif de synchronisation de trames de rang supérieur SYNC-R est relié par l'intermédiaire de quatre

lignes respectivement aux sorties des décodeurs partiels ES1,ES2,ES4, est relié, côté sortie, aux entrées de synchro-

nisation d'une part du démultiplexeur DEMUX et du multiple- xeur MUX et d'autre part des décodeurs partiels ES1,ES2,ES3 et ES4.15 Pour l'explication d'un processus de synchronisa- tion, on suppose que le central VM2, auquel est associé le

dispositif cryptographique SE2, est le poste émetteur/récep- teur réalisant la réception et que le central VM1, auquel est associé le dispositif cryptographique SE1, est le poste20 émetteur.

Si le dispositif de synchronisation de trames de rang supérieur SYNC- UER du décodeur ESE, situé du côté ré-

ception, du dispositif cryptographique SE2 n'identifie pas la trame de rang supérieur dans le signal arrivant, c'est-25 à-dire qu'il n'existe aucune synchronisation, il déclenche le poste émetteur/récepteur réalisant l'émission, pour qu'il envoie un signal de demande de synchronisation. Ceci s'ef- fectue de telle sorte que le dispositif de synchronisation de la trame de rang supérieur SYNC-UER du codeur ESE, situé30 du côté réception, du dispositif cryptographique SE1 relie tout d'abord le codeur partiel VS1 du codeur SSV, situé du

côté émission, de ce dispositif cryptographique, par l'in- termédiaire du commutateur UE1, à la sortie du générateur de signaux SG. Le signal de demande de synchronisation, co-35 dé dans le codeur partiel VS1, est décodé, après sa trans-

mission par l'intermédiaire de la section de transmission

UE au poste émetteur/récepteur réalisant la réception, dans l'un des quatre décodeurs partiels ES1,ES2,ES3 et ES4 et est identifié par le dispositif de synchronisation de trames5 SYNC-R.

C'est en fonction de celui des quatre décodeurs partiels qui délivre sur sa sortie le signal décodé de

demande de synchronisation, que le dispositif de synchroni- sation de trames SYNC-R déclenche une synchronisation du10 décodeur partiel ES1 en délivrant à sa sortie le signal dé- codé de demande de synchronisation. Simultanément, le multi-

plexeur DEMUX et le multiplexeur MUX sont également synchro- niséspar le dispositif de synchronisation de trames SYNC-R. Ensuite, les entrées des codeurs partiels VS2,VS3 et VS415 du codeur SSV, situé du côté émission, du dispositif crypto- graphique SE1 sont également commutés simultanément sur la

sortie du générateur de signaux SG, par l'intermédiaire du dispositif de synchronisation de trames de rang supérieur SYNC-UER, et sont utilisés pour la synchronisation des dé-20 codeurs partiels ES2,ES3 et ES4, après transmission de ces signaux de demandes de synchronisation codés dans les déco-

deurs partiels VS2,VS3 et VS4 et réception de ces signaux dans le poste émetteur/récepteur réalisant la réception. Enfin, les entrées des codeurs partiels VS1,VS2,VS3 et VS425 du codeur SSV, situé du côté émission, du dispositif crypto- graphique SE1 sont à nouveau reliés, par l'intermédiaire

des commutateurs U1,U2,U3 et U4, aux sorties, qui leur sont associées, du démultiplexeur DEMUX et de ce fait le proces- sus de synchronisation est terminé.30 Grâce à ce type de synchronisation, on peut évi- ter la transmission d'informations particulières de synchro-

nisation dans le flux de bits devant être transmis. Ce fait prend une importance particulière lorsqu'il est exigé que la cadence binaire du flux de bits devant être transmis sous35 forme codée n'est pas modifiée par le codage, dans la sec-

tion de transmission UE et qu'en outre l'information elle-

même n'est pas modifiée par la suppression de bits. La figure 4 représente un schéma, qui correspond à la figure 2, du dispositif cryptographique SEl pour une variante de la synchronisation des dispositifs cryptographiques.Silegénérateur de signaux SG associe un signal particu-

lier de demande de synchronisation à chacun des codeurs par- tiels VS1, VS2,VS3 et VS4, situés du côté émission, qui dif- fèrent les uns des autres, il est possible de synchroniser10 simultanément tous les codeurs partiels situés du côté émis- sion, avec tous les décodeurs partiels situés du côté ré-

ception. Le dispositif de synchronisation de trames de rang supérieur SYNC-UER, situé du côté du codeur SSV sur le côté émission, peut être supprimé. Comme cela est visible15 dans le cas du codeur SSV situé du côté émission, de la fi- gure 4, le générateur de signaux SG comporte alors quatre sorties pour les quatre entrées des codeurs partiels. Si un signal de demande de synchronisation est nécessaire, les entrées des quatre codeurs partiels sont raccordées simul-20 tanément, par l'intermédiaire des commutateurs U1,U2,U3 et U4, aux quatre sorties du générateur de signaux SG, et la synchronisation du dispositif cryptographique du poste émet- teur/récepteur éloigné est exécutée de la manière déjà dé- crite. La synchronisation réciproque du démultiplexeur DEMUX25 et du multiplexeur MUX sont ici garanties par le couplage réciproque de leur commande, par l'intermédiaire de la ligne

de jonction VL.

Claims

REVENDICATIONS

1. Dispositif cryptographique constitué par un codeur situé du côté émission et un décodeur situé du côté réception, ce codeur et ce décodeur étant pourvus respecti-5 vement d'un dispositif de synchronisation et servant à réa- liser le codage au niveau des bits, côté émission, et le décodage au niveau des bits, côté réception, d'un flux de bits, qui représente un signal binaire et possède une fré- quence élevée de récurrence des bits, caractérisé par le10 fait que le codeur (SSV) situé du côté émission comporte n codeurs partiels (VSn) et le décodeur (ESE) situé du côté réception comporte n décodeurs partiels (ESn) correspondant aux codeurs partiels, et qu'en outre aux n codeurs partiels et décodeurs partiels se trouvent associés respectivement,15 côté entrée, un démultiplexeur (DEMUX) subdivisant le flux de bits circulant dans les codeurs et décodeurs partiels

en n flux partiels de bits et, côté sortie, un multiplexeur (MUX) réunissant les flux partiels de bits, codés ou décodés, pour former le flux de bits codé ou décodé, et que le dis-

positif de synchronisation prévu pour les codeurs situés du côté émission et les décodeurs situés du côté réception

est conçu respectivement pour réaliser une synchronisation individuelle des n codeurs partiels ou décodeurs partiels, qui leur sont associés.25

2. Dispositif cryptographique suivant la revendi- cation 1, caractérisé par le fait que le fonctionnement syn-

chrone entre le démultiplexeur (DEMUX), situé côté entrée,

et le multiplexeur (MUX),situé côté sortie,du codeur (SSV) situé du côté émission ou du décodeur (ESE) situé du côté réception est garanti au moyen d'un couplage réciproque de5 leur commande.

3. Dispositif cryptographique suivant l'une des revendications 1 ou 2, caractérisé par le fait que le fonc-

tionnement synchrone entre le démultiplexeur (DEMUX), situé du côté entrée,et le multiplexeur (MUX),situé du côté sortie,10 du codeur (SSV) situé du côté émission et du décodeur (ESE) situé du côté réception est réalisé par l'intermédiaire de

leur dispositif de synchronisation.

4. Dispositif cryptographique suivant l'une quel- conque des revendications 1 à 3, caractérisé par le fait

que dans chacune des voies de liaison entre le démultiple- xeur (DEMUX) et des codeurs partiels (VSn) du codeur (SSV) situé du côté émission se trouve disposé un commutateur (Un), à l'aide duquel, pour l'exécution d'une opération de syn- chronisation, des entrées des codeurs partiels peuvent être

commutées depuis les sorties, qui leur sont associées, du démultiplexeur sur un générateur de signaux (SG), qui déli-

vre un signal de demande de synchronisation.

5. Dispositif cryptographique suivant la revendi- cation 4, caractérisé par le fait que le signal de demande de synchronisation, délivré par le générateur de signaux (SG), est identique pour tous les codeurs partiels (VSn) du codeur (SSV) situé du côté émission, que, pour la mise en oeuvre d'une opération de synchronisation, la synchroni- sation est réalisée tout d'abord par commutation de l'entrée30 du premier des n codeurs partiels sur la sortie du généra- teur de signaux pour cette voie de transmission de signaux partiels, dans le poste émetteur/récepteur éloigné, et qu'ensuite la synchronisation est également réalisée, de la même manière, au moyen d'une commutation des entrées des35 n-1 autres codeurs partiels sur la sortie du générateur de signaux pour les voies partielles de transmission de signaux

représentant ces codeurs partiels et qu'avec cette opération le processus de synchronisation est terminé.

6. Dispositif cryptographique suivant la revendi-

cation 4, caractérisé par le fait que le générateur de si- gnaux (SG) envoie un autre signal de demande de synchronisa- tion à chacun des n codeurs partiels (VSn) du codeur (SSV) situé du côté émission et que, pour la mise en oeuvre d'un processus de synchronisation, la synchronisation est simul-10 tanément réalisée au moyen d'une commutation simultanée des n entrées des N codeurs partiels sur les n sorties, qui leur

sont associées, du générateur de signaux pour l'ensemble des n voies partielles de transmission de signaux, qui les représentent, dans le poste émetteur/récepteur éloigné,15 et qu'avec cette opération, le processus de synchronisation est terminé.

7. Dispositif cryptographique suivant l'une quel- conque des revendications 1 à 6, caractérisé par le fait

que chacun des n codeurs partiels (VSn) du codeur (SSV) si-20 tué du côté émission ainsi que des n décodeurs partiels (ESn) du décodeur (ESE) situé du côté réception est réalisé sous

la forme d'un module intégré selon la technique CMOS.

8. Dispositif cryptographique suivant l'une quel- conque des revendications 1 à 7, caractérisé par le fait

que, pour le codage d'un flux de bits possédant une cadence binaire égale à 139 264 M bits, le nombre n d'une part des

codeurs partiels (VSn) du codeur (SSV),situé du côté émission, et d'autre part des décodeurs partiels (ESn) du décodeur (ESE),situé du côté réception,est égal à quatre et que cha-

que codeur partiel ou chaque décodeur partiel est agencé

pour le traitement d'une cadence binaire égale à 34 816 M bits.