FR2622076A1 - Charge-transfer device having an amplifying function for the transferred charge - Google Patents
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Abstract
Description
DISPOSITIF A TRANSFERT DE CHARGE AYANT UNE FONCTION
D AMPLIFICATION POUR LA CHARGE TRANSFEREE
La présente invention se rapporte à des dispositifs à transfert de charge et notamment à un dispositif à transfert de charge présentant une structure dans laquelle on peut améliorer une caractéristique de sortie dans une portion d'extrémité de transfert.CHARGE TRANSFER DEVICE HAVING A FUNCTION
OF AMPLIFICATION FOR THE TRANSFERRED LOAD
The present invention relates to load transfer devices and in particular to a load transfer device having a structure in which an output characteristic can be improved in a transfer end portion.
Pour décrire l art antérieur. la figure 3 représente un schéma fonctionnel montrant un capteur d images à semi-conducteurs mettant en oeuvre un dispositif à transfert de charge connu de façon générale. To describe the prior art. FIG. 3 represents a functional diagram showing a semiconductor image sensor implementing a generally known charge transfer device.
On va maintenant décrire une structure de celuici en référence à la figure 3. We will now describe a structure thereof with reference to FIG. 3.
Des portions photodétectrices 21a à 21c formées par des photodiodes disposées sur trois colonnes et quatre rangées sont connectées à des portions de transfert verticales 23a à 23c formées par des dispositifs à couplage de charge (désignés ci-aprés dispositifs CCD) respectivement à travers les portes de transfert 22a à 22c. Photodetector portions 21a to 21c formed by photodiodes arranged on three columns and four rows are connected to vertical transfer portions 23a to 23c formed by charge coupled devices (hereinafter referred to as CCD devices) respectively through the doors of transfer 22a to 22c.
Une portion de transfert horizontal 25 formée par un dispositif CCD est connectée aux extrémités des portions de transfert vertical respectives 23a à 23c par le biais des portions d interface respectivement 2Xa à 2 & et une
borne de sortie 27 est connecté à une extrémité de la portion de transfert horizontal 25 via un préamplifica- teur 26.A horizontal transfer portion 25 formed by a CCD device is connected to the ends of the respective vertical transfer portions 23a to 23c through the interface portions respectively 2Xa to 2 & and a
output terminal 27 is connected to one end of the horizontal transfer portion 25 via a preamplifier 26.
On va maintenant décrire brièvement le fonctionnement du capteur d images précité. We will now briefly describe the operation of the aforementioned image sensor.
Les signaux lumineux atteignant les portions photodétectrices 21a à 21c sont convertis en signaux électriques qui sont successivement lus aux portions de transfert vertical 23a à 23c lorsque les portes de transfert 22a à 22c respectivement sont débloquées. Les charges de signaux lues au niveau des portions de transfert vertical 23a à 23c sont transférées par une fonc tion de transfert de charge et lues au niveau de la portion de transfert horizontal 25 via respectivement les portions d interface 24a à 24c. Les charges de signaux lues au niveau de la portion de transfert horizontal 25 sont par ailleurs transférées par la fonction de transfert de charges et le préamplificateur 26 amplifie les charges transférées en signaux électriques. qui sont successivement prélevés de la borne de sortie 27 en tant qu informations d entrée de signal lumineux des portions photodétectrices 21a à 21c.Ce cycle de conversion sé quentielle, de transfert et d'opérations de sortie est successivement répété. ce qui effectue le traitement de limage. The light signals reaching the photodetector portions 21a to 21c are converted into electrical signals which are successively read at the vertical transfer portions 23a to 23c when the transfer doors 22a to 22c respectively are unlocked. The signal charges read at the vertical transfer portions 23a to 23c are transferred by a charge transfer function and read at the horizontal transfer portion 25 via respectively the interface portions 24a to 24c. The signal charges read at the level of the horizontal transfer portion 25 are also transferred by the charge transfer function and the preamplifier 26 amplifies the charges transferred into electrical signals. which are successively taken from the output terminal 27 as light signal input information from the photodetector portions 21a to 21c. This sequence of sequential conversion, transfer and output operations is successively repeated. which performs the image processing.
La figure 4 est un schéma montrant une coupe transversale prise le long de la direction de transfert du dispositif CCD de la portion de transfert horizontal de la figure 3 et des potentiels dans cette portion. La figure 5 est un diagramme de représentation temporelle montrant des impulsions d'horloge appliquées aux électrodes de transfert dans cette portion. Figure 4 is a diagram showing a cross section taken along the direction of transfer of the CCD device from the horizontal transfer portion of Figure 3 and the potentials in that portion. FIG. 5 is a diagram of temporal representation showing clock pulses applied to the transfer electrodes in this portion.
On va maintenant décrire brièvement les opérations de transfert du dispositif CCD en référence aux figures 4 et 5. We will now briefly describe the transfer operations of the CCD device with reference to FIGS. 4 and 5.
Dans la description suivante. on suppose que les portes connectées aux portions d'interface 24a à 24c reçoivent un signal OAl. In the following description. it is assumed that the doors connected to the interface portions 24a to 24c receive a signal OAl.
Tout d'abord, une tension de niveau H (haut) est appliquée aux bornes OAl et OA2 en provenance des bornes connectées à une électrode de transfert 11 de la portion de transfert horizontal 25 et une tension de niveau L (bas) est appliquée aux bornes SA3 et OA4 en réponse aux impulsions d'horloge représentées sur la figure 5. Ensuite, des puits de potentiel sous l'electrode de transfert dans un substrat 1 à semi-conducteurs sont présents comme montré à l'instant tO.A cet instant, les charges QA. GB et OC transférées par les portions de transfert vertical 23a à 23c sont transférées via les portions d interface 24a à 24c aux puits de potentiel dans lesquels elles sont provisoirement stockées. Les charges stockées sont transférées successivement vers le préamplificateur 26 par mouvement des puits de potentiel en fonction des impulsions d'horloge comme cela est montré aux instants tl à t4. Ainsi, par la répétition des mêmes impulsions d'horloge, les charges transférées à partir des portions de transfert vertical 23a à 23c sont successivement transférées vers le côté sortie. First of all, a voltage of level H (high) is applied to the terminals OAl and OA2 coming from the terminals connected to a transfer electrode 11 of the horizontal transfer portion 25 and a voltage of level L (low) is applied to the SA3 and OA4 terminals in response to the clock pulses shown in FIG. 5. Then, potential wells under the transfer electrode in a semiconductor substrate 1 are present as shown at time t0. At this time , QA charges. GB and OC transferred by the vertical transfer portions 23a to 23c are transferred via the interface portions 24a to 24c to the potential wells in which they are temporarily stored. The stored charges are transferred successively to the preamplifier 26 by movement of the potential wells as a function of the clock pulses as shown at times tl to t4. Thus, by repeating the same clock pulses, the charges transferred from the vertical transfer portions 23a to 23c are successively transferred to the output side.
La figure 6 est une vue en coupe montrant une structure classique de la sortie de la portion de transfert horizontal de la figure 3. La figure 7 est un diagramme de représentation temporelle montrant des impulsions d'horloge appliquées aux composants respectifs dans cette portion de sortie. Figure 6 is a sectional view showing a conventional structure of the output of the horizontal transfer portion of Figure 3. Figure 7 is a timing diagram showing clock pulses applied to the respective components in this output portion .
On va maintenant décrire la structure et le fonctionnement de cette portion de sortie en référence aux figures 6 et 7. We will now describe the structure and operation of this outlet portion with reference to FIGS. 6 and 7.
Les électrodes de transfert 2 et 3 connectées aux bornes #A3 et A4 en tant que portes finales du dispositif CCD sont formées sur la surface principale du substrat à semi-conducteurs 1 et des régions d'impuretés 14 et 15 sont formées sur la surface principale du substrat à semi-conducteurs 1. Une électrode de porte 4 est formée sur une région située entre la région d'impuretés 14 et la région sous-#acente de l'électrode de transfert 3 tandis qu'une électrode de porte 9 est formée en tant que transistor de rétablissement ou remise à zéro sur une région située entre les régions d'impuretés 14 et 15.Un transistor M.O.S. désigné par la lettre Q ayant sa porte reliée à la région d'impuretés 14 et une résistance de charge R sont connectés pour former le préamplificateur 26, et la borne de sortie 27 est con nette à une interconnexion du transistor Q et de la résistance de charge R. Transfer electrodes 2 and 3 connected to terminals # A3 and A4 as final gates of the CCD device are formed on the main surface of the semiconductor substrate 1 and impurity regions 14 and 15 are formed on the main surface of the semiconductor substrate 1. A gate electrode 4 is formed on a region between the impurity region 14 and the underlying region of the transfer electrode 3 while a gate electrode 9 is formed as a recovery or reset transistor on a region located between the impurity regions 14 and 15. A MOS transistor designated by the letter Q having its gate connected to the impurity region 14 and a load resistor R are connected to form the preamplifier 26, and the output terminal 27 is connected to an interconnection of the transistor Q and the resistor of charge R.
En fonctionnement, le niveau de tension à la borne QA4 de l'électrode de porte 3 s'élève au niveau H à l'instant toi, A cet instant, une charge de signal à lire juste aprés est stockée sous les électrodes de porte 2 et 3. Lorsque le niveau de tension sous les électrodes 2 et 3 s'élève au niveau H, un niveau de rétablissement OR s'élève au niveau H en même temps. et les potentiels des régions d'impuretés atteignent un niveau VR. In operation, the voltage level at terminal QA4 of the door electrode 3 rises to the level H at the instant you, At this instant, a signal charge to be read immediately after is stored under the door electrodes 2 and 3. When the voltage level under the electrodes 2 and 3 rises to level H, a recovery level OR rises to level H at the same time. and the potentials of the impurity regions reach a VR level.
Lorsque le niveau de tension OR de l'électrode de porte 9 du transistor de rétablissement passe du niveau H au niveau L, le potentiel de la région d'impuretés 14 est abaissé par suite du couplage capacitif entre l'électrode de transfert 9 et la région d'impuretés 14. Ceci entraine la modification de l'état conducteur du transistor Q et l'abaissement du niveau de la sortie DO. When the voltage level OR of the gate electrode 9 of the recovery transistor goes from level H to level L, the potential of the impurity region 14 is lowered as a result of the capacitive coupling between the transfer electrode 9 and the impurity region 14. This causes the conductive state of the transistor Q to be modified and the level of the output DO to be lowered.
A l'instant t02 (postérieur à tO1M, la tension
OR de l'électrode 9 du transistor de rétablissement est
L et la région d'impuretés 14 est dans un état flottant.At time t02 (after tO1M, the voltage
OR of the electrode 9 of the recovery transistor is
L and the impurity region 14 is in a floating state.
Après cela, le niveau de la tension de l'électrode de transfert 3 passe du niveau H au niveau L. A l'instant t03 (postérieur à t02), le niveau de tension de l'électrode de transfert 3 est L et la charge de signal stockée sous l'électrode de transfert 3 est lue au niveau de la région d'impuretés 14, entrainant le changement du niveau de la sortie DO en fonction de l'intensite du signal. En d'autres termes, la modification du potentiel de la région d'impuretés 14 est transmise à l'extérieur via le préamplificateur 26 fonctionnant en montage à charge de source. After that, the voltage level of the transfer electrode 3 goes from level H to level L. At time t03 (after t02), the voltage level of the transfer electrode 3 is L and the charge signal stored under the transfer electrode 3 is read at the level of the impurity region 14, causing the level of the DO output to change as a function of the signal strength. In other words, the modification of the potential of the impurity region 14 is transmitted to the outside via the preamplifier 26 operating in source load mounting.
Ainsi, le dispositif de transfert de charge classique comporte la portion de sortie et son milieu environnant structurés de la manière décrite ci-dessus. Thus, the conventional charge transfer device comprises the outlet portion and its surrounding medium structured in the manner described above.
En supposant qu une capacité de la région d'impuretés 14 à savoir une capacité de diffusion flottante soit CFD et qu'un gain du montage à charge de source soit G, la tension de sortie VO par rapport au nombre Ns de charges de signaux est
VO = G x q x Ns/CFD où q représente la charge de l'électron. Par conséquent, plus CFD est petit, plus VO est grand. Toutefois, CFD est égal à environ 0,01 à 0,1 pF et il est difficile de diminuer plus encore la valeur de CFD compte tenu de la technologie de structure miniaturisée effectivement mise en oeuvre. Par conséquent, on se heurte à une limitation à l'égard de la réduction de la capacité de diffusion flottante et on ne peut obtenir une sortie suffisante pour un faible signal transféré à partir du dispositif
CCD.Assuming that a capacity of the impurity region 14, namely a floating diffusion capacity, is CFD and that a gain of the source-loaded circuit is G, the output voltage VO relative to the number Ns of signal charges is
VO = G xqx Ns / CFD where q represents the charge of the electron. Therefore, the smaller the CFD, the larger the VO. However, CFD is equal to approximately 0.01 to 0.1 pF and it is difficult to further decrease the value of CFD taking into account the miniaturized structure technology actually implemented. Consequently, there is a limitation with regard to the reduction of the floating diffusion capacity and a sufficient output cannot be obtained for a weak signal transferred from the device.
CCD.
Dans le brevet US ne 4 646 119, Kosonocky décrit une structure d'amplificateur à diffusion flottante. Tou
tefois, ce brevet ne fait nullement état d'un perfectionnement dans la sensibilité de détection pour une faible quantité de charge transférée comme cela est décrit dans la présente invention.In US Patent No. 4,646,119, Kosonocky describes a floating diffusion amplifier structure. Tou
However, this patent makes no mention of an improvement in the detection sensitivity for a small amount of charge transferred as described in the present invention.
La présente invention a pour objet
- un dispositif à transfert de charge présentant une fiabilité élevée;
- un dispositif à transfert de charge présentant une sensibilité élevée pour la détection des charges;
- un dispositif à transfert de charge permettant d'obtenir une sortie de détection suffisante même si les signaux transférés sont très faibles; et/ou
- un dispositif à transfert de charge permettant d'obtenir une sortie de détection suffisante sans diminuer la capacité de la diffusion flottante.The subject of the present invention is
- a charge transfer device with high reliability;
- a charge transfer device having a high sensitivity for detecting charges;
- a charge transfer device making it possible to obtain a sufficient detection output even if the signals transferred are very weak; and or
- a charge transfer device making it possible to obtain a sufficient detection output without reducing the capacity of the floating diffusion.
Pour atteindre les objets précités, un dispositif de transfert de charge selon la présente invention comprend : un substrat semi-conducteur, des premiers moyens d'injection de charge, des premiers moyens de stockage de charge, des premiers moyens de réglage du potentiel de référence, des premiers moyens de transfert de charge, des seconds moyens de stockage de charge, des seconds moyens d'injection de charge, des troisièmes moyens de stockage de charge, des seconds moyens de reglage du potentiel de référence, des seconds moyens de transfert de charge et des moyens de sortie de signaux électriques. Le susbtrat semi-conducteur comporte une région de transfert de charge. Les premiers moyens d'injection de charge injectent une première charge dans la région de transfert de charge du substrat semi-conducteur.Les premiers moyens de stockage de charge sont formés dans le susbtrat semi-conducteur et servent à stocker une charge. Les premiers moyens de réglage du potentiel de référence établissent le potentiel des premiers moyens de stockage de charge à un premier potentiel de référence. Les premiers moyens de transfert de charge transfèrent la première charge injectée par les premiers moyens d'injection de charge dans les premiers moyens de stockage de charge réglés au premier potentiel de référence. Les seconds moyens de stockage de charge sont formés dans le substrat semi-conducteur et stockent une charge.Les seconds moyens d'injection de charge injectent une seconde charge, qui devient supérieure à la première charge, dans les seconds moyens de stockage de charge en fonction d'un potentiel modifié par rapport au premier potentiel de référence par suite de la première charge transférée aux premiers moyens de stockage de charge. Les troisièmes moyens de stockage de charge sont formés dans le substrat semi-conducteur et servent à stocker une charge. Les seconds moyens de réglage du potentiel de référence établissent le potentiel des troisièmes moyens de stockage de charge à un second potentiel de référence. Les seconds moyens de transfert de charge transfèrent la seconde charge injectée dans les seconds moyens de stockage de charge aux troisiémes moyens de stockage de charge fixés au second potentiel de référence.Les moyens de sortie de signaux électriques émettent un signal électrique en fonction du potentiel des troisièmes moyens de stockage de charge modifié par rapport au second potentiel de référence par suite de la seconde charge transférée aux troisièmes moyens de stockage de charge. To achieve the above-mentioned objects, a charge transfer device according to the present invention comprises: a semiconductor substrate, first charge injection means, first charge storage means, first means for adjusting the reference potential , first charge transfer means, second charge storage means, second charge injection means, third charge storage means, second means for adjusting the reference potential, second charge transfer means load and means for outputting electrical signals. The semiconductor substrate has a charge transfer region. The first charge injection means injects a first charge into the charge transfer region of the semiconductor substrate. The first charge storage means are formed in the semiconductor substrate and are used to store a charge. The first reference potential adjustment means establish the potential of the first charge storage means at a first reference potential. The first charge transfer means transfer the first charge injected by the first charge injection means into the first charge storage means set to the first reference potential. The second charge storage means are formed in the semiconductor substrate and store a charge. The second charge injection means inject a second charge, which becomes greater than the first charge, into the second charge storage means in function of a modified potential with respect to the first reference potential as a result of the first charge transferred to the first charge storage means. The third charge storage means are formed in the semiconductor substrate and serve to store a charge. The second reference potential adjustment means establish the potential of the third charge storage means at a second reference potential. The second charge transfer means transfer the second charge injected into the second charge storage means to the third charge storage means fixed to the second reference potential. The electrical signal output means emit an electrical signal according to the potential of the third charge storage means modified with respect to the second reference potential as a result of the second charge transferred to the third charge storage means.
Le dispositif de transfert de charge ainsi structuré fournit une tension de sortie fonction de la seconde charge supérieure à la première charge et par conséquent on peut obtenir un signal de sortie important, même si la première charge est très petite. The charge transfer device thus structured provides an output voltage which is a function of the second charge greater than the first charge and therefore a large output signal can be obtained, even if the first charge is very small.
Les objets mentionnés ci-dessus, ainsi que d'autres objets, caractéristiques, aspects et avantages de la présente invention apparaitront mieux à la lecture de la description détaillée suivante de l'invention en référence aux dessins d'accompagnement sur lesquels
- la figure 1 est une illustration montrant une structure des portions de sortie de dispositifs CCD
selon un mode de réalisation de la présente invention et les potentiels relatifs à celui-ci;
- la figure 2 est un diagramme de représentation temporelle montrant les impulsions d'horloge appliquées aux électrodes de transfert et aux électrodes de porte de la figure 1;
- la figure 3 est un schéma fonctionnel d'un
capteur d images à semi-conducteurs utilisant un dispo
sitif à transfert de charge généralement connu;;
- la figure s est une illustration montrant une vue en coupe prise le long d'une direction de transfert du dispositif CCD constituant une portion de transfert horizontal de la figure 3 et les potentiels y afférents;
- la figure 5 est un diagramme de représentation temporelle montrant les impulsions d'horloge appliquées aux électrodes de transfert de la figure 4;
- la figure 6 est une vue en coupe montrant une structure classique autour de la sortie de la portion de transfert horizontal de la figure 3
- la figure 7 est un diagramme de représentation temporelle montrant les impulsions d'horloge appliquées aux composants respectifs de la figure 6.The objects mentioned above, as well as other objects, characteristics, aspects and advantages of the present invention will appear better on reading the following detailed description of the invention with reference to the accompanying drawings in which
- Figure 1 is an illustration showing a structure of the output portions of CCD devices
according to an embodiment of the present invention and the potentials relating thereto;
- Figure 2 is a time representation diagram showing the clock pulses applied to the transfer electrodes and the door electrodes of Figure 1;
- Figure 3 is a block diagram of a
solid-state image sensor using an available
generally known charge transfer device;
- Figure s is an illustration showing a sectional view taken along a transfer direction of the CCD device constituting a horizontal transfer portion of Figure 3 and the potentials related thereto;
- Figure 5 is a time representation diagram showing the clock pulses applied to the transfer electrodes of Figure 4;
- Figure 6 is a sectional view showing a conventional structure around the outlet of the horizontal transfer portion of Figure 3
FIG. 7 is a diagram of temporal representation showing the clock pulses applied to the respective components of FIG. 6.
La figure 1 est une illustration montrant une structure des portions de sortie des dispositifs CCD selon un mode de réalisation de la présente invention et les potentiels y afférents. La figure 2 est un diagramme de représentation temporelle montrant les impulsions d'horloge appliquées aux électrodes de transfert de ce mode de réalisation. FIG. 1 is an illustration showing a structure of the output portions of the CCD devices according to an embodiment of the present invention and the potentials related thereto. FIG. 2 is a time representation diagram showing the clock pulses applied to the transfer electrodes of this embodiment.
On va maintenant décrire la structure et le fonctionnement de ce mode de réalisation en référence aux figures 1 et 2. We will now describe the structure and operation of this embodiment with reference to FIGS. 1 and 2.
Des régions d'impuretés 10. 12, 13, 14 et 15 sont formées dans des positions prédéterminées sur une surface principale d'un substrat semi-conducteur 1. Des électrodes de transfert 2 et 3 connectées aux bornes 6A3 et OAX en tant que portes finales des dispositifs CCD montrées à la figure 4 sont formées sur une portion à gauche de la région d'impuretés 10. Une électrode de porte 4 sur laquelle est appliquée une tension VGo est formée sur une portion comprise entre la région sousjacente de l'électrode de transfert 3 et la région d'impuretés 10. Une électrode de porte 5 sur laquelle est appliquée une tension 9R1 est réalisée sous forme de premier transistor de rétablissement sur une zone située entre les régions d'impuretés 10 et 12. Les tensions VR1 et 91 sont appliquées sur les régions d'impuretés 12 et 13 respectivement, et les électrodes de transfert 6, T et 8 sont formées sur une zone située entre les régions d'impuretés 13 et 14. L'électrode de transfert 6 est reliée à la région d'impuretés 10 de sorte qu'elles sont toujours au mème potentiel tandis que les tensions OST et es sont appliquées aux électrodes de transfert 7 et 8 respectivement. Une électrode de porte 9 sur laquelle est appliquée une tension OR2 est réalisée en tant que second transistor de rétablissement sur une zone située entre les régions d'impuretés 14 et 15, une tension VR2 étant appliquée à la région d'impuretés 15. Impurity regions 10, 12, 13, 14 and 15 are formed in predetermined positions on a main surface of a semiconductor substrate 1. Transfer electrodes 2 and 3 connected to terminals 6A3 and OAX as gates end of the CCD devices shown in FIG. 4 are formed on a portion to the left of the impurity region 10. A gate electrode 4 to which a VGo voltage is applied is formed on a portion lying between the underlying region of the electrode transfer 3 and the impurity region 10. A gate electrode 5 to which a voltage 9R1 is applied is produced in the form of a first recovery transistor on an area situated between the impurity regions 10 and 12. The voltages VR1 and 91 are applied to the impurity regions 12 and 13 respectively, and the transfer electrodes 6, T and 8 are formed on an area located between the impurity regions 13 and 14. The transfer electrode 6 is connected to the im region purities 10 so that they are always at the same potential while the voltages OST and es are applied to the transfer electrodes 7 and 8 respectively. A gate electrode 9 to which a voltage OR2 is applied is produced as a second recovery transistor on an area situated between the impurity regions 14 and 15, a voltage VR2 being applied to the impurity region 15.
Un circuit de sortie comprend un transistor
M.O.S. désigné par la référence o et une capacité de charge R connectée en série entre une tension d'alimentation VO et la masse. La porte du transistor Q est connectée à la région d'impuretés 14 et une tension de sortie DO est fournie à partir d'une interconnexion du transistor Q et de la résistance de charge R. La structure du circuit de sortie est la même que dans l'art antérieur.An output circuit includes a transistor
MOS designated by the reference o and a load capacity R connected in series between a supply voltage VO and ground. The gate of the transistor Q is connected to the region of impurities 14 and an output voltage DO is supplied from an interconnection of the transistor Q and the load resistor R. The structure of the output circuit is the same as in prior art.
On va maintenant décrire le fonctionnement de ce mode de réalisation. Tout d'abord, à l'instant T1, une charge de signal Osl est stockée dans la porte finale des dispositifs CCD avec la borne OA4 qui est au niveau
H. En même temps, les tensions OR1 et OR2 sont au niveau
H et le transistor de rétablissement est débloqué, ce qui entraine l'établissement des régions d'impuretés 10 et 14 aux niveaux VR1 et VR2 (comme cela est indiqué en (b) sur la figure 1 > . A l'instant T2, les tensions OR1 et OR2 sont abaissées au niveau L et les régions d'impuretés 10 et 14 sont amenées à l'état flottant (comme cela est montré en (c) sur la figure 1).A cet instant, les niveaux des régions d'impureté 10 et 14 sont légè- rement abaissés en raison du couplage capacitif des électrodes de transfert 5 et 9. A l'instant T3, le terminal OAs est abaissé au niveau L et la charge de signal asl stockée sous les électrodes de transfert 2 et 3 traverse une barrière sous l'électrode de porte s et elle est transférée dans la première région d'impuretés 10 ce qui entraine le changement du potentiel dans cette portion (comme cela est montré en (d) sur la figure 1).
Etant donné que l'électrode de porte 6 est connectée à la région d'impuretés 10, la modification de potentiel au niveau de l'électrode de porte 6 est la même que dans la région d'impuretés 10.Ensuite, à l'instant T4, la tension #I est abaissée au niveau L ce qui entraine l'injection de la charge depuis la région d'impuretés (13), en tant que source, via l'électrode 6 jusque dans le puits de potentiel sous l'électrode de transfert 7 (comme cela est montré en (e) sur la figure 1). A l'instant T5, XI est élevé au niveau H et par conséquent une charge Os2 définie par le potentiel sous l'électrode 6 demeure sous l'électrode 7 (comme cela est indiqué en (f) sur la figure 1). A l'instant T6. ST est abaissé au niveau L et es est élevé au niveau H.Par conséquent, la charge de signal as2 sous l'électrode 7 est transférée à la seconde région d'impuretés 14 et une modification de potentiel provoquée dans la région d'impuretés 14 à cet instant est transmise vers l'extérieur sous forme de tension de sortie DO via le circuit de sortie de la même manière que dans l'art antérieur (comme cela est montré en (g) sur la figure 1).We will now describe the operation of this embodiment. First of all, at time T1, a signal charge Osl is stored in the final gate of the CCD devices with the terminal OA4 which is at the level
H. At the same time, the tensions OR1 and OR2 are at the level
H and the recovery transistor is unlocked, which causes the impurity regions 10 and 14 to be established at the levels VR1 and VR2 (as indicated in (b) in FIG. 1>. At time T2, the OR1 and OR2 voltages are lowered to level L and the impurity regions 10 and 14 are brought to the floating state (as shown in (c) in Figure 1). At this time, the levels of the regions of impurity 10 and 14 are slightly lowered due to the capacitive coupling of the transfer electrodes 5 and 9. At time T3, the terminal OAs is lowered to level L and the signal charge asl stored under the transfer electrodes 2 and 3 crosses a barrier under the door electrode s and it is transferred into the first impurity region 10 which causes the change of the potential in this portion (as shown in (d) in FIG. 1).
Since the door electrode 6 is connected to the impurity region 10, the change in potential at the door electrode 6 is the same as in the impurity region 10. T4, the voltage #I is lowered to level L which causes the injection of the charge from the impurity region (13), as a source, via the electrode 6 as far as the potential well under the electrode transfer 7 (as shown in (e) in Figure 1). At time T5, XI is raised to level H and therefore a charge Os2 defined by the potential under the electrode 6 remains under the electrode 7 (as indicated in (f) in FIG. 1). At time T6. ST is lowered to level L and es is raised to level H. Therefore, the signal charge as2 under the electrode 7 is transferred to the second impurity region 14 and a potential change caused in the impurity region 14 at this instant is transmitted to the outside in the form of output voltage DO via the output circuit in the same way as in the prior art (as shown in (g) in FIG. 1).
La charge transférée à la seconde région d'impuretés 14 est définie par l'aire de l'électrode 16 et la différence de potentiel entre les électrodes 6 et 7. The charge transferred to the second impurity region 14 is defined by the area of the electrode 16 and the potential difference between the electrodes 6 and 7.
Etant donné que la modification de potentiel à l'elec- trode 6 peut être augmentée en diminuant une capacité reliée à la première région d'impuretés 10, on peut augmenter le degré d'amplification de la charge en diminuant l'aire de l'électrode 6 et en augmentant l'aire de l'électrode T autant que faire se peut.Since the potential change at electrode 6 can be increased by decreasing a capacitance related to the first impurity region 10, the degree of charge amplification can be increased by decreasing the area of the electrode 6 and increasing the area of the T electrode as much as possible.
De plus, en choisissant de façon appropriée les impulsions d'horloge et les niveaux des charges, on peut fournir une tension de sortie obtenue par soustraction d'une quantité arbitraire. In addition, by appropriately choosing clock pulses and charge levels, an output voltage can be provided obtained by subtracting an arbitrary amount.
Bien que le circuit de sortie utilisant un étage du montage à charge de source soit mis en oeuvre dans le mode de réalisation décrit ci-dessus, il va sans dire qu'un circuit de sortie utilisant les étages multiples du montage à charge de source peut être mis en oeuvre et qu'un circuit de détection présentant une autre structure peut être adopté. Although the output circuit using a stage of the source load circuit is implemented in the embodiment described above, it goes without saying that an output circuit using the multiple stages of the source load circuit can be implemented and a detection circuit having another structure can be adopted.
Bien que la charge obtenue au potentiel de l'é- lectrode de porte connectée à la première région d'impuretés soit transférée directement à la seconde région d'impuretés dans le mode de réalisation décrit cidessus, un autre moyen de transfert de charge tel qu'un dispositif CCD peut être intercalé entre celles-ci de façon à fournir une tension de sortie fonction de la charge transférée via les moyens de transfert de charge. Although the charge obtained at the potential of the gate electrode connected to the first impurity region is transferred directly to the second impurity region in the embodiment described above, another means of charge transfer such as a CCD device can be inserted between them so as to provide an output voltage which is a function of the charge transferred via the charge transfer means.
Comme cela a été décrit ci-dessus, selon la presente invention, une seconde charge plus importante est produite en fonction d'une première charge émise à la sortie d'un dispositif CCD et un signal de sortie est fourni en fonction de la seconde charge. As described above, according to the present invention, a second higher charge is produced according to a first charge emitted at the output of a CCD device and an output signal is supplied according to the second charge .
Par conséquent, même si la première charge est très faible, un grand signal de sortie peut être obtenu avec une sensibilité de détection de charge élevée. Therefore, even if the first load is very low, a large output signal can be obtained with high load detection sensitivity.
Bien que la présente invention ait été décrite et illustrée en détail, il demeure bien entendu que la description détaillée n'a été donnée qu'à titre d'illustration et d'exemple nullement limitatifs, l'esprit et la portée de la présente invention n'étant limités que par les revendications ci-annex~es. Although the present invention has been described and illustrated in detail, it remains understood that the detailed description has been given by way of illustration and example in no way limiting, the spirit and the scope of the present invention being limited only by the claims appended hereto ~ es.
Claims (7)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264978A JP2519482B2 (en) | 1987-10-20 | 1987-10-20 | Charge transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2622076A1 true FR2622076A1 (en) | 1989-04-21 |
| FR2622076B1 FR2622076B1 (en) | 1996-06-28 |
Family
ID=17410858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8813782A Expired - Fee Related FR2622076B1 (en) | 1987-10-20 | 1988-10-20 | LOAD TRANSFER DEVICE HAVING AN AMPLIFICATION FUNCTION FOR THE TRANSFERRED LOAD |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2519482B2 (en) |
| FR (1) | FR2622076B1 (en) |
Citations (4)
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-10-20 JP JP62264978A patent/JP2519482B2/en not_active Expired - Fee Related
-
1988
- 1988-10-20 FR FR8813782A patent/FR2622076B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2622076B1 (en) | 1996-06-28 |
| JPH01107573A (en) | 1989-04-25 |
| JP2519482B2 (en) | 1996-07-31 |
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