FR2598572A1 - Convertisseur analogique-numerique - Google Patents
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Abstract
L'INVENTION CONCERNE UN CONVERTISSEUR ANALOGIQUE-NUMERIQUE FONCTIONNANT DE FACON ASYNCHRONE. IL EST CONSTITUE POUR UN CONVERTISSEUR A N BITS DE N COMPARATEURS 3, N GRANDEURS DE REFERENCE 2, ET D'UN RESEAU DE COMMUTATION ASYNCHRONE 1. CETTE DISPOSITION LE SITUE DU POINT DE VUE RAPIDITE ENTRE LE CONVERTISSEUR A APPROXIMATIONS SUCCESSIVES ET LE CONVERTISSEUR PARALLELE (FLASH). ELLE LE SITUE DU POINT DE VUE DE LA PRECISION (SELON UNE CONSTITUTION PARTICULIERE) AU NIVEAU DU CONVERTISSEUR A INTEGRATION. LE DISPOSITIF SELON L'INVENTION EST PARTICULIEREMENT DESTINE :-A LA CONVERSION RAPIDE (1 MS) ET HAUTE PRECISION (14 A 16 BITS);-A LA CONVERSION RAPIDE ET ECONOMIQUE DE PRECISION MOYENNE (10 A 12 BITS).
Description
La présente invention concerne un dispositif electronique pour numériser une grandeur analogique.
En electronique moderne , plutôt que de traiter des signaux electriques directement on préfere les numériser grâce à des convertisseurs analogiques-digitaux , et traiter les nombres binaires obtenus par un système de type informatique.
Soit Ue une grandeur d'entrée à convertir, UR la grandeur unité de référence, et D le nombre entler représentant Ue. La relation entre Ue et D s'exprlme par la formule suivante:
Ue=UR.D+Uer avec Uer < UR. Le nombre D est représenté en base binaire, et s'exprime sous la forme
où Sx est un nombre binaire, 0 ou 1. n@meriqves
De nombreux convsertisseurs anelogiques- # ' permettent de tirer O de Ue , et se distinguent par:
-La complexité.
Ue=UR.D+Uer avec Uer < UR. Le nombre D est représenté en base binaire, et s'exprime sous la forme
où Sx est un nombre binaire, 0 ou 1. n@meriqves
De nombreux convsertisseurs anelogiques- # ' permettent de tirer O de Ue , et se distinguent par:
-La complexité.
-Le coût.
-Le temps de conversion.
-La précision définie par le choix de n (nombre de bits de la conversion).
Ils sont tous équipés au molns de un ou plusieurs comparateurs, et de une ou plusleurs grandeurs de référence ; ainsi que d'une logique de contrôle.
Le convertisseur parallèle (flash) à n bits contient 2n comparateurs et sources de grandeur de réference, ce qui à pour conséquence une complexité croissant exponentiellement avec la précision. Ce fait limite leur précision à 6 ou 8 bits et les rend très complexes et coûteux.
Le convertisseur série (a approximations successives) n'a qu'un comparateur et une seule grandeur de référence ,mals qui peut prendre 2n valeurs différentes. La conversion se fait alors de façon synchrone par n tests successifs. L'inconvénient du dispositif est sua lenteur.
Le dispositif selon l'invention permet de pallier les défauts des deux dispositifs décrits précédement. En effet le convertisseur à n bits selon l'invention est constitué de n blocs placés à la suite les uns des autres. Chaque bloc est composé de:
-Une source de grandeur de réference.
-Une source de grandeur de réference.
-Un comparateur comparant la grandeur d'entrée à numériser ,et une grandeur de référence ajustable ou fixe.
-Eventuellement d'un réseau de commutation commandé par les sorties de certains des comparateurs et destiné à modifier la grandeur de référence vue par le comparateur du bloc.
Le premier bloc génère la sortie logique Sn-1 < O ou I loglque) de poids le plus fort en comparant la grandeur d'entrée à la grandeur de référence Un 1 =UR.2n-1 (UR étant la grandeur de référence unitée).
Le second bloc génbre le sortie logique Sn-2 @ de polds moitié de la précédante. Pour cela 11 compare la grandeur d'entrée à la grandeur de référence : Un-2=Sn-1.Un-1+UR.2n-2. Un-1 est généré par le réseau de commutation contrôlé par le comparateur du premier bloc ; et est soit une image de la référence du premier bloc , soit la référence du premier bloc lui même.
Le xleme bloc (x étant un nombre entier compris entre I et n- I ) génere la sortie logique an x, en comparant la grandeur d'entrée à la grandeur de référence:
La référence Un-x du bloc considéré ,étant constituée de la grandeur UR.2n-x additionnée conditionellement soit d'une image de la somme partielle ou totale des grandeurs de référence des blocs précéd@nts ; soit de la somme partielle w totale des grandeurs de référence (des blocs précédants) elle même.
II en va ainsi pour chaque bloc successif jusqu'au dernier bloc qui génère S0.
Les grandeurs de référence comme les grandeurs à convertir peuvent entre des courants > ou des tensions.
Dans le cas ou une grande précision est désirée les grandeurs de référence peuvent être maintenues dans des condensateurs rechergés périodiquement. Elles sont générées alors à partir d'un circuit d'incrémentation de grandeurs discrètes (par exemple par une pompe de charge).
Lorsque la grandeur d'entrée varie les sorties digitales basculent de façon asynchrone ,et peuvent donner pendent de brefs instants des résultats de conversion faux. Si cela est genant on pourra ajouter un circuit échentillonneur en entrée et un régistre tampon en sortie,qui fixeront momentanément les grandeurs d'entrée et de sortie.
Lorsque l'on voudra une grande précision ( 14 à 16 bits) on utilisera dés comparateurs pourvus de dispositifs d'annulation automatique des dérives.
La figure 1 représente l'une des dispositions possibles les grandeurs étant des tensions.
La figure 2 présente un mode de realisetion du schéma de la figure 1 dans le cas bun convertisseur à 4 bits ; les sources de tension étant réalisées par des résistances traversées par des courants constants.
La figure 3 présente un autre mode de réalisation possible crun convertisseur à 4 bits ,ou toutes les grandeurs sont converties en courant par des résistances et des réseaux "R-2R". Chaque bloc crée se propre référence en utilisant des images des références générés par les blocs précédants.
La figure 4 présente un mode de réalisation d'un convertisseur à 16 bits. Les références sont des tensions flottantes réalisées à l'aide de condensateurs maintenus à une charge convenable par un circuit dit "à pompe de charge" comtrôlé par une logique adéquate.
Ls figure 5 représente un convertisseur à 4 bits où les grandeurs de références sont des tensions flottantes réalisées à l'aide de circuits additionneurs analogiques.
Le dispositif convertisseur représenté sur la figure 4 comporte une pompe de charge (6) qui à chaque impulsion d'horloge (7) charge d'une quantité de courent Q le condenseteur C17 dont la tension augmente d'une qusntité UR à chaque fois. Grace à la logique de contrôle (9) la tension aux bornes de C17 est trensferée aux bornes de C18. Lorsque la tension sur C18 est UR . la logique de contrôle le transfère àC15. Lorsque le tension sur Cia est 2.UR @ la logique de contrôle la transfère à C14. A cheque fois que la tension aux bornes de C18 double, la logique de contrôle transfère le charge au condenseteur suivant (de C15 à CO).On dispose ainsi de 16 tensions flottantes en progression géométrique (multiples de 2).
Le premier bloc génère la sortie logique S15 (O ou I logique) de poids le plus fort en comparant le grandeur d'entrée à la grandeur de référence U15=UR.215.
Le second bloc génère la sortie logique S14 de poids moitié de la précédante. Pour cela il compare la grandeur d'entrée à la grandeur de référence: U14=S15.U15+UR.214. U15 est le référence du premier bloc.
Le xieme bloc (x étant un nombre entier compris entre 1 et 15) génere la sortie logique S@@@. en comparent la grandeur d'entrée à la grandeur de référence:
11 en va ainsi pour chaque bloc successif jusqu'au dernier bloc qui génère So.
Lorsque la grandeur d'entrée varie, les sorties digiteles basculent de façon asynchrone ,et peuvent donner pendant de brefs instants des résultats de conversion faux. Un circuit échantillonneur en entrée ( 10) et un régistre tampon en sortie ( 1 1) ,fixent momentanément les grandeurs d'entrée et de sortie ; ils sont commandés par la logique de comtrôle (9).
Le dispositif selon l'invention est particulièrement destiné:
- A la conversion rapide (1 s) et haute précision (14 à 16 bits).
- A la conversion rapide (1 s) et haute précision (14 à 16 bits).
- A la conversion rapide et économique de précision moyenne ( 10 à 12 bits).
Claims (6)
1 ) Dispositif electronique pour numériser une grandeur analogique caractérisé en ce qu'il comporte pour un convertisseur. à n bits, n blocs plac6s à 18 suite les uns des outres. Chaque bloc étant compose de:
-Une source de grandeur de référence (2).
-Un comparateur (3) comparant la grandeur d'entrée à numér lser et une grandeur de référence ajustable ou fixe.
-Eventuellement un réseau de commutation (1) commandé par les sorties de certains des comparateurs et destinés à modlfier la référence vue par le comparateur du bloc.
2) Dispositif selon la revendication 1 car actérisé en ce que: -Le 1er blocgénere la sortie logique S (O ou i loglque) de poids le plus fort en comparant la grandeur d'entrée à la grandeur de référence Un 1=UR.2n-1 (UR étant la grandeur de référence unitée).
-Le x1ème bloc (x étant un nombre entier compris entre 1 et n-1) génére la sortie logique Sn-x , en comparant la grandeur d'entrée à la grandeur de référence:
Le référence Un-x du bloc considéré ,étant constituée de la grandeur UR.2 additionnée conditionellement soit d'une image de la somme partielle ou totale des grandeurs de référence des blocs précédents ; soit de la somme partielle ou totale des grandeurs de référence (des blocs précédents) elles mêmes.
3) Dispositif selon les revendications 1 et 2 caractérisé en ce que les grandeurs de référence (2) comme les grandeurs à convertir sont des cwrants (figure 3), ou des tensions (figures 1,2,4,5).
4) Dispositif selon les revendications 1 et 2 ,et eventuellement 3, caractérisé en ce que les grandeurs de référence sont générées à partir d'un circuit d'incrémentation de grandeurs discrètes (figure 4).
5) Dispositif selon les revendications 1 et 2 (et éventuellement 3 ou 4 ou , 3 et 4) caractérisé en ce qu'un circuit échantillonneur en entrée (10) et un régistre tampon en sortie ( 1) fixent momentanément les grandeurs d'entrée et de sortie.
6) Dispositif selon l'une ou plusieurs des cinq revendications précédentes ,caractérisé en ce que les comparateurs sont pourvus de dispositifs d'annulation automatique des dérives.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8606514A FR2598572B1 (fr) | 1986-05-06 | 1986-05-06 | Convertisseur analogique-numerique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8606514A FR2598572B1 (fr) | 1986-05-06 | 1986-05-06 | Convertisseur analogique-numerique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2598572A1 true FR2598572A1 (fr) | 1987-11-13 |
| FR2598572B1 FR2598572B1 (fr) | 1989-10-27 |
Family
ID=9334959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8606514A Expired FR2598572B1 (fr) | 1986-05-06 | 1986-05-06 | Convertisseur analogique-numerique |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2598572B1 (fr) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2626424A1 (fr) * | 1988-01-27 | 1989-07-28 | Jaeger | Convertisseur analogique/numerique |
| EP0577883A1 (fr) * | 1992-06-03 | 1994-01-12 | ALCATEL BELL Naamloze Vennootschap | Convertisseur analogique-numérique |
| US6940444B1 (en) | 2004-11-03 | 2005-09-06 | Dialog Semiconductor Gmbh | Domino asynchronous successive approximation ADC |
Citations (3)
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| EP0119509A1 (fr) * | 1983-03-11 | 1984-09-26 | Robert Bosch Gmbh | Convertisseur analogique-numérique |
-
1986
- 1986-05-06 FR FR8606514A patent/FR2598572B1/fr not_active Expired
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| EP1655842A1 (fr) * | 2004-11-03 | 2006-05-10 | Dialog Semiconductor GmbH | Convertisseur analogique-numérique à approximations successives domino asynchrones |
| US7098840B2 (en) | 2004-11-03 | 2006-08-29 | Dialog Semiconductor Gmbh | Domino asynchronous successive approximation ADC |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2598572B1 (fr) | 1989-10-27 |
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