FR2546013A1 - Perfectionnements concernant les circuits de decision - Google Patents
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Abstract
L'INVENTION CONCERNE LES CIRCUITS DE DECISION UTILISES EN TELECOMMUNICATIONS. UN CIRCUIT DE DECISION 20 REAGIT A DES SIGNAUX D'ENTREE NUMERIQUES 22 ET A DES SIGNAUX D'HORLOGE 21 EN REMETTANT EN FORME ET EN RESYNCHRONISANT LES SIGNAUX D'ENTREE. LE CIRCUIT DE DECISION REAGIT EGALEMENT AUX SIGNAUX D'ENTREE NUMERIQUES EN L'ABSENCE DE SIGNAUX DE SYNCHRONISATION EN REMETTANT EN FORME MAIS EN NE RESYNCHRONISANT PAS LES SIGNAUX D'ENTREE NUMERIQUE. LE CIRCUIT PRODUIT AINSI DES SIGNAUX DE SORTIE REMIS EN FORME MEME AU CAS OU LES SIGNAUX D'HORLOGE NE SONT PAS APPLIQUES. APPLICATION AUX REGENERATEURS UTILISES DANS LES CABLES A FIBRES OPTIQUES POUR LES TELECOMMUNICATIONS A LONGUE DISTANCE.
Description
La présente invention concerne des circuits de décision. Dans l'art
antérieur, un régénérateur utilisé dans un système de transmission numérique extrait des signaux de rythme ou d'horloge d'un train de données reçu On utilise
les signaux d'horloge extraits pour commander la régénéra-
tion, c'est-à-dire la remise en forme et la resynchronisa-
tion,des bits de données qui sont reçus Le régénérateur
prend, par exemple, une décision binaire concernant l'ampli-
tude d'un signal numérique reçu, par rapport à un niveau de
seuil prédéterminé, à un instant d'échantillonnage optimal.
Sous la dépendance du signal de données reçu et du signal d'horloge extrait, un circuit de décision faisant partie du régénérateur remet en forme et resynchronise le signal reçu pour donner un signal de sortie régénéré, ou remis en forme et resynchronisé Ce signal de sortie régénéré, comportant aussi peu de distorsion que possible, est appliqué à un
modulateur pour mettre en forme un signal de sortie à trans-
mettre plus loin le long de la ligne de transmission Si le dispositif d'extraction d'horloge fonctionne mal pour une raison quelconque, il apparaît un problème qui consiste en ce que le circuit de décision cesse de régénérer les bits de données reçus Aucun signal de sortie n'est transmis plus
loin le long de la ligne.
Conformément à l'invention, un circuit de décision comprend des moyens fonctionnant sous la dépendance d'un signal de données d'entrée et d'un signal d'horloge d'entrée, de façon à remettre en forme et à resynchroniser les signaux de données d'entrée, pour donner des signaux de données de
sortie remis en forme et resynchronisés, ces moyens réagis-
sant au signal de données d'entrée en l'absence de signal d'horloge d'entrée en effectuant une remise en forme du signal de données d'entrée, pour donner un signal de données
de sortie remis en forme mais non resynchronisé.
L'invention sera mieux comprise à la lecture de la
description d'un mode de réalisation et en se référant aux
dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un circuit de décision conforme à l'invention; La figure 2 est un schéma d'un quantificateur de données qui est utilisé dans le circuit de la figure 1; La figure 3 représente un signal correspondant à
un exemple de train de données d'entrée appliqué au quanti-
ficateur de la figure 2;
La figure 4 représente un signal qui est une ver-
sion quantifiée de l'exemple de train de données d'entrée de la figure-3, qui est appliqué au quantificateur de la figure 2; La figure 5 est un schéma d'un circuit de bascule utilisé dans le circuit de la figure 1;
La figure 6 représente un signal qui est une ver-
sion retardée, ou régénérée, du train de données quantifié La figure 7 représente un signal qui correspond à un train de données de sortie produit par le circuit de décision de la figure 1;
La figure 8 est un circuit quantificateur d'horlo-
ge qui est utilisé dans le circuit de décision de la figure 1; La figure 9 est une représentation d'un signal d'entrée d'horloge qui est appliqué au quantificateur d'horloge de la figure 8 La figure 10 représente une version quantifiée du signal d'horloge d'entrée de la figure 9; La figure il représente un signal d'horloge de sortie qui est produit par le quantificateur d'horloge de la figure 8;
La figure 12 est un schéma d'un circuit multipli-
cateur utilisé dans le circuit de la figure 1 La figure 13 représente le signal de sortie du circuit multiplicateur qui est utilisé dans le circuit de décision de la figure 1;
La figure 14 est un schéma d'un circuit compara-
teur utilisé dans le circuit de la figure 1; et La figure 15 est un schéma d'un circuit séparateur utilisé dans le circuit de la figure 1.
On va maintenant considérer la figure 1 sur laquel-
le on voit un circuit de décision 20 qui fonctionne sous la dépendance de signaux d'entrée symétriques ou dissymétriques appliqués à des bornes d'entrée de données 22, ainsi que de signaux d'horloge, ou de rythme, d'entrée récupérés, qui
sont appliqués à des bornes d'horloge d'entrée 21 Le cir-
cuit de décision 20 est conçu de façon à remettre en forme et à resynchroniser les signaux de données d'entrée, pour
donner des signaux de données de sortie régénérés qui appa-
raissent sur des bornes de données de sortie 29.
Outre le fait qu'il régénère les signaux de
données d'entrée pendant le fonctionnement normal, le cir-
cuit de décision 20 continue à produire un train de données de sortie dans le cas o les signaux d'horloge d'entrée récupérés ne lui sont pas appliqués Ainsi, le circuit de décision continue à produire de façon sûre un train de données de sortie remis en forme, mais non resynchronisé, lorsque les signaux d'horloge, ou de rythme, ne sont plus appliqués Ceci est très avantageux pour l'utilisation dans
des systèmes à câbles très longs et relativement inaccessi-
bles, nécessitant une régénération, comme dans un système
de transmission par fibres optiques sous-marin.
Le circuit de décision comprend un quantificateur de données 30, une bascule de retard 40 et un séparateur de
sortie 60, dans le but de remettre en forme et de resyn-
chroniser les signaux de données d'entrée, pour donner les signaux de données de sortie régénérés qui apparaissent sur les bornes de sortie 29 Les signaux de données de sortie sont produits de façon à être utilisables sous forme de
signaux de sortie symétriques ou dissymétriques Les diffé-
rents blocs de circuits sont représentés de façon plus détaillée dans d'autres figures des dessins Le circuit de décision 20 comprend également un quantificateur d'horloge , un multiplicateur 100, un filtre passe-bas 120 et un comparateur 130, pour resynchroniser les signaux de données d'entrée lorsque les impulsions d'horloge sont appliquées, et pour assurer la poursuite de la remise en forme des impulsions d'entrée lorsque les impulsions d'horloge ne sont
pas appliquées.
En considérant maintenant la figure 2, on note que les signaux de données d'entrée sont appliqués aux bornes d'entrée de données 22 du quantificateur de données 30 Des signaux quantifiés sont produits sur les bornes de sortie 23
du quantificateur de données.
Comme le montre la figure 3, un signal représenta-
tif d'un train de données d'entrée se présente sous un for-
mat "non retour à zéro" ayant une forme d'impulsion de Nyquist Des chiffres binaires sont présentés sur la figure
3 pour définir clairement les données binaires que représen-
te le signal pendant les différents intervalles de temps.
En fonctionnement, le quantificateur de données de la figure 2 se comporte comme deux paires de transistors à couplage d'émetteurs Une paire de transistors NPN d'entrée 24 et 25 est polarisée de façon à fonctionner, pour des signaux d'entrée d'amplitude maximale, dans la région non linéaire de ses courbes caractéristiques, sans faire passer l'un ou l'autre de ces transistors en saturation La paire de transistors d'entrée produit sur des noeuds 32 et 33 des signaux complémentaires qui sont appliqués à une paire de transistors PNP de sortie, 26 et 27 Les transistors 26 et 27 sont également polarisés de façon à fonctionner dans une région non linéaire de leurs courbes caractéristiques, sans passer en saturation La configuration et le fonctionnement du quantificateur de données sont décrits de façon plus détaillée dans la demande de brevet françaisedéposée le même jour par la demanderesse sous le titre "Perfectionnements
concernant les quantificateurs de données".
La figure 4 montre un signal qui est produit sur les bornes de sortie 23 du quantificateur de données 30 de la figure 2 et qui représente une version quantifiée du train de données d'entrée On notera que certains retards de faible valeur apparaissent entre le signal de la figure 3 et
celui de la figure 4 -
En considérant maintenant la figure 5, on note que des signaux symétriques provenant des bornes de sortie 23 du quantificateur de données 30 de la figure 2 sont appliqués à
des bornes d'entrée 43 d'un circuit de bascule 41 qui con-
vient à l'utilisation aussi bien pour le premier circuit de bascule 41 que pour le second circuit de bascule 42 dans la
bascule de retard 40 de la figure 1.
Le circuit de bascule 41 comprend trois sec-tions fonctionnelles Une paire de transistors NPN à couplage
d'émetteurs d'entrée, 44 et 45, comporte une source de cou-
rant de non mémorisation IL en tant que source commune de courant d'émetteur Des circuits de sortie à transimpédance,
comprenant des transistors PNP 47 et 48, qui sont des dispo-
sitifs d'un type de conductivité opposé à celui de la paire de transistors d'entrée, produisent des signaux de sortie complémentaires sur une paire de bornes de sortie, sous la dépendance de la version quantifiée du train de données d'entrée Une paire de transistors NPN à couplage d'émetteurs 51 et 52, remplissant une fonction de mémorisation, comporte une source de courant de mémorisation IL en tant que source
commune de courant d'émetteur La configuration et le fonc-
tionnement du circuit de bascule 41 sont décrits de façon plus détaillée dans la demande de brevet français déposée le
même jour par la demanderesse sous le titre "Perfectionne-
ments concernant des circuits de bascule".
En considérant à nouveau la figure 1, on note que
le second circuit de bascule 42 est similaire au premier cir-
cuit de bascule 41 qu'on vient de décrire Dans la bascule de retard 40, les signaux qui sont produits sur les bornes de sortie du premier Circuit de bascule 41 sont appliqués sous la forme de signaux d'entrée symétriques aux bornes d'entrée du second circuit de bascule 42 Les signaux de
sortie produits par le second circuit de bascule 42 consti-
tuent également le signal de sortie symétrique de la bascule de retard 40 Aucun circuit de décalage de niveau n'est
nécessaire, du fait de l'utilisation de transistors bipolai-
res complémentaires dans les circuits de bascule.
On va maintenant considérer la figure 6 qui montre
un signal représentant le train de bits de sortie de la bas-
cule de retard 40 de la figure 1, apparaissant sous l'effet du train de bits de données qui est fourni par la sortie du quantificateur de données 30, et sous l'effet de signaux d'horloge provenant du quantificateur d'horloge 70, qu'on
décrira par la suite On notera que le signal de sortie quan-
tifié est retardé de la moitié d'un intervalle de temps d'un bit, ce qui fait que le signal de données d'entrée, appliqué à la bascule de retard, n'est pas directement disponible sur les bornes de sortie 55 de la bascule de retard lorsque l'horloge fonctionne Le train de données de sortie provenant *de la bascule de retard 40 représente une version remise en forme et resynchronisée des signaux de données d'entrée qui
sont appliqués aux bornes d'entrée de données 22.
La plupart du temps, pendant le fonctionnement du circuit de décision 20, un signal d'entrée d'horloge est extrait du train de bits de données reçu Ce signal d'entrée d'horloge est appliqué aux bornes d'entrée 21 du circuit quantificateur d'horloge 70, dans le but de commander la
resynchronisation des signaux de données de sortie que pro-
duit la bascule de retard 40 de la figure 1.
On va maintenant considérer la figure 8 qui est un schéma d'un circuit quantificateur d'horloge 70 qui convient
pour l'utilisation dans le circuit de décision 20 Ce cir-
cuit 70 est similaire à de nombreux égards au quantificateur
de données de la figure 2 Le circuit quantificateur d'horlo-
ge 70 de la figure 8 comprend une paire de transistors NPN à couplage d'émetteurs d'entrée, 71 et 72, et une paire de transistors à couplage d'émetteurs de sortie, 73 et 74. La figure 9 représente un signal d'entrée d'horloge qui est appliqué aux bornes d'entrée d'horloge 21 des figures 1 et 8 La paire de transistors de sortie 73 et 74 produit un courant de signal d'horloge quantifié sur les électrodes de collecteur de ces transistors Les courants de collecteur des transistors 73 et 74 sont respectivement appliqués aux
entrées de circuits miroirs de courant 75 et 77.
Du fait que les courants dans les collecteurs de
la paire de transistors de sortie 73 et 74 sont complémentai-
res, les courants de sortie qui circulent dans les combinai-
sons de diode et de résistance produisent des courants de sortie complémentaires dans deux groupes de transistors et de bornes de sortie 81, 82 et 83, 84 Chaque courant de sortie d'horloge ICL ou f CL provenant du quantificateur d'horloge 70 est produit par un circuit miroir de courant qui reproduit le
courant provenant d'un côté de la paire de transistors à cou-
plage d'émetteurs de sortie 73 et 74.
Ces courants de sortie d'horloge fournissent les courants d'attaque d'horloge complémentaires aux circuits d'émetteurs communs des paires de transistors à couplage d'émetteurs d'entrée et de sortie dans les premier et second
circuits de bascule Ces courants d'attaque d'horloge complé-
mentaires ICL et ICL circulent alternativement dans les cir-
cuits d'émetteurs communs des paires de transistors d'entrée
et de sortie, dans les circuits de bascule 41 et 42.
Lorsque les signaux d'horloge d'entrée fonctionnent correctement, il y a deux circuits de bascule 41 et 42 qui échantillonnent et bloquent les données d'entrée qui sont
appliquées par les bornes 43 Ces circuits de bascule resyn-
chronisent et remettent en forme les données, pour donner un train de données de sortie régénéré Les deux circuits de
bascule commutent de façon répétée entre leurs états de mémo-
risation et de non mémorisation; ils sont cependant en oppo-
sition de phase l'un par rapport à l'autre.
Au cours du fonctionnement, chaque circuit de bas- cule resynchronise et remet en forme une moitié de chaque bit de données Pendant une première moitié d'intervalle de temps, lorsque le premier circuit de bascule 41 est dans son état de non mémorisation, une moitié non resynchronisée et non remise en forme d'une première impulsion de données est transmise au second circuit de bascule 42 A ce moment, le
second circuit de bascule 42 est dans son état de mémorisa-
tion, dans lequel il conserve une impulsion de données d'entrée précédente Pendant une seconde moitié d'intervalle de temps, le premier circuit de bascule 41 est dans son état de mémorisation, ce qui fait qu'il resynchronise et remet en
forme la seconde moitié de la première impulsion de données.
Simultanément, pendant la seconde moitié d'intervalle de temps, le second circuit de bascule 42 est dans son état de non mémorisation, ce qui fait qu'il transmet aux bornes de sortie la seconde moitié resynchronisée et remise en forme de la première impulsion de données Pendant une troisième moitié d'intervalle de temps, le premier circuit de bascule
41 est dans l'état de non mémorisation Il transmet une moi-
tié d'une seconde impulsion de données d'entrée au second
circuit de bascule 42 A ce moment, le second circuit de bas-
cule 42 est dans son état de mémorisation, dans lequel il conserve le signal de sortie correspondant à la première
impulsion de données, pendant une autre moitié d'un inter-
valle de temps.
Le second circuit de bascule 42 produit ainsi sur ses bornes de sortie 55 des impulsions de sortie complètement resynchronisées et remises en forme Une moitié de chaque impulsion de sortie est resynchronisée et remise en forme dans le premier circuit de bascule 41 et est simplement
transmise par le second circuit de bascule 42 L'autre moi-
tié de chaque impulsion de sortie est resynchronisée et remise en forme par le second circuit de bascule 42, ce qui
a pour effet d'étendre la largeur de l'impulsion de sortie.
On va maintenant considérer la figure 11 qui mon- tre, par une ligne continue, une forme représentative du
signal d'horloge de sortie ICL' Le signal d'horloge de sor-
tie complémentaire YCL est représenté en pointillés, égale-
ment sur la figure 11.
La description précédente présente le fonctionne-
ment du circuit de décision au cours du fonctionnement nor-
mal, lorsque le signal d'horloge d'entrée est appliqué aux
bornes 21 sur les figures 1 et 8.
Sur la figure 1, le multiplicateur 100, le filtre 120 et le comparateur 130 sont conçus de façon à réagir aux courants de signaux d'horloge quantifiés que produit la paire de transistors d'entrée, 71 et 72, du quantificateur d'horloge 70, et que ce dernier applique au multiplicateur -100, comme le montre la figure 1 Ces courants d'horloge quantifiés sont reproduits dans le quantificateur-d'horloge pour être appliqués aux entrées du multiplicateur 100,
comme le montre la figure 8.
La figure 10 montre un signal représentatif des
courants d'horloge quantifiés qui sont appliqués au multi-
plicateur 100.
En considérant maintenant la figure 12, on voit
le multiplicateur 100 représenté sous la forme d'un disposi-
tif destiné à produire un courant de sortie IS qui est le produit de deux courants d'entrée Ia et Ib' La quasi-totalité du courant Ia circule dans une paire de diodes 102 vers une
source 103 de potentiel de polarisation de polarité négati-
ve La tension qui est produite aux bornes des diodes 102
est une fonction logarithmique du courant Ia La quasi-
totalité du courant Ib circule dans une diode 104 et un transistor 105 vers la source de polarisation 103 La tension
qui est produite aux bornes de la diode 104 et de la jonc-
tion émetteur-base du transistor 105 est une fonction loga-
rithmique du courant Ib'
Les deux tensions qui sont des fonctions loga-
rithmiques sont sommées entre les noeuds 106 et 107. Une configuration de circuit de sortie comprenant une paire de transistors 111 et 112 et une paire de diodes 113 produit le courant de sortie IS qui est une fonction
antilogarithmique de la tension entre les noeuds 106 et 107.
On choisit une résistance 115 de façon que le courant qui traverse les diodes 113 permette aux diodes de fonctionner
dans leur plage logarithmique.
Du fait de la somme des fonctions logarithmiques
du côté d'entrée du multiplicateur et de la fonction antilo-
garithmique du côté de sortie du circuit, le courant de sor-
tie IS est une fonction du produit des courants d'entrée Ia
et Ib' Une description plus détaillée du circuit multiplica-
teur figure dans la demande de brevet des E U A N O 337 706,
déposée le 7 janvier 1982.
En considérant maintenant la figure 13, on voit un
signal de sortie caractéristique 116, produit par le multi-
plicateur 100 de la figure 1 Ce signal est appliqué au fil-
tre passe-bas 120 qui produit un signal de valeur moyenne
117 à partir du signal de sortie 116 du multiplicateur.
En considérant maintenant la figure 14, on voit un schéma du comparateur 130 de la figure 1 qui réagit à l'amplitude du signal de valeur moyenne 117 provenant du filtre 120 et qui compare le signal de valeur moyenne à une tension de référence VR Pendant le fonctionnement normal, l'amplitude du signal de valeur moyenne est représentée à une valeur constante audessous de la tension de référence VR sur la figure 13 Aucun courant de sortie ne circule par les conducteurs de sortie 131 et 132 vers les premier et second circuits dei bascule de la figure 1 Lorsque le signal d'horloge d'entrée disparaît, partiellement ou complètement, le signal de sortie filtré du multiplicateur passe à une
valeur de défaut qui est représentée par un signal en poin-
tillés 118 sur la figure 13 Le comparateur 130 de la figure
14, qui ne fournit aucun courant par les conducteurs de sor-
tie 131 et 132 aux premier et second circuits de bascule 41 et 42 pendant le fonctionnement normal de l'horloge, fournit maintenant un courant d'émetteur à la paire de transistors
d'entrée, ou de non mémorisation, des deux circuits de bascu-
le 41 et 42.
Lorsque le signal d'horloge disparaît, il apparaît
sur la figure 8 un changement du courant de commande d'horlo-
ge IC que produit le comparateur 130 de la figure 1 et qui est appliqué aux circuits d'émetteurs communs de la paire de transistors de sortie 73 et 74 du quantificateur d'horloge 70 Pendant le fonctionnement normal, le courant de commande
IC est dirigé par un conducteur 135 de la sortie du compa-
rateur 130 vers le quantificateur d'horloge 70 de la figure 8 Le courant de commande IC circule lorsqu'un signal d'horloge ayant une amplitude suffisante prédéterminée est appliqué aux bornes d'entrée d'horloge 21 La valeur moyenne du signal de sortie 117 du multiplicateur demeure inférieure
à la tension de référence VR, comme le montre la figure 13.
Lorsque le signal d'horloge qui est appliqué aux bornes 21 tombe audessous du niveau prédéterminé, aucun courant de commande d'horloge IC n'est dirigé du comparateur vers le quantificateur d'horloge Comme le montre la figure 13, le signal de sortie filtré du multiplicateur passe au-dessus du niveau de référence VR en cas de défaut du signal d'horloge d'entrée. Lorsque le signal d'horloge d'entrée est en défaut, le circuit de décision continue avantageusement à remettre en forme tout train d'impulsions de données qui est appliqué
aux bornes d'entrée de données 22 Le quantificateur d'hor-
loge ne fournit plus de courant d'émetteur aux paires de
transistors d'entrée, ou de non mémorisation, dans les bascu-
les 41 et 42 Par l'intermédiaire des conducteurs de sortie
131 et 132, le comparateur 130 applique un courant d'émet-
teur aux paires de transistors d'entrée, ou de non mémorisa-
tion, dans les bascules 41 et 42 Dans ces conditions, cha-
que circuit de bascule ne mémorise plus les données mais fonctionne d'une manière assez semblable à celle du circuit quantificateur de la figure 2, avec un plus faible gain Le retard précité d'une moitié d'un intervalle de temps, dans le signal de sortie de la bascule de retard 40 n'apparaît pas. Les signaux de données d'entrée sont effectivement remis en forme par une configuration en cascade du circuit quantificateur 30 et des deux circuits de bascule 41 et 42 fonctionnant d'une façon assez semblable à celle du circuit
quantificateur Les signaux de sortie que le circuit de bas-
cule 42 produit sur les bornes 55 sont isolés par le circuit séparateur de sortie 60 pour être appliqués aux bornes de
sortie de données 29.
La figure 7 montre une forme représentative de signaux de sortie régénérés qui apparaissent sur les bornes
de sortie 29 de la figure 1.
La figure 15 montre une configuration de circuit séparateur qu'on peut utiliser pour le séparateur de sortie de la figure 1 Les signaux de sortie résultants sont ainsi remis en forme mais non resynchronisés lorsque le
signal d'horloge est en défaut Bien que l'absence de resyn-
chronisation réduise la qualité du train de données, le train de données de sortie peut être appliqué à un émetteur pour que le fonctionnement du système de transmission se poursuive en dépit du défaut d'horloge Le train de données émis et reçu au régénérateur immédiatement suivant sera à
la fois remis en forme et resynchronisé dans ce dernier.
Le circuit de décision de sécurité 20 peut avanta-
geusement être fabriqué sous la forme d'un circuit intégré.
Il existe des processus connus pour fabriquer les transistors ayant des types de conductivité opposés sous la forme d'un circuit intégré monolithique capable de fonctionner à des fréquences s'élevant jusqu'à la gamme hyperfréquence La demande de brevet des E U A n O 337 707 déposée le 7 janvier 1982 décrit un processus qu'on peut utiliser pour fabriquer
le circuit.
Il va de soi que de nombreuses modifications peu-
vent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
Claims (4)
1 Circuit de décision comprenant des moyens qui réagissent à un signal de données d'entrée et à un signal
d'horloge d'entrée en remettant en forme et en resynchroni-
sant le signal de données d'entrée, pour donner un signal de
données de sortie remis en forme et resynchronisé, caracté-
risé en ce que ces moyens ( 30, 40, 70, 100, 120, 130, 135) réagissent au signal de données d'entrée ( 22) en l'absence d'un signal d'horloge d'entrée ( 21) en remettant en forme le signal de données d'entrée pour donner un signal de
données de sortie ( 29) remis en for'me mais non resynchroni-
sé.
2 Circuit selon la revendication 1, caractérisé en ce que les moyens comprennent des moyens ( 70, 100, 120, 130, 135) qui réagissent au signal d'horloge d'entrée en commandant ou non la resynchronisation du signal de données
de sortie remis en forme.
3 Circuit selon la revendication 2, caractérisé en ce que les moyens de commande comprennent des moyens
( 70) qui réagissent au signal d'horloge d'entrée en produi-
sant un signal d'horloge quantifié et son complément, des moyens ( 100) qui réagissent au signal d'horloge quantifié et à son complément en produisant un signal de produit, des moyens ( 130) qui réagissent au signal de produit et à un potentiel de référence en déterminant si le signal d'horloge
est ou non un signal d'horloge valide, et des moyens ( 135)-
destinés à mettre fin à la resynchronisation du signal de données de sortie remis en forme lorsque le signal d'horloge
n'est pas valide.
4 Circuit selon l'une quelconque des revendica-
tions 1, 2 ou 3, caractérisé en ce qu'il est fabriqué avec des transistors de typesde conductivité opposés, sous la
forme d'un circuit intégré monolithique capable de fonction-
ner à des fréquences s'élevant jusqu'à la gamme hyperfréquen-
ce.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49506783A | 1983-05-13 | 1983-05-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2546013A1 true FR2546013A1 (fr) | 1984-11-16 |
| FR2546013B1 FR2546013B1 (fr) | 1987-12-18 |
Family
ID=23967127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8407119A Expired FR2546013B1 (fr) | 1983-05-13 | 1984-05-09 | Perfectionnements concernant les circuits de decision |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS59212057A (fr) |
| CA (1) | CA1245731A (fr) |
| FR (1) | FR2546013B1 (fr) |
| GB (1) | GB2139857B (fr) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0270296A3 (fr) * | 1986-12-01 | 1990-02-07 | Fujitsu Limited | Circuit logique à semi-conducteurs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3440337A (en) * | 1966-12-28 | 1969-04-22 | Bell Telephone Labor Inc | Synchronous data repeater having noncompatible signal bypass |
-
1984
- 1984-04-26 CA CA000452865A patent/CA1245731A/fr not_active Expired
- 1984-05-01 GB GB08411124A patent/GB2139857B/en not_active Expired
- 1984-05-09 FR FR8407119A patent/FR2546013B1/fr not_active Expired
- 1984-05-12 JP JP9390584A patent/JPS59212057A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3440337A (en) * | 1966-12-28 | 1969-04-22 | Bell Telephone Labor Inc | Synchronous data repeater having noncompatible signal bypass |
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| Title |
|---|
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| IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, vol. 27, Conf. 31, 22-24 février 1984, San Francisco, pages 240,241,347, New York, US; D.G.ROSS et al.: "A regenerator chip set for high speed digital transmission" * |
| IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. SC-17, no. 3, juin 1982, pages 553-558, IEEE, New York, US; D.W.FAULKNER et al.: "A single chip regenerator for transmission systems operating in the range 2-320 Mbits/s" * |
| NTC '78 BIRMINGHAM - CONFERENCE RECORD 1978 NATIONAL TELECOMMUNICATIONS CONVERENCE, vol. 2, Birmingham, Alabama, 3-6 décembre 1978, pages 30.5.1 - 30.5.4, IEEE, New York, US; T.E.CLARK et al.: "A low power miniature repeater for T1 transmission" * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2139857B (en) | 1986-06-18 |
| JPS59212057A (ja) | 1984-11-30 |
| FR2546013B1 (fr) | 1987-12-18 |
| CA1245731A (fr) | 1988-11-29 |
| GB2139857A (en) | 1984-11-14 |
| GB8411124D0 (en) | 1984-06-06 |
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