FR2511801A1 - Memoire d'informations et son procede de fabrication - Google Patents
Memoire d'informations et son procede de fabrication Download PDFInfo
- Publication number
- FR2511801A1 FR2511801A1 FR8214407A FR8214407A FR2511801A1 FR 2511801 A1 FR2511801 A1 FR 2511801A1 FR 8214407 A FR8214407 A FR 8214407A FR 8214407 A FR8214407 A FR 8214407A FR 2511801 A1 FR2511801 A1 FR 2511801A1
- Authority
- FR
- France
- Prior art keywords
- integrated circuit
- column
- storage
- locations
- memory according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 5
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000003860 storage Methods 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 11
- 239000011232 storage material Substances 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 230000007246 mechanism Effects 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000007723 transport mechanism Effects 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 239000004568 cement Substances 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000007769 metal material Substances 0.000 claims 1
- 238000004321 preservation Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 230000000694 effects Effects 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005056 compaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
L'INVENTION CONCERNE LES MEMOIRES. ELLE SE RAPPORTE A UNE MEMOIRE D'INFORMATIONS QUI COMPORTE UN CIRCUIT INTEGRE PLANAIRE 13 FORME SUR UNE FACE D'UN CORPS D'UN MATERIAU DE MEMORISATION ELECTRONIQUE QUI DELIMITE PLUSIEURS COLONNES DISTANTES ET SEPARES 5 DE MEMORISATION DE CHARGES ELECTRIQUES, LES COLONNES ETANT PERPENDICULAIRES AU PLAN DU CIRCUIT INTEGRE; CE DERNIER DONNE ACCES AUX EMPLACEMENTS DE MEMORISATION. APPLICATION AUX MEMOIRES DES ORDINATEURS.
Description
La présente invention concerne les mémoires d'in-
formations, et notamment celles qui mettent en oeuvre la
technologie des circuits intégrés à semi-conducteur.
De telles mémoires qui sont actuellement disponi-
bles dans le commerce, comportent un circuit intégré planaire dont différentes parties remplissent des fonctions tout à fait distinctes, à savoir le stockage des données et l'accès à la partie de stockage du circuit, c'est-à-dire afin que
la lecture, l'écriture et/ou l'effacement soient possibles.
Cependant, chaque transistor individuel ou chaque autre élément actif individuel d'un circuit intégré planaire ne peut conserver qu'un seul bit de données et, bien qu'on ait déjà obtenu des densités élevées de tassement des données, la quantité d'informations pouvant être conservées dans un
circuit intégré est en pratique très limitée.
L'invention concerne une mémoire d'informations qui met en oeuvre la technologie des circuits intégrés à
semi-conducteur et ne posant pas le problème précité.
Une mémoire d'informations selon l'invention comporte un circuit intégré planaire formé sur une surface d'un corps d'un matériau de mémorisation électronique, ce matériau formant plusieurs colonnes séparées et distantes d'emplacements distantsde conservation de charges électriques séparées, les colonnes étant dirigées perpendiculairement au plan du circuit intégré et ce dernier donnant accès aux
emplacements de mémorisation.
Le circuit intégré est avantageusement associé à un dispositif de commande placé sur le côté du corps qui est opposé au circuit intégré si bien que, sous la commande du circuit intégré, une charge électrique peut être injectée
dans un emplacement de mémorisation qui est adjacent au dis-
positif de commande dans une colonne choisie, si bien que les charges d'une commande choisie peuvent être transférées chacune à l'emplacement adjacent suivant dans cette colonne,
vers le circuit intégré.
Dans un tel arrangement, chaque colonne d'emplace-
ments de mémorisation formés dans le matériau est normalement associée à un élément correspondant du circuit intégré dans lequel une charge de l'emplacement adjacent de la colonne
associée d'emplacements peut être transférée par le disposi-
tif de commande.
Dans un mode de réalisation particulier de l'in-
vention, le corps du matériau de mémorisation est un matériau semiconducteur, chaque emplacement de mémorisation étant formé d'un matériau de constante diélectrique relativement
faible par rapport à celle de la matière qui sépare les em-
placements. Dans ce mode de réalisation, les emplacements de mémorisation sont avantageusement formés de silicium et le matériau séparant les emplacements est avantageusement formé de silice, celle-ci pouvant être dopée par des impuretés
convenables destinées à accroître la mobilité des charges.
Dans un tel arrangement, l'injection d'une charge est assuré de façon convenable par un mécanisme de claquage à avalanche et le transfert d'une charge d'un emplacement de mémorisation à un autre est réalisé de façon convenable par un mécanisme à effet tunnel et de transport Le mécanisme
de transport peut, le cas échéant, être facilité par des photons.
Dans un tel arrangement, le dispositif de comman-
de comporte avantageusement une jonction p-n adjacente à l'ex-
trémité convenable de chaque colonne d'emplacements de mé-
morisation L'injection des charges peut alors être réalisée par polarisation en inverse, à une valeur élevée convenable, de la jonction pn convenable, et le transfert des charges peut être réalisé par application d'un potentiel convenable entre une électrode de la jonction p-n correspondante et
le substrat du circuit intégré.
D'autres caractéristiques et avantages d'une mé-
moire selon l'invention ressortiront mieux de la description
qui va suivre, faite en référence aux dessins annexés sur lesquels: la figure 1 est une coupe schématique d'une partie de la mémoire; la figure 2 est une élévation suivant les flèches II de la figure 1; la figure 3 est un graphique représentant la forme
d'onde de tension appliquée à la mémoire lors du fonctionne-
ment; et
les figures 4, 5 et 6 sont des schémas représen-
tant différents stades de la fabrication de la mémoire.
La mémoire représentée sur la figure 1 est formée sur un substrat 1 de silicium Sur l'une de ses grandes faces, le substrat porte un corps d'un matériau de mémorisation électronique sous forme d'une couche 3 de silice dans laquelle
sont formés des flots 5 de silicium Ces flots 5 sont dis-
posés suivant une matrice rectangulaire ayant des colonnes disposées perpendiculairement à l'interface 7 du substrat
et du matériau de mémorisation, chaque colonne étant repré-
sentée sur la figure avec quatre flots, bien qu'elle puisse en comprendre un plus grand nombre, par exemple un nombre
égal au nombre de bits d'un octet à mémoriser dans le dispo-
sitif Comme décrit dans la suite du présent mémoire, chaque flot constitue un emplacement de mémorisation d'une charge
électrique dans la couche 3.
Comme l'indique aussi la figure 2, un certain nom-
bre de régions distantes p 9 en forme de bandes et un cer-
tain nombre de régions distantes N 1 l en forme de bandes sont réalisées dans le substrat 1, près de l'interface 7, les régions n+ étant perpendiculaires aux régions p+, si bien qu'une jonction p-n est formée près de l'llot d'extrémité de chaque colonne 5, la région p 9 de chaque jonction étant
plus proche de la couche 3.
Une couche de silicium monocristallin 13 dans la-
quelle est formé un circuit intégré, est placée sur la face de la couche 3 qui est éloignée du substrat Comme décrit plus en détail dans la suite du présent mémoire, le circuit
intégré assure, en coopération avec les régions 9 et 11, l'in-
jection d'une charge électrique dans l'îlot 5 adjacent au substrat 1 d'une colonne choisie quelconque d'ilots,-et le transfert de chacune des charges d'une colonne choisie d'îlots à l'îlot adjacent suivant dans cette colonne, vers le circuit intégré Ainsi, chaque colonne d'îlots joue le rôle d'un
élément séparé de mémoire à N bits du type à registre à déca-
lage, accessible par le circuit intégré, N étant le nombre
11801
d'ilots d'une colonne.
Le circuit intégré peut être fabriqué à l'aide des techniques connues de circuits intégrés afin qu'il ait toute forme convenable et le dessin ne représente donc pas ses détails Cpendant, il faut noter que le circuit intégré comprend obligatoirement un élément correspondant tel qu'un transistor à raison d'un par colonne d'îlots, dans lequel la charge de l'îlot d'extrémité de la colonne associée peut
être transférée.
L'injection d'une charge électrique est assurée lors du fonctionnement par un claquage à avalanche de la jonction p-n associée à la colonne d'îlots dans laquelle
des données doivent être conservées, ces dernières étant nor-
malement sous forme binaire, un " 1 " et un " O " étant repré-
sentés respectivement par la présence et l'absence d'-une
charge mémorisée dans un Ilot.
Le substrat du circuit intégré est normalement au potentiel de la masse et dans ce cas, le claquage de la
jonction p-n nécessaire est assuré avantageusement par ap-
plication d'un potentiel positif, par exemple de 5 volts,
à la bande N convenable 11 et d'un potentiel négatif rela-
tivement élevé, par exemple de -15 volts, à la bande p
convenable 9.
Le transfert de la charge d'un îlot 5 d'une colonne
à l'îlot voisin, vers le circuit intégré, est assuré par ap-
plication d'un potentiel négatif à la région p+ associée 9, sans qu'une tension positive correspondante soit appliquée
à la région n+ associée 11.
Le transfert d'une charge de l'îlot d'extrémité d'une colonne à l'élément associé du circuit intégré est
assuré d'une manière analogue.
Le mécanisme du transfert d'un îlot à un autre ou au circuit intégré, s'effectue d'abord par effet-tunnel de Fowler-Nordheim des électrons provenant d'un îlot vers la bande de conduction de l'oxyde, puis par transport dans
l'oxyde vers l'îlot voisin ou le circuit intégré.
Le temps de transport dans l'oxyde est supérieur au temps de passage de la plus grande partie d'une charge qui se trouve dans un îlot à l'intérieur de l'oxyde, par effet tunnel, afin que la charge ne puisse pas s'accumuler
dans une colonne, et une impulsion de tension de forme repré-
sentée sur la figure 3 est appliquée à la région p+ corres-
pondante afin que le transfert soit assuré La partie anté- rieure 15 d'amplitude relativement élevée mais relativement courte de l'impulsion provoque l'introduction de la charge dans l'oxyde, et la partie restante plus longue mais de plus
faible amplitude 17 de l'impulsion assure le transport néces-
saire de la charge à l'ilot suivant, sans que la charge puisse sortir de cet îlot suivant par effet tunnel avant
qu'une autre impulsion de transfert soit appliquée.
I 1 faut noter que, dans le dispositif particulier décrit précédemment en référence aux figures 1 et 2, bien que l'accès à des colonnes individuelles soit possible lors de l'injection des charges, toutes les colonnes associées
à une même région p+ sont obligatoirement atteintes simulta-
nément par l'impulsion de transfert de charge Cependant, il faut noter que, dans d'autres dispositifs selon l'invention,
le circuit intégré et le dispositif associé de commande peu-
vent être disposés afin qu'ils atteignent individuellement les colonnes à la fois lors de l'injection d'une charge et
lors d'un transfert de charge.
Dans une variante du dispositif décrit précédem-
ment en référence aux figures 1 et 2, les îlots sont éclairés à travers le circuit intégré afin que l'effet tunnel soit facilité par des photons Cependant, la lumière utilisée peut avoir une énergie inférieure à la bande interdite du silicium afin que le circuit intégré ne soit pas perturbé La lumière peut être projetée à travers une grille convenable la limitant
aux régions des colonnes seulement et des jonctions p-n pla-
cées d'un côté des colonnes, afin qu'un claquage indésirable et une injection correspondante de charge par les jonctions p-n soient évités entre les régions 9 et 11 à la suite de
l'éclairement.
Dans une variante, la mobilité des charges dans la silice et en conséquence, la vitesse de transfert des charges sont améliorées par introduction de silicium ou d'une autre impureté avec une concentration élevée dans l'oxyde (silice), par implantation ionique, afin qu'il apparaisse
une bande d'impuretés et une réduction de la bande interdite.
On considère maintenant, en référence aux figures 4 à 6, un procédé de fabrication qui convient à la mémoire
représentée sur les figures 1 et 2.
D'abord, les régions p+ et ni 9 et 11 sont formées sur une première face du substrat 1 de silicium, par mise
en oeuvre d'une technique classique commode quelconque d'im-
plantation ou de diffusion d'impuretés.
Comme l'indique la figure 4, les couches alternées 19 et 21 de silicium et de silice sont alors formées sur le substrat au-dessus des régions p+ et n+ 9 et 11 L'opération peut être réalisée par croissance épitaxiale alternée de
couches de silicium et de silice, ou par croissance épitaxia-
le d'une couche de silicium, oxydation partielle de la couche de silicium, croissance d'une autre couche de silicium suivie d'une oxydation partielle, etc. Comme l'indiquent les figures 5 et 6 (la figure 6 étant une vue en plan de la structure de la figure 5), de l'oxygène est alors implanté dans la structure en couches Si/502, suivant un dessin 23 formant une grille rectangulaire placée convenablement par rapport aux jonctions sous-jacentes p-n entre les régions 9 et 11, et l'ensemble est chauffé
afin que tout le silicium dans lequel l'oxygène a été implan-
té s'oxyde Les parties restantes 25 des couches 19 de si-
licium constituent alors des colonnes d'îlots de silicium
séparés par de la silice, comme voulu.
Enfin, une couche monocristalline de silicium est formée à la surface exposée de la structure en couche, par exemple par recristallisation d'une couche déposée de silicium polycristallin, et le circuit intégré nécessaire est formé dans la couche de silicium monocristallin à l'aide
de techniques connues.
Il faut noter que, bien que le corps d'un matériau de mémorisation considéré à titre illustratif dans le mode de réalisation décrit précédemment, soit formé de silicium, cette caractéristique n'est pas indispensable Ainsi, le corps du matériau de mémorisation peut être formé par tout
matériau pouvant conserver une charge électrique à des em-
placements séparés et permettant le transport d'une charge
d'un emplacement à un autre.
De nombreux matériaux organiques ont des proprié- tés qui permettent leur mise sous forme d'une structure multicouche, par exemple par la technique de Langmuir-Blodgeti et qui permettent la mémorisation et le transfert d'une charge d'une couche à une autre par des mécanismes analogues à ceux qu'on a décrit précédemment, conviennent aussi comme matériaux de mémorisation dans une mémoire selon l'invention.
Claims (7)
1 Mémoire d'informations, comprenant une pre-
mière partie ( 3) destinée à conserver des données et une seconde partie ( 13) donnant accès aux données conservées, caractérisée en ce que la première partie comporte un corps
( 3) d'un matériau de mémorisation électronique, et la secon-
de partie comporte un circuit intégré planaire ( 13) formé
sur une face ( 7) du corps du matériau de mémorisation élec-
tronique, ce matériau formant plusieurs colonnes distantes et séparées d'emplacements distants et séparés ( 5) de conservation de charges électriques, les colonnes étant
disposées en direction normale au plan du circuit intégré.
2 Mémoire selon la revendication 1, caractérisée en ce que le circuit intégré est associé à un dispositif de commande ( 9, 11) placé sur le côté du corps ( 3) qui est
éloigné du circuit intégré ( 13) si bien que, sous la com-
mande du circuit intégré, une charge électrique peut être injectée à un emplacement de mémorisation, près du dispositif de commande, dans une colonne choisie et les charges d'une
colonne choisie peuvent être transférées chacune à l'empla-
cement adjacent voisin dans cette colonne, en direction
du circuit intégré.
3 Mémoire selon la revendication 2, caractérisée en ce que chaque colonne d'emplacements de mémorisation ( 5) formée dans le matériau de mémorisation est associée à un élément correspondant du circuit intégré dans lequel une charge de l'emplacement adjacent de la colonne associée d'emplacements peut être transférée par fonctionnement du
dispositif de commande.
4 Mémoire selon l'une des revendications 2 et
3, caractérisée en ce que le corps ( 3) d'un matériau de mé-
morisation est un matériau semi-conducteur, chaque emplace-
ment de mémorisation ( 5) étant formé d'un matériau de cons-
tante diélectrique relativement faible par rapport à celle
du matériau séparant les emplacements.
Mémoire selon la revendication 4, caractérisée en ce que les emplacements de mémorisation sont formés de silicium, et le matériau séparant les emplacements est formé d'oxyde de silicium ou silice, dopé ou non d'une impureté
destinée à accroître la mobilité des charges.
6 Dispositif selon la revendication 5, caracté-
risé en ce que l'injection d'une charge est effectuée par un mécanisme de claquage à avalanche, et le transfert d'une
charge d'un emplacement de mémorisation à un autre est ef-
fectué par un mécanisme à effet tunnel et de transport.
7 Mémoire selon la revendication 6, caractérisée en ce que le dispositif de commande comporte une jonction p-n placée près de l'extrémité convenable de chaque colonne
d'emplacements de mémorisation.
8 Procédé de fabrication d'une mémoire selon
la revendication 5, caractérisé en ce que le corps de ma-
tériau de mémorisation est réalisé par formation de couches
alternées ( 19, 21, figure 4) de silicium et d'oxyde de sili-
cium sur un substrat ( 1), par introduction d'oxygène dans les parties ( 23) de la structure en couche ainsi formée qui sont comprises entre les régions dans lesquelles les colonnes d'emplacements de mémorisation doivent se trouver, et par chauffage de la structure en couche afin que les parties formées par le silicium de cette structure en couche
et dans lesquelles de l'oxygène a été introduit, s'oxydent.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8125615 | 1981-08-21 | ||
| GB08221791A GB2104287B (en) | 1981-08-21 | 1982-07-26 | Data storage devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2511801A1 true FR2511801A1 (fr) | 1983-02-25 |
| FR2511801B1 FR2511801B1 (fr) | 1988-09-09 |
Family
ID=26280544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8214407A Expired FR2511801B1 (fr) | 1981-08-21 | 1982-08-20 | Memoire d'informations et son procede de fabrication |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4559549A (fr) |
| DE (1) | DE3231195A1 (fr) |
| FR (1) | FR2511801B1 (fr) |
| GB (1) | GB2104287B (fr) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8308309D0 (en) * | 1983-03-25 | 1983-05-05 | Qmc Ind Res | Information holding device |
| JPS6223387A (ja) * | 1985-07-19 | 1987-01-31 | Mitsubishi Electric Corp | エレベ−タの制御装置 |
| DE3715675A1 (de) * | 1987-05-11 | 1988-12-01 | Messerschmitt Boelkow Blohm | Halbleiterelement |
| JP2624878B2 (ja) * | 1990-07-06 | 1997-06-25 | 株式会社東芝 | 半導体装置 |
| US5270559A (en) * | 1990-10-15 | 1993-12-14 | California Institute Of Technology | Method and apparatus for making highly accurate potential well adjustments in CCD's |
| JPH0883855A (ja) * | 1994-09-13 | 1996-03-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH11186538A (ja) * | 1997-12-24 | 1999-07-09 | Fujitsu Ltd | 単一電子トンネル接合素子を利用した位相同期型回路装置とその製造方法 |
| US6642558B1 (en) * | 2000-03-20 | 2003-11-04 | Koninklijke Philips Electronics N.V. | Method and apparatus of terminating a high voltage solid state device |
| US20050259368A1 (en) * | 2003-11-12 | 2005-11-24 | Ted Letavic | Method and apparatus of terminating a high voltage solid state device |
| US9306034B2 (en) | 2014-02-24 | 2016-04-05 | Vanguard International Semiconductor Corporation | Method and apparatus for power device with multiple doped regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3744036A (en) * | 1971-05-24 | 1973-07-03 | Intel Corp | Electrically programmable read only memory array |
| US4257056A (en) * | 1979-06-27 | 1981-03-17 | National Semiconductor Corporation | Electrically erasable read only memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3966577A (en) * | 1973-08-27 | 1976-06-29 | Trw Inc. | Dielectrically isolated semiconductor devices |
| US4087795A (en) * | 1974-09-20 | 1978-05-02 | Siemens Aktiengesellschaft | Memory field effect storage device |
| US4079358A (en) * | 1976-10-04 | 1978-03-14 | Micro-Bit Corporation | Buried junction MOS memory capacitor target for electron beam addressable memory and method of using same |
| DE2704711C3 (de) * | 1977-02-04 | 1980-12-04 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | CCD-Speicherbaustein |
| US4377818A (en) * | 1978-11-02 | 1983-03-22 | Texas Instruments Incorporated | High density electrically programmable ROM |
| US4285000A (en) * | 1979-03-12 | 1981-08-18 | Rockwell International Corporation | Buried channel charge coupled device with semi-insulating substrate |
| JPS55156371A (en) * | 1979-05-24 | 1980-12-05 | Toshiba Corp | Non-volatile semiconductor memory device |
| US4211582A (en) * | 1979-06-28 | 1980-07-08 | International Business Machines Corporation | Process for making large area isolation trenches utilizing a two-step selective etching technique |
| US4443064A (en) * | 1979-11-30 | 1984-04-17 | Hughes Aircraft Company | High resolution AC silicon MOS-light-valve substrate |
-
1982
- 1982-07-26 GB GB08221791A patent/GB2104287B/en not_active Expired
- 1982-08-18 US US06/409,128 patent/US4559549A/en not_active Expired - Fee Related
- 1982-08-20 FR FR8214407A patent/FR2511801B1/fr not_active Expired
- 1982-08-21 DE DE19823231195 patent/DE3231195A1/de not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3744036A (en) * | 1971-05-24 | 1973-07-03 | Intel Corp | Electrically programmable read only memory array |
| US4257056A (en) * | 1979-06-27 | 1981-03-17 | National Semiconductor Corporation | Electrically erasable read only memory |
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 23, no. 1, juin 1980, pages 381,382, New York, US; D.J. DIMARIA et al.: "Dense alpha particle-immune memory device" * |
| INTERNATIONAL ELECTRON DEVICES MEETING, Washington D.C., 8-10 décembre 1980, papier 29.2, pages 756-759, IEEE, New York, US; K. OHWADA et al.: "A high speed buried channel MOSFET isolated by an implanted silicon dioxide layer" * |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3231195A1 (de) | 1983-03-03 |
| US4559549A (en) | 1985-12-17 |
| GB2104287B (en) | 1985-02-20 |
| FR2511801B1 (fr) | 1988-09-09 |
| GB2104287A (en) | 1983-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1495496B1 (fr) | Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant | |
| EP1768189B1 (fr) | Mémoire non volatile reprogrammable | |
| CH625075A5 (fr) | ||
| GB2041645A (en) | Substrate coupled floating gate memory cell and method of programming | |
| FR2641116A1 (fr) | ||
| FR2725309A1 (fr) | Dispositif memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci | |
| EP0326465B1 (fr) | Mémoire EEPROM à grille flottante avec transistor de sélection de ligne de source | |
| FR2693308A1 (fr) | Mémoire eeprom à triples grilles et son procédé de fabrication. | |
| FR2511801A1 (fr) | Memoire d'informations et son procede de fabrication | |
| FR2953643A1 (fr) | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante | |
| EP1929518A1 (fr) | Procede de fabrication de circuits en couches minces en silicium amorphe et polycristallin | |
| FR2508707A1 (fr) | Transistor balistique a multiples heterojonctions | |
| EP0354858B1 (fr) | Mémoire de type EPROM à haute densité d'intégration et possédant un facteur de couplage élevé | |
| EP0896370B1 (fr) | Dispositif de mémoire à grille flottante sur SOI et procédé de fabrication correspondant | |
| EP0282520B1 (fr) | Memoire non-volatile a grille flottante sans oxyde epais | |
| FR2585183A1 (fr) | Procede de fabrication d'un detecteur d'image lumineuse et detecteur matriciel bidimensionnel obtenu par ce procede | |
| EP0356346B1 (fr) | Mémoire de type EPROM à haute densité d'intégration | |
| EP0543703A1 (fr) | Mémoire intégrée électriquement programmable à un seul transistor | |
| EP1343208A1 (fr) | Mémoire non volatile programmable et effaçable électriquement à une seule couche de matériau de grille | |
| FR2633777A1 (fr) | Cellule eprom utilisant un isolement de tranchee et son procede de fabrication | |
| EP0434502B1 (fr) | Photosenseur hybride | |
| EP0296038A1 (fr) | Mémoire EPROM effaçable par impulsions | |
| EP0420182B1 (fr) | Cellule de mémoire non volatile et sa méthode de fabrication | |
| FR2621737A1 (fr) | Memoire en circuit integre | |
| FR2523354A1 (fr) | Dispositif formant memoire a porte flottante non volatile, electriquement modifiable a ligne de mot double |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |