FR2480969A1

FR2480969A1 - Unite d'echange d'information a microprocesseur

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Publication number: FR2480969A1
Application number: FR8008545A
Authority: FR
Original assignee: DSHKHUNIAN VALERY
Current assignee: DSHKHUNIAN VALERY
Priority date: 1980-04-16
Filing date: 1980-04-16
Publication date: 1981-10-23

Abstract

L'INVENTION CONCERNE LE DOMAINE DU TRAITEMENT DE L'INFORMATION. L'UNITE D'ECHANGE D'INFORMATION FAISANT L'OBJET DE L'INVENTION EST CARACTERISEE NOTAMMENT EN CE QU'ELLE COMPREND: UN BLOC20 DE TRAITEMENT DE L'INFORMATION POUR TRANSFORMER L'INFORMATION AU COURS DE L'ECHANGE; UN COMPTEUR 21 DONT LES ENTREES-SORTIES, TOUT COMME UN GROUPE D'ENTREES MULTIPLES DU BLOC 20 DE TRAITEMENT DE L'INFORMATION, SONT RELIEES AUX BUS DE DONNEES BIDIRECTIONNELS INTERNES, LA SORTIE MULTIPLE DU COMPTEUR 21 ETANT RELIEE A L'ENTREE MULTIPLE DU BLOC DE TRAITEMENT DE L'INFORMATION. L'UNITE D'ECHANGE EN QUESTION PEUT ETRE UTILISEE NOTAMMENT DANS LES COUPLEURS DES SYSTEMES A MICROPROCESSEURS, DANS LES BLOCS ARBITRES.

Description

La prnsente invention concerne le trrit-ment numérique de l'information et a notamment pour objet une unité d'échange 'infocmation P microprocesseur.

L'unité d'échange d'information à microprocesseur peut être utiniSe dans le coupleurs des systèmes è microprocesseurs, dans 7 es blocs arbitres, dans les commutateurs de lignes de liaison principales ou unibus et les interfaces du microprocesseur.

Il existe une unité d'échange d'information à microprocesseur (brevet américain 1.020.472, publié le 26
Avril 1977) comportant un ensemble de blocs d'échange d'information, dont les premières entrées-sorties multiples sont reliées à des lignes de liaison ou bus de données bidirectionnels externes, et un bloc de registres à entrées-sorties bidirectionnelles reliées à des bus de données bidirectionnels internes auxquels sont réunies des deuxièmes entrées-sorties multiples des blocs d'échange d'information d'un même ensemble.

L'unité d'échange d'information à microprocesseur existante contient également un bloc de commande qui a ses sorties multiples reliées aux entrées de commande de deux groupes de blocs d'échange d'information et d'un bloc de registres, son entrée multiple, raccordée à un bus de micro-instructions, son entrée, à un bus de lancement, et son entrée-sortie, à un bus de synchronisation.

L'unité d'échange d'information 2 microprocesseur existante, outre qu'il est lent à transmettre tant un fichier d'une certaine longueur qu'un octet unique, interdit le traitement et l'analyse de l'information en simultanéité avec les échanges.

La présente invention vise donc à créer une unité d'échange d'information à microprocesseur, capable de transférer a une vitesse sensiblement accrue des fichiers d'une certaine longueur, comme des octets vninueo, et d'effectuer le traitement et l'analyse de l'information au cours des échanges grâce à l'adjonction de blocs et de liens nouveaux.

Ce problème est résolu à l'aide d'une unité d'échange d'information à microprocesseur, comportant deux ansambles de blocs d'échange d'information dont les premières entrées-sorties multiples sont reliées à des bus de données bidirectionnels externes, un bloc de registre a entróes-sorties bidirectionnelles reliées à des bus de données bidirectionnels internes réunis à des deuxièmes entrées-sorties multiples de blocs d'échange d'information de l'un des ensembles, un bloc de commande qui a ses sorties multiples reliées aux entrées de commande de deux.

ensembles de blocs d'échange d'information et du bloc de registres, son entrée multiple, accordée à un bus de micro-instructions, une première entrée, raccordée à un bus de lancement, et son entrée-sortie, reliée a un bus de synchronisation, ladite unité d'échange d'information étant, selon l'invention, caractérisée en ce qu'elle contient un bloc de traitement de I' information servant à la conversion de l'information au cours de l'échange, un compteur dont les entrées-sorties tout comme un groupe d'entrées multiples du bloc de traitement de l'information, sont relié aux bus de données bidirectionnels internes, la sortie multiple du compteur étant reliée à l'entrée multiple du bloc de traitement de l'information.

L'unité d'échange d'information à microprocesseur comporte également un commutateur destiné à aiguiller les informations, qui a un premier groupe de ses entrées-sorties multirles connecté aux bus de données bidirectionnels internes, et un deuxième broute de ses entrées-sorties multiples, raccordé à des deuxièmes entrées-sorties mul tirles des blocs d'écgange d'information d'un autre ensemble. Des premières entrées multiples du commutateur sont raccordées aux sorties multiples du bloc de traitement de l'information.

Elle contient de plus un bloc d'opérations conditionnelles servant à former les indicateurs de l'information à traiter et ayant son entrée-sortie raccordée à un bus externe, ses entrées-sorties multiples, connectées au bus de données bidirectionnels internes, son entrée multiple, reliée à un bus de micro-instructions, ses quatre entrées reliées osrectiverent auv sorties du bloc de registres, du compteur de bloc de traitement de l'in- formation et du commutateur, sa sortie étant raccordée a une deuxième entrée du bloc de commande.Les entrées-sorties multiples du bloc de commande sont reliées aux bus de données bidirectionnels internes, sa sortie multiple étant conne Eée aux entrées de commande de la totalité des blocs de l'unité.

Il est utile que le bloc de registres comporte un registre de stockage et un registre à décalage ayant leurs entrées-sorties multiples raccordées aux bus de données bidirectionnels internes, la sortie de bit poids fort du registre à décalage étant raccordée à l'une des entrées du bloc d'opérations conditionnelles.

Il est également utile que le bloc de traitement de l'information contienne des circuits comparateurs, de masquage et de priorité dont les sorties multiples sont réunies en un point commun relié à une entrée multiple du commutateur, que le groupe d'entrées multiples du comparateur et du circuit de masquage soit relié aux bus de données bidirectionnels internes, que leurs sorties multiples soit réunies entre elles en un point commun raccordé à l'entrée multiple du circuit de priorité, les entrées multiples du comparateur étant connectées à la sortie multiple du compteur et les sorties du circuit de masquage et du comparateur étant réunies entre elles en un point commun raccordé à l'une des entrées du bloc d'opérations conditionnelles.

Il est sréférab1e que le bloc d'opérations conditionnelles comporte un formateur de code de condition dont la sortie est raccordée à une deuxième entrée du bloc de commande, un circuit de masquage des indicateurs dont la sortie est réunie à l'entrée du formateur de code de condition en un point commun raccordé à un bus externe un registre dtindicateurs ayant ses quatre entrees raccordées, respectivement, aux sorties du bloc de registres, du compteur, du bloc de traitement de l'information et du commutateur et sa sortie multiple, reliée - une nremrèr entrée multiple du circuit de masquage des indicateurs, un registre de polarité du code de condition et un registre de masollage des indicateurs ayant leurs entrées-sorties multiples raccordées aux bus de données bidirectionnels internes, et leurs entrées multiples, raccordées au bus de micro-instructions, la sortie multiple du registre de masque des indicateurs étant raccordée a une deuxième entrée multiple du cricuit de masquage des indicateurs, et la sortie du registre de polarité du code de condition étant reliée à une deuxième entrée du formateur de code de condition.

Il est possible que le bloc de commande comporte un registre de modes de fonctionnement dont les entrées sorties multiples soient reliées aux bus de données bidirectionnels internes, un registre de micro-instructions ayant son entrée multiple raccordée au bus de microinstructions, un décodeur de micro-opérations ayant ses entrées multiples réunies à celles dudit registre de modes en un point commun raccordé aux sorties multiples du registre de micro-instructions, les sorties multiples du décodeur de micro-opérations étant raccordées a. entrées de commande de tous les blocs de l'unité et le bloc de commande contenant également une horloge interne ayant ses deux entrées raccordées, respectivement, au bus de lancement et à la sortie du bloc d'opérations conditionnelles, son entrée-sortie, au bus de synchronisation, et son entrée multiple, a' la sortie multiple du registre de modes de fonctionnement.

L'adjonction à l'unité d'échange d'information à micro-processeur d'un commutateur, d'un bloc de traitement de l'information, d'un bloc d'opérations conditionnelles et d'un compteur confère plus de rapidité au système, 9e traitement et l'analyse de l'information se faisant simultanément à l'échange de données. La présence du bloc d'opérations conditionnelles, avec le formateur de code de condition et le circuit de masquage des indicateurs, confère au système une sou-slesse de formation du code de condition et permet à l'unité d'échange d'information à microprocesseur de traiter divers codes de condition apparaissant lors du traitem.ent de l'information.Cela permet également d'accroître la capacité des blocs d'échange d'information par la réunion de plusieurs unités d'échange d'information à microprocesseur.

Grâce au registre de modes de fonctionnement intégré au bloc de commande et à la communication de celui-ci avec le bloc d'opérations conditionnelles, il est possible de multiplier les micro-instructions à exécuter, de modifier ces dernières suivant le code de condition et do. traiter les micro-instructions réitératives.

Dans ce oui suit, l'invention est décrite à d'un exemple de réalisation spécifique mais non limitatif, avec références aux dessins annexes qui représentent
- la figure 1, le schéma synoptique d'une unité échange d'information à microprocesseur, selon l'invention;
- la figure 2, le schéma fonctionnel d'un bloc de regist"c-s, selon l'nvention;
- la iigure 3 'e schéma fonctionnel d'un bloc de traitement de l'information, selon l'invention;
- le figure 4, le schéma fonctionnel d'un bloc d'opérations conditionnelles, selon l'invention;;
- la figure 5, le schéma fonctionnel d'un bloc de commande, selon l'invention.

L'unité d'échange d'information à microproce.sseur contient cor. ensembles de blocs d'échange d'information 11,12 et 2 (figure 1), dont 5?S entrées-sorties multiples 31,32 et 4 sont reliées à des bus de données bidirectionnels externes 51,52 et 6, un bloc dn logistes 7 avec des entréessorties bidirectionnelles 81 et 82 relises à des bus de données bidirec+ionne's internes 91 et 92 auxquels sont raccordées des deuxiémes entrées-sorties multiples 101 et 102 des blocs d'échange d'information 11 et 12 d'un même ensemble.

L'unité d'échange d'information à microprocesseur comporte également un bloc de commande Il qui e sa sortie multiple reliée à des entrées de commande 121,122,123 et 13 des deux ensembles de blocs d'échange d'infommation 11,12 et 2 et du bloc de registres 7, respectivement. Une entrée multiple 14 du bloc de commande Il est raccordée à un bus de micro-instructions 15, une entrée 16 est reliée un bus de lancement 17, une entrée-sortie 18 étant reliée un bus de synchronisation 19.

Il y a, de plus, un bloc de traitement 20 permettant la transformation de l'information au cours des échanges, un compteur 21 qui a ses entrées-sorties 22 et 222 (tout comme le groupe d'entrées multiples 231 et 232 du bloc 20) reliées aux bus de données bidirectionnels internes 91 et 92. La sortie multiple du compteur 21 est reliée à une entrée multiple 24 du bloc 20.

Il y a ensuite un commutateur 25 pour aiguiller l'information, qui a son premier groupe d'entrees-scrties multiples 261 et 262 relié aux bus de données bidirectionnels internes 91 et 92 et son deuxième groupe d'entrées-sorties multiples 27, relié à des deuxièmes entrées-sortes multiples du bloc d'échange d'information 2 de l'autre ensemble.

L'entrée multiple 28 du commutateur 25 est raccordée a la sortie multiple du bloc 20.

L'unité d'échange d'information à microprocesseur comporte de plus un bloc d'opérations conditionnel's 2a nouX former les indicateurs, qui a son entrée-sortie r raccordée à un bus externe 31, ses entrées-sorties mu'+in'es et et 322, reliées aux bus de données bidirectionnels internes 91 et 92 ; une entrée multiple 7 du bloc 2 est reliée au bus de ricro-instructions 15; des entrées 34,35, 36 et 37 sont reliées, respectivement, aux sorties du bloc de registres 7, du compteur 21 ru bloc de traitement de l'information 20 du commutateur 25. La sortie du bloc 29 est raccordée à une entrée 38 du bloc de commande 11, la sortie multiple de ce dernier étant relié aux entrées de commande 59, /Q, 41 et 42, respectivement, des blocs 21, 20, 25 et 29
Des entrées-sorties multiples 71 et 432 du bloc de commande 11 sont reliées aux bus de données bidirectionnels internes 91 et 92.

Le bloc de registres 7 (figure 2) contient un registre de stockage 44 et un registre à décalage 45 dont les entrées-sorties multiples 461 et 462 sont raccordées au bus de données bidirectionnels internes 91 et 92. La sortie de bit poids fort du registre à décalage 45 est accordée à l'entrée 34 du bloc 29.

Le bloc de traitement de lt ormation 20 (figure 3) comporte un comparateur 47, un circuit de masquage 48 et un circuit de priorité 49 dont les sorties multiples sont réunies entre elles an un point commun raccordé à l'entrée multiple 28 du commutateur 25 (figure 1).

Un groupe d'entrées multiples 5 1 et 502 du comparateur !7, et du circuit de masquage 48 (figure 3) est relié aux bus de données bidirectionnels internes et 92 leurs sorties multiples, réunies entre elles en un point commun étant raccordées à une entrée multiple 51 du circuit de priorité 49.

L'entrée multiple du comparateur 47 est reliée à la sortie multiple du compteur 21 (figure 17). Les sorties du circuit de masquage 48 (figure 3) et du comparateur 47 ont un point commun raccordé à l'entrée 36 du bloc 29 (figure 1).

Le bloc d'opérations conditionnelles 29 (figure 4) contient un formateur de code de condition 52 dont la sortie est raccordée n l'entrée 38 du bloc de commande Il (figure 1) et un circuit de masquage des indicateurs 53 (figure l). La sortie du circuit 53 est reliée à une entrée 54 du formateur 52 et au bus externe 31.

Il y a également un registre d'indicateurs 55 dont les entrées sont raccordées respectivement aux sorties
du b'oc de registres 7 (figure 1), du compteur 21, du bloc
de traitement de l'information 20 et du commutateur 25. La
sortie multiple du registre 55 (figure 4) est raccordée à une entrée multiple 96 au circuit 53.

Il y a en ruz outre un registre do polarité du code de condition 57 et un registre de masque des indicateurs 58,
qui ont leurs entrées-sorties multiples raccordées aux bus
de données bidirectionnels internes 91 et 92, et leurs
entrées multiples, au bus de micro-instructions 15. La
sortie multiple du registre 58 est raccordée à une entrée multiple 59 du circuit 53. La sortie Ru registre 57 est
raccordée à une entrée 60 du formateur 52.

Le bloc de commande 11 figure 5) comporte un
registre de modes de fonctionnement 64 dont les entrées
sorties multiples sont reliées air bus de données bndi.rec-
tionnels internes 91 et 92, un registre de micro-instructions
62 dont l'entrée mu'tiple est raccordée au bus de micro
instructions 15, un décodeur de micro-instructions 63 dont des entrées multiples 64 ont un point commun avec des
entrées multiples 65 du registre 61 raccordé aux sorties multiples du registre 62. Les sorties multiples du décodeur
63 sont raccordées aux entrées de commande 39, 40, 41 et
42 des blocs 21 (figure 1), 20, 25, 29.

il y a également une horloge interne 66 (figure 5)
dont les entrées sont raccordées, respectivement, au bus
de lancement 17 et à la sortie du bloc 29 (figure 1).

L'entrée-sortie de l'horloge interne 66 (figure 5) est reliée
au bus de synchronisation 19, son entrée multiple 67 étant
raccordée a la sortie multiple du registre 61.

Unité d'échange d'informations à micro?rocesseur
se présente comme un seul circuit intégré à haut niveau en
technologie CMOS, placé dans un boîtier a A2 broches.

La longueur de la donnée dus bus de données bidi
rectionnels externes 51S52 et 6 (figure 1) est de 8 bits;la micro-instruction arrivant par le bus de micro-instructions
15 a une longueur de 5 bits. Malgré le petit format de la
micro-instruction, le répertoire de micro-instructions porte
sur un grand nombre de différentes opérations.Cela tient à la présence du registre de modes de functinnement 61 (figure 5! comportant; # une bascule A de roue de microinstructions (voir le tableau 1 donnant les modes de fonctionnement de l'unité d'échange d'information N microprocesseur), une bascule B de décalages, une bascule D de reprise de la micro-instructon, une bascule C d'opérations conditionnelles et une bascule E de chargement des registres de service 57 (figure 4) et 58 avec la micro-instruction arrivant par le bus 15.

Tableau 1.

Bascule du Fonction Etat Modes de fonctionnement registre de de l'unité d'échange modes 61 d'information à micro
processeur
1 2 3 4
bascule de 0 1er groupe de micro
groupe de instructions
micro-ins
A tructions ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
1 2ème groupe de micro
instructions
bascule de
décalages O Opération sans décalage
B 1 opération avec décalage
dans le registre à
décalage
bascule l'exécution de la micro
d'opérations O instruction est soumise
C conditionnelles au code de condition
1 exécution incondition
nelle de la micro-ins
truction
Tableau 1 suite: 1 2 3 4
Bascule de micro-instruction non
reprise de O récurrente
la micro
instruction
D 1 La micro-instruction
fait la boucle Jusqu'S
l'apparition du code de
condition respectif
Bascule de la micro-instruction
chargement O correspond à l'une des
des registres opérations
de service
E 1 la micro-instruction
se charge dans les re
gistres de service
Chaque micro-instruction donne lieu à l'une des opérations définies dans le répertoire de micro-instructions de l'unité d'échange d'information à microprocesseur.Le répertoire de micro-instructions porte sur les opérations d'écriture et de lecture de l'information à destination ou en provenance des registres de service 57, 58 et 61 (fig'r), de commutation de l'information sur les bus de données bidirectionnels externes 51 (figure 1), 52 et 6, celles de transfert de l'information avec masquage, comparaison et arbitrage entre les bus de données bidirectionnels externes (par exemple, entre le bus 51 ou 52 et le bus 6) et celles de reformage.

Le registre de masque des indicateurs 58 (figure 4) a 4 bits de longueur et comporte les bascules suivantes : F, bascule de masque de la sortie du registre à décalage 45 (figure 2) ; G, bascule de massue de 'a sortie de report du compteur 21 (figure 1) H, bascule de masque de l'indicateur des informations traitées dans le bloc 20
I, bascule de masque de l'indicateur des informations transmises par le commutateur 25.

La fonction des bascules F, G, H et I et le comportement du circuit 53 (figure 4) en conformité avec les codes fournis par les bascules F, G, H et I du registre 58 sont résumés dans le tableau 2.

Tableau 2.

Bascules du Fonction Etat Comportement du circuit registre 58 53 en conformité avec
les codes du registre 58
1 2 3 4
bascule de l'information en prove
masque de la nance du registre à
sortie du re- O décalage est masquée
gistre à déca
lage
F
1 l'information en prove
nance du registre à dé
calage est démasquée
bascule de l'information en prove
masque de la nance du compteur est
sortie de masquée
report du
G compteur
1 l'information en prove
nance de la sortie de
report du compteur est
démasquée
Tableau 2 suite
1 2 3 4
bascule de l'indicateur de infor
masque de 0 mations traitées dans le
l'indicateur bloc 20 est masqué
des informations
traitées dans
H le bloc 20 ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
1 l1indicateur des infor
mations traitées dans le
bloc 20 est démasqué
bascule de l'indicateur des infor
masque de mations transmises par
l'indicateur le commutateur 25 est
des informa- masqué
tions trans- 0 mises par le
commutateur
25 ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
1 l'indicateur des infor
mations transmises par
le commutateur 25 est
démasqué
Au début, le bloc de commande Il reçoit par e bus 15 sur son entrée multiple 14 (figure 1) une microinstruction de chargement du registre de modes de Fonction nement 61 (figure 5), du registre de masque des indicateurs 58 (figure 4) et du registre de polarité du code de condition 57 a partir de l'un des bus de données bidirectionnels externes Si (figure 1) 52 et 6 La micro-instruction est accompagnée d'un signal de lancement acheminé par le bus de lancement 17 vers 'entrée 16 du bloc de commande Il.

Cette micro-instruction est mémoris-és dans le registre de micro-instructions 62 (figure 5) et décodée dans le décodeur de micro-opérations 63.

Les signaux de commande provenant du décodeur 63 ont pour effet le transfert de 1 information à partir des bus de données bidirectionnels externes Si (figure 1) 52 et 6, à travers les blocs d'échange d'information respectifs 11, 12 et 2, vers les bus de données bidirectionnels internes 91 et 92 et l'entrée de cette information dans les registres de service 61 (figure 5), 58 (figure 4) et 57. Si la micro-instruction commande le chargement des registres de service 61 (figure 5), 58 (figure 4) et 57 par la microinstruction suivante, la bascule E de chargement des registres de service (tableau î), faisant partie du registre 61 (figure 1), se met à 1.

La micro-instruction suivante accompagnée elle aussi du signal de lancement venant par le bus 17 (figure 1) s'implante, en fonction de la valeur de l'un de ses bits, soit dans le registre 61 (figure 5), soit dans les registres 58 (figure 4 > et 57. Le chargement de ces registres fixe les modes de fonctionnement de l'unité d'échange d'information à microprocesseur.

Le passage de chaque micro-instruction fait apparaître à l'entrée-sortie 18 (figure 1) du bloc de commande 11 un signal, témoin de l'exécution de la microinstruction ; il faut noter à ce propos que si ce signal manque, même en présence du signal de lancement suivant sur le bus de lancement 17, la micro-instruction suivante arrivant par le bus 15 n'est pas mémorisée par le registre de micro-instructions 62 (figure 5).

On va envisager, par exemple, le transfert d'un fichier long de k mots entre les bus de données bidirectionnels 51 (figure 1) et les bus de données bidirectionnels Cette opération implique l'exécution d'un microprogramme composé de trois micro-instructions.

La première micro-instruction charge le compteur 21 avec l'information sur la taille du fichier de k mots.

Cette information vient du bus de données bidirectionnel externe 6 à travers le bloc d'échange d'information 2 et le commutateur 25 sur le bus bidirectionnel interne 912 par où elle est ramenée aux entrées-sorties 221 du compteur 21 pour y être mémorisée. L'information sur la taille du fichier de k mots est en complément à 1, c'est-à-dire que si on y ajoute k, tous les bits du compteur 21 passent à 1.

Sur la deuxième micro-instruction, le registre 61 (figure 5) reçoit le code 00010 (tableau 1) représentatif du premier groupe de micro-instructions et de la reprise de la micro-instruction, le registre 57 (figure 4) reçoit un code correspondant à la polarité positive de la condition et le registre 58 reçoit le code 0100 (tableau 2) représentatif du démasquage du signal de report du compteur 21 (figure 1).

La troisième micro-instruction déclenche le transfert de l'information à partir des bus de données bidirectionnels externes 51 vers les bus de données bidirectionnels externes 52 en simultanéité avec ltévolution du compteur 21.

Le compteur 21 fournit alors un signal de report au bloc d'opérations conditionnelles 29. Comme le contenu du registre 58 (figure 4) commande le démasquage du signal de report du compteur 21 (figure 1), un signal représentatif du-report du bit poids fort du compteur 21 (compteur plein ou pas) apparat sur le bus externe 31. La sortie des indicateurs sur le bus externe 31 s'effectue en vue de l'affichage.

En cas de non-dépassement du compteur 21, un O
(polarit négative) vient à travers le formateur de code de condition 52 (figure 4) sur l'entrée 38 du bloc de commande 11 (figure 1). Etant donné que dans ce cas de
contenu du registre 57 (figure 4) correspond à la polarité positive de la condition, le signal a l'entrée 38(figure 1) du bloc est représentatif du non-respect de la condition.

L'effet en est ue. la troisième micro-instruction fait a boucle jusqu'à l'apparition à l'entrée 38 d'un signal confirmatif du respect de la condition, c'est-à-dire tant que le transfert du fichier de k mets n'est pas termine.

Cela tût, le bloc de commande Il délivre par son entrée-sortie 18. un signal témoignant de l'exécution de la troisième micro-instruction. Lorsque la troisième micro-instruction est en cours, l'indication du tassage entre les microcycles se fait par le circuit 66 (figure 5) au moyen d'impulsion envoyées sur le bus de synchronisation 19 (figure 1). Par micrccycle, on entend le temps de passage d'une micro-instruction unique.

Le transfert d'un fichier ainsi organisé confère à l'unité d'échange d'information à microprocesseur plus de rapidité, car elle n'a pas à émettre dans chaque microcycle la .micro-instruction suivante, c'est-à-dire que l'unité d'échange d'information à microprocesseur est orienté uniquement vers l'exécution de la micro-instruction et fonctionne à la frequence limite.

On neut considérer par exemple un échange d'information avec arbitrage en supposant que l'information
(demandes d'arbi+.rage) vient sur les bus de données bid- rectionnels externex 51, les masques de demandes arrivent par les bus dr données bidirectionnels externe-r 52 et le résultat de l'opération sort sur les bus 6
Le micro-programme c" échange d'informa*inn avec arbitrage se compose, lui aussi, de trois micro-instruction a
Le passage de la première micro-instruction a pour effet l'écriture des masques de demandes d'arbitrage dans le registre 44 (figure 2), c'est-s-dire que le bus de micro-instructions 15 (figure 1) reçoit, en même temps que le signal de lancement acheminé par le bus de lancement 17, le code de la micro-instruction respective. A partir du bus 52 l'information arrive à travers le bloc 12 sur le bus 9 pour entrer dans le registre 44 (figure 2) du bloc de registres 7 (figure 1).

Sur la deuxième micro-instruction, le registre 61 (figure 5) reçoit le code 10110 (tableau 1) représentatif du deuxième groupe de micro-instruions récurrentes, dont l'exécution est soumise au code de condition, le registre 58 (figure 4) reçoit le code 0010 (tableau 2) représentatif du démasquage de l'indicateur de l'information traitée dans le bloc 20 (figure I), et le registre 57 (figure 4) reçoit un code correspondant à la polarité négative du code de condition.

Vient ensuite la troisième micro-instruction déclenchant l'échange d'information av arbitrage. Dans ce cas, l'information est chargée dans le bloc d'échange d'information 11 et transférée par le bus 91 vers le groupe d'entrées multiples 231 du bloc 20 de traitement de l'information. En même temps, le contenu du registre 44 (figure 2) se transmet par les entrées-sorties multiples 462 et le bus 92 (figure 1) vers le groupe d'entrées multiples 232 du bloc de traitement d'informations 20.

Dans le bloc 20, l'information est appliquée au circuit de masquage 48 (figure 3), et de là, aux entrées multiples 51 du circuit de priorité 49.

Le circuit de priorité 49 détecte le 1 non masqué le plus prioritaire (arbitrage). A partir du bloc 20 (figure 1) l'information arrive à travers le commutateur 25 et le bloc d'échange d'information 2 sur le bus de données bidirectionnel externe 6. En même temps, le bloc 20 fournit un indicateur de l'information traitée (signal de comparaison à 0) au bloc d'opérations conditionnelles 29.

Comme le registre de masque des indicateurs 58 (figure 4) affiche un code 0010 (tableau 2) correspondant au démasquage de l'indicateur de l'information traitée dans le bloc 20, un signal représentatif de l'absence ou de la présence de demandes non masquées apparat sur le bus externe 31 (figure 1). Si les demandes non masquées manquent, et étant donné que le code du registre 57 (figure 4) est représentatif de la polarité négative de la condition, le signal à l'entrée-38 du bloc Il (figure 1) correspond au non-respect de la condition.Cela conduit à l'inhibition du transfert de l'information à travers le bloc 2 vers le bus de données bidirectionnel externe 6 et au bouclage de l'opération tant que le signal à l'entrée 38 du bloc Il n1 est pas représentatif du respect de la condition. Une fois la condition vérifiée, l'information est sortie sur le bus 6 et le bloc Il délivre sur l'un des bus de synchronisation 19 le signal de fin d'exécution de la microinstruction. Au cours du traitement de la micro-instruction, l'affichage de transition entre les microcycles est effectué par les impulsions venant du bloc Il sur le bus de synchronisation 1-9.

L'adjonction du cirait de priorité 49 (figure 3)permet d'étendre le domaine dtapplication de l'unité d'échange d'informations à micro-processeur, c'est-à-dire de l'utiliser pour la construction des arbitres d'unLbus et des coupleurs.

On va maintenant examiner la ddsérialissation des formats de données (l'information sérielle entre dans le bit poids faible du bus de- données bidirectionnel externe La La première micro-instruction arrivant sur le bus 15 charge les registres 61 (figure 5) par le code 05010 (tableau 1), le registre 57 (figure 4) par un code correspondant à la polarité positive de la condition, et le registre 58, par le code 1000 (tableau 2).

Sur la deuxième micro-instruction commandant le décalage, l'information est introduite dans le bit poids faible du registre à décalage 45 ( figure 2). L'opération fait la boucle jusqu' au chargementdu registre 45, ce qui fait apparaitre sur le bus de synchronisation 19 (figure 1) le signal de fin d'exécution de la micro-instruction.

Lorsque la micro-instruction est en cours, l'affichage de la transition entre les microcycles est opéré par les impulsions envoyées par le bloc 11 sur le bus de synchronisation 19.

L'unité d'échange d'information à microprocesseur est également capable d'exécuter les micro-instructions à deux périodes d'horloge (deux impulsions d'horloge dans un seul microcycle), tant simples que récurrentes, qui sont les micro-instructions de conversion octet-mot (8 bits16 bits) et mot-octet, tout comme les micro-instructions d'accès associatif (commutation par comparaison).

Il est possible d'augmenter au cours de 1 1échange la longueur de l'information à traiter par regroupement de plusieurs unités d'échange d'information à microprocesseur. La synchronisation mutuelle des unités s'effectue alors par la réunion entre eux des bus de synchronisation 19 de plusieurs unités d échange d' infor- mation à microprocesseur, et la prise en compte des conditions communes, par la réunion des bus externes 31
La possibilité d'accrottre les formats par la réunion de plusieurs unités d'échange d'information à microprocesseurs permet, sans sacrifier pour autant leur rapidité de fonctionnement, les échanges d'opérandes à plusieurs bits dont le- nombre est un multiple de 8. Il faut noter à ce propos que le regroupement des unités d'échange d'information à microprocesseur n'exige aucun matériel supplémentaire.

Bien entendu, l'invention n'est nullement limitée amodoede réalisation décritset représent krt été donné qu'à titre d'exemple. En particulier, elle comprend tous les moyens constituant des équivalents techniques des moyens décrits, ainsi que leurs combinaisnns si celles-ci sont exécutées suivant son esprit et mises en oeuvre dans le cadre-de la protection comme revendiquée.

Claims

REVENDICATIONS I. Unité d'échange d'information à microprocesseur, du type comportant deux ensembles de blocs d'échange d'information (11, 12, 2),dont les premières entréessorties multiples (31' 32' 4) sont reliées à des bus de données bidirectionnels externes (51' 52' 6), un bloc de registres (7) à entrées-sorties bidirectionnelles (81 82) reliées à des bus de données bidirectionnels internes (91' 92) auxquels sont réunies des deuxièmes entrées-sorties multiples (101, 102) du bloc d'échange d'information (11, 12) d'un même ensemble, un bloc de commande (11) qui a ses sorties multiples reliées à des entrées de commande (121, 122, 123) de deux ensembles de blocs d'échange d'information (11, 12, 2) et du bloc de registres (7), son entrée multiple (14) étant raccordée à un bus de micro-instructions (15), sa première entrée (16), à un bus de lancement (17), et son entrée-sortie (18), à un bus de synchronisation (19), caractérisée en ce qu'elle comprend : un bloc de traitement de l'information (20) pour transformer l'information au cours de l'échange, un compteur (21) dont les entrées-sorties (221, 222), tout comme un groupe d'entrées multiples (23î, 232) du bloc (20) de traitement de l'information, sont reliées aux bus de données bidirectionnels internes (91' 92)' la sortie multiple du compteur (21) étant reliée à l'entrée multiple (24) du bloc (20) de traitement de l'information, un commutateur (25) pour aiguiller l'information qui a un premier groupe de ses entrées-sorties multiples (261, 262) relié aux bus de données bidirectionnels internes (91' 92)' un deuxième groupe de ses entréessorties multiples (27), aux deuxièmes entrées-sorties des blocs d'échange d'information (2) d'un autre ensemble, une première entrée (28) multiple du commutateur (25) étant raccordée à la sortie multiple du bloc (20) de traitement de l'information, un blo' d'opérations conditionnelles (29) pour former des indicateurs de l'information traitée, qui a son entrée-sortie 3G raccordée à un bus externe (31 )! ses entrées-sorties multiples (32î, 322), aux bus de données bidirectionnels internes (91, 92), son entrée multiple (33), au bus de micro-instructions (15), et ses quatre entrées (34, 35, 36, 37), aux sorties du bloc de registres (7), du compteur (21), du bloc (20) de traitement de l'information et du commutateur (25), respectivement, tandis que sa sortie est raccordée à une deuxième entrée (38) du bloc de commande (11) qui a ses entrées-sorties multiples (431,

432) reliées aux bus de données bidirectionnels internes (91, 92) et sa sortie multiple, aux entrées de commande (39, 40, 41, 42) de la totalité des blocs (21, 20, 25, 29) de l'unité.

2. Unité d'échange d'information selon la revendication 1, caractérisée en ce que le blo de registres (7) comporte un registre de stockage (243 et un registre à décalage (45) dont les entrées-sorties multiples (461, 462) sont raccordées aux bus de données bidirectionnels internes (91 a 92) # la sortie du bit poids fort de registre à décalage (45) étant raccordée à l'une (34) des entrées du bloc (29) d'opérations conditionnelles.

3. Unité d'échange d'information selon l'une des revendications 1 et 2, caractérisée en ce que le bloc (20) de traitement de l'information comporte un comparateur (47), un circuit de masquage (48) et un circuit de priorité (49), dont les sorties multiples sont réunies en un point commun raccordé à l'entrée multiple (28) du commutateur (25), le groupe d'entées multiples (50î, 502) du comparateur (47) et du circuit de masquage (48) étant relié aux bus de données bidire- mon- nels internes (91, 92) et les sorties multiples destits comparateur et circuit de masquage étant réunies entre elles en un point commun raccordé à 11 entrée multiple (51) du circuit de priorité (49), l'entrée multiple du comparateur (47) étant reliée à la sortie multiple du compteur (21), et les sorties du circuit de masquage (48) et du comparateur (47) étant réunies en un point commun raccordé à l'une (36) des entrées du bloc (29) d'opérations conditionnelles.

4. Unité d'échange d'information selon l'une des revendications 1, 2 et 3, caractérisée en ce que le bloc (29) d'opérations conditionnelles comporte un formateur (52) de code de conditions dont la sortie est raccordée à la deuxième entrée (38) du bloc de commande (11), un circuit (53) de masquage des indicateurs de l'information traitée dont la sortie est reliée à l'entrée (54) du formateur (52) de code de conditions et au bus externe (31), un registre d'indicateurs (55) qui a ses quatre entrées raccordées respectivement aux sorties du bloc de registres (7), du compteur (21), du bloc de traitement de l'information (20) et du commutateur (25) 2 sa sortie multiple étant raccordée à une première entrée multiple (56) du circuit (53) de masquage des indicateurs, un registre (57) de polarité du code de conditions et un registre (58) de masque des indicateurs qui ont leurs entrées-sorties raccordées aux bus de données bidirectionnels internes (91' 92)' et leurs entrées multiples, au bus de micro-instructions (î5), la sortie multiple du registre (58) de masque des indicateurs étant raccordée à une deuxième entrée multiple (59) du circuit (53) de masquage des indicateurs, et la sortie du registre (57) de polarité du code de conditions étant raccordée à une deuxième entrée (60) du formateur (52) de code de condition.

5. Unité d'échange d'information selon la revendication 4, caractérisée en ce que le bloc de commande (11) comporte un registre (61) de modes de fonctionnement dont les entrées-sorties multiples sont reliées aux bus de données bidirectionnels internes (91' 92)' un registre de micro-instructions (62) dont l'entrée multiple est raccordée au bus de micro-instructions (63), un décodeur de micro-opérations (15) dont l'entrée multiple (64) a avec l'entrée multiple du registre (61) de modes -un point commun, raccordé à la sortie multiple du registre de micro-instructions (62), la sortie multiple du décodeur de micro-opérations (vis) étant raccordée aux entrées de commande de tous les blocs constituant l'unité, une horloge interne (66) ayant ses deux entrées raccordées respectivement au bus de lancement (17) et à la sortie du bloc (29) d'opérations conditionnelles, son entrée-sortie étant reliée au bus de synchronisation (19), et son entrée multiple (67), à la sortie multiple du registre (61) de modes de fonctionnement.