FR2462824A1 - Circuit logique avec circuits interferometriques a quanta asymetriques - Google Patents
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Abstract
L'INVENTION CONCERNE UN CIRCUIT LOGIQUE AYANT UN CIRCUIT INTERFEROMETRIQUE A QUANTA ASYMETRIQUES DONT LES ETATS LOGIQUES DE SORTIE CORRESPONDENT A L'ETAT DE TENSION DU CIRCUIT INTERFEROMETRIQUE. SELON L'INVENTION, LE CIRCUIT INTERFEROMETRIQUE COMPREND: UN CIRCUIT EN PARALLELE COMPRENANT UNE JONCTION DE JOSEPHSON J A UN COURANT DE SEUIL I, EN SERIE AVEC UN ELEMENT D'INDUCTANCE M AYANT UNE INDUCTANCE L, UNE JONCTION DE JOSEPHSON J A UN COURANT DE SEUIL I EN SERIE AVEC UN ELEMENT D'INDUCTANCE M AYANT UNE INDUCTANCE L, J ET M ETANT EN PARALLELE AVEC J ET M; UN MOYEN D'ALIMENTATION EN COURANT DE POLARISATION B POUR J ET J; UN MOYEN D'ALIMENTATION EN COURANT DE COMMANDE D AYANT DES ELEMENTS D'INDUCTANCE EN SERIE ELECTROMAGNETIQUEMENT COUPLES A M ET M; ET UN MOYEN D'ALIMENTATION EN COURANT DE SORTIE F ENTRE B ET LE CIRCUIT EN PARALLELE, L'AGENCEMENT ETANT TEL QUE LES RELATIONS QUI SUIVENT SOIENT SATISFAITES: IILLA, ET L IL IPH, A ETANT UN NOMBRE REELA 1 ET PH UNE UNITE DE QUANTUM DE FLUX EGALE A 210WB. L'INVENTION PERMET NOTAMMENT DE DIMINUER LE COURANT DE COMMANDE D'UNE POLARITE POUR COMMUTER L'ETAT DE TENSION DU CIRCUIT.
Description
I La présente invention se rapporte à un circuit
logique avec des Jonctions de Josephson, et plus particuliè-
rement à un circuit logique avec au moins un circuit
interférométrique à quanta asymétriquesayant des caracté-
ristiques du courant de polarisation en fonction du courant
de commande asymétriques.
Les portes logiques dans des circuits de forte impédance se composaient jusqu'à maintenant d'un circuit interférométrique à quanta symétriquescomme celui indiqué dans "Applied Physics Letters", 25, N0 7, Pages 426-428 (1974) dans l'article intitulé " Experimental observation of the switching transients resulting from single flux quantum transitions in superconducting Josephson devices" de P. Guéret. Dans un tel circuit interféromètrique à quanta symétriques,une jonction de Josephson J1 ayant un courant de seuil Ijl est reliée en série à un élément d'inductance ayant une inductance L1, et une jonction de Josephson J2 ayant un courant de seuil Ij2 est reliée en
série à un élément d'inductance ayant une inductance L2.
Ces deux circuits en série sont reliés en parallèle l'un
à l'autre et reçoivent un courant de polarisation IB.
Un courant de commande IC s'écoule dans deux éléments d'inductance en série qui sont électromagnétiquement couples aux inductances L1, L2, respectivement. A ce moment, les relations qui suivent sont établies: Ijl = Ij2, L1 = L2, et LiIjl = L2IJ2 <. 0 o 0 est une unité de quantum de flux égale à 2 x 10-15 Wb
L'état de tension d'un tel circuit interféro-
métrique à quanta symétriquesdépend du champ magnétique
produit par le courant de commande IC. Plus particulière-
ment, une caractéristique IB - IC a une courbe de seuil symétrique par rapport à l'axe du courant de polarisation IB et l'état de tension nulle a lieu dans une zone qui est déterminée par la valeur de seuil de IB et la courbe de seuil tandis qu'une tension définie a lieu à l'extérieur de cette zone. Cependant, cette courbe de seuil est étalée dans la direction de l'axe horizontal qui détermine le
courant de commande IC, et sa pente est de 1 au plus.
Un courant de commande d'une amplitude relativement importante et par conséquent une quantité importante de puissance consommée sont requis pour forcer le dispositif
à passer entre les tensions nulle et définie.
Dans une tentative vers l'amplification de la pente de la courbe de seuil à plus de 1, on peut utiliser un circuit interférométrique à quanta asymétriquescomme cela est décrit dans " Asymetric 2-Josephson-Junction Interferometer as a Logic Gate", de H. Beha, Electronics Letters, 31 %rs 1977, volume 13, N 7. Avec un tel dispositif, les valeurs des courants de seuil et des inductances sont asymétriques, c'est-à-dire Ijl Ij2 et L1 4 L2. Cependant, ce dispositif selon l'art antérieur ne présente qu'une faible étendue de courant de polarisation disponible pour la commutation entre les tensions nulle et définie, et ainsi ne couvre qu'une plage limitée de fonctionnement. Par ailleurs, il est
difficile de réduire l'amplitude du courant de commande.
En conséquence, un tel dispositif est pratiquement infaisable. La présente invention a pour objet un circuit logique perfectionné avec un circuit interférométrique à quanta asymétriques pouvant couvrir une plage accrue de fonctionnement et passer entre des tensions nulle et
définie avec un courant de commande de faible amplitude.
La présente invention a pour autre objet un circuit logique utilisant le circuit interférométrique
à quanta asymétriquesperfectionné, capable d'un fonction-
nement sur une large plage, ainsi qu'en fonctionnement très sensible avec un courant de commande de faible amplitude. La présente invention a pour autre obJet un circuit additionneur binaire utilisant des circuits
interférométriques à quanta asymétriques en combinaison.
Selon ltinvention, dans un circuit logique ayant au moins un circuit interférométrique à quanta asymétriques o les états logiques de sortie correspondent aux états
de tension du circuit interférométrique à quanta asymé-
triques,ce circuit interférométrique à quanta comprend un circuit en parallèle comportant une première jonction de Josephson ayant un courant de seuil I len série avec un premier élément d'inductance ayant une inductance Li et une seconde jonction de Josephson ayant un courant
de seuil IJ2 et en série avec un second élément d'induc-
tance ayant une inductance L2, la première jonction de Josephson et le premier élément d'inductance en série étant reliés en parallèle à la seconde jonction de Josephson et au second élément d'inductance en série;
un moyen d'alimentation pour fournir un courant de polari-
sation aux première et seconde jonctions de Josephson; un moyen d'alimentation pour fournir un courant de commande à des éléments d'inductance qui sont reliés en série l'un avec l'autre pour couplage électromagnétique respectivement avec les premier et second éléments d'inductance; et une ligne de sortie s'étendant d'une extrémité du circuit en parallèle, l'agencement étant tel que les relations qui suivent soient satisfaites: Ij2 / Ijl # L1 / L2 = a L1 # L2Ij2 < o a est un nombre réel supérieur à 1, et 4 O est une unité de quantum de flux égale à 2 x 10 15 Wb, afin que le courant de commande d'une polarité pour commuter l'état de tension du circuit interférométrique à quanta asymétriques
puisse être diminué.
Dans un aspect spécifique de l'invention, un certain nombre de circuits interférométriques à quanta asymétriques sont avantageusement combinés pour former un
circuit additionneur binaire.
L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci
apparattront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation et dans lesquels
- la figure 1 est un schéma d'un circuit inter-
férométrique à quanta asymétriquesconstruit selon la présente invention; la figure 2 est un graphique montrant une courbe du courant de polarisation en fonction du courant de commande du circuit de la figure 1; - la figure 3 est un graphique montrant une courbe du courant de polarisation en fonction du courant du commande d'un circuit interférométrique à quanta symétriques traditionnel;
- la figure 4 est un graphique expliquant la-
courbe de la figure 2; - la figure 5 est un graphique montrant une courbe d'un courant de polarisation en fonction d'un
courant de commande d'un circuit interférométrique à-
quanta asymétrique traditionnel; - la figure 6 est une vue en plan, des parties étant arrachées, d'une structure du circuit de la figure 1; - la figure 7 est une coupe faite suivant la ligne VII-VII de la figure 6; - la figure 8 est un schéma d'un circuit logique ayant le circuit interférométrique à quanta.asymétriques selon l'invention; - la figure 9 est une table de vérité pour le circuit logique de la figure 8; - la figure 10 est une schéma d'un circuit
d'une porte OU exclusif ayant les circuits interféro-
métriques à quanta asymétriques selon l'invention; - la figure 11 est une table de vérité pour le circuit de la figure 10; - la figure 12 est un circuit logique majoritaire ayant le circuit interférométrique à quanta asymétriques selon l'invention; - la figure 13 est une table de vérité pour le circuit de la figure 12; - la figure 14 est un schéma d'un circuit aiUonreir binaire complet ayant le circuit interférométrique à quanta asymétriques selon l'invention; - la figure 15 est un schéma des temps illustrant le fonctionnement du circuit de la figure 14; - la figure 16 est une table de vérité pour le cricuit de la figure 14;
- la figure 17 est un schéma d'un circuit demi-
additionneur binaire ayant les circuits interférométriques à quanta asymétriques selon la présente invention; et - la figure 18 est une table de vérité pour le
circuit de la figure 17.
Comme on peut le voir sur la figure 1* un circuit interférométrique à quanta asymétriques selon la présente invention comprend un circuit K1 comprenant une jonction de Josephson J1 ayant un courant de seuil Iji et reliée en série à un élément d'inductance M1 ayant une inductance L1, et un circuit K2 comprenant une jonction de Josephson J2 ayant un courant de seuil Ij2 supérieur au courant de seuil Ijl et relié en série avec un élément d'inductance M2 ayant une inductance L2, les circuits K1, K2 étant en parallèle l'un avec l'autre pour former un circuit Q. L'agencement est tel que les relations soient établies: L1 ' Ijl!L2 ' Ij2 < 40' et Ij2/Ijl # L1/L2 = a ? 1 o 0 est une unité de quantum de flux égale à
2,07 x 10 15 Wb, et a est un nombre réel.
Le circuit Q est placé dans un moyen d'alimentation B en courant de polarisation et une ligne de sortie F est reliée par un élément d'impédance R, tel qu'une résistance, au moyen d'alimentation en courant de polaisation B
conduisant à une borne du circuit Q. Un moyen d'alimenta-
tion en courant de commande D est relié à deux éléments
d'inductance en série M3, M4, respectivement électro-
magnétiquement couplés aux éléments d'inductance Ml, M2 dans le circuit Q. En supposant qu'un courant de polarisa- tion IB est appliqué d'une source de courant de polarisation pour s'écouler par le moyen d'alimentation en courant de polarisation B, et est divisé en courants IB1 et IB2 qui traversent respectivement bs éléments Ml. M2 dans le circuit Q, la relation qui suit est établie: IB2 = a.IB1 Les éléments d'inductance M1 à M4 sont reliés de façon que quand un courant de commande IC s'écoule d'une source de courant de commande par le moyen d'alimentation en courant de commande D, le courant induit dans l'élément d'inductaoce M1 par l'élément d'inductance M3 s'écoule dans la même direction que le courant induit dans l'élément d'inductance
M2 par l'élément d'inductance M4.
Avec un tel agencement, une combinaison du courant IB s'écoulant dans le moyen d'alimentation en courant de polarisation B avec le courant I s'écoulant dans le moyen d'alimentation en courant de commande D, permet au circuit Q d'être soit à un état de tension nulle ou
à un état de tension définie.
En plus de détail, le circuit Q a une courbe ou caractéristique IB-IC ayant une courbe de seuil A représentée sur la figure 2, la courbe étant obtenue en représentant des points de commutation o l'état de tension nulle passe à l'état de tension définie selon les grandeurs du courant IB sur l'axe des ordonnées et le courant IC
sur l'axe des abscisses, en coaoednnées cartésiennes.
Quand les valeurs pour les courants IBI IC ont une position coordonnée dans la zone définie par la courbe de seuil A, le circuit Q est à l'état de tension nulle et quand la position coordonnée est en dehors de cette zone, le
circuit Q est à un état de tension définie.
Plus particulièrement, dans la condition o L1 / L2 = a > 1, le courant de polarisation IB est divisé en courant IB1 qui s'écoule dan 2e circuit K1 et courant IB2 = a 'Bi qui s'écoule ans le circuit K2. Le courant de polarisation qui s'écoule dans le circuit K2 est a fois aussi important que le courant de polarisation qui s'écoule dans le circuit K1. Quand le courant IB2 et le courant IB1 sont respectivement plus petits que les courants de seuil Ij2 et Ij1 le circuit Q est à l'état supraconducteur. A ce moment, le courant de commande IC passe par le moyen d'alimentation D dans la direction de la flèche sur la figure 1 (le courant de commande est supposé être positif dans cette direction), produisant un champ magnétique dirigé du verso au recto de la feuille du dessin. Alors, un courant de blindage IS traverse le circuit Q à l'état supraconducteur dans la direction de la flèche sur la figure 1, afin de produire un champ magnétique dirigé du recto au verso pour annuler le champ magnétique produit par le courant de commande I. Le courant de blindage Is est ajouté au courant IB2 et annule le courant IBI* Quand le courant combiné I. + IB2 atteint le courant de seuil Ij2 de la jonction de Josephson J2 * cette jonction passe à un état conducteur normal, tandis que la jonction de Josephson J1 ne passe pas un état conducteur normal du fait des courants combinés IS-IB1, même si le courant de seuil Iji est plus faible que le courant de seuil I,2- Quand la jonction J2 est à l'état conducteur normal, le courant de blindage IS disparaît, ensuite un courant Ig induit par le courant de commande + IC par induction électromagnétique, traverse
le circuit Q dans la direction de la flèche sur la figure 1.
Ce courant induit Ig s'additionne au courant IB1, et le courant combiné résultant Ig + IB1 atteint le courant de seuil Ijl de la jonction de Josephson J1, avec pour résultat que les circuits K1, K sont rendus normalement conducteurs et le circuit Q est a l'état de tension définie, provoquant l'écoulement d'un courant IF par la ligne de sortie F à travers la résistance R. En conséquence, en choisissant une valeur appropriée pour a, on peut disposer d'une partie A2 de la courbe de seuil Aayant une pente inférieure à 1, par rapport au courant de
commande + IC et qui a une extrémité à un point d'in-
flexion P0 sur l'axe de IB' Une partie A3 de la courbe de seuil A sera décrite. Quand le courant de polarisation est réduit pour rendre le courant combiné 'BI - 1S négatif, le courant IB1 - IS peut atteindre le courant - Ii avant que le courant combiné IB2 + IS n'atteigne le courant Ij2. avec pour résultat que la jonction J1 passe d'abord à l'état de tension définie. Plus le courant de polarisation est faible, plus le courant de commande I est suffisant pour
que cela ait lieu. Ainsi, la partie A de la courbe de;-
seuil A a une pente négative.
Quand la direction de l'écoulement du courant de commande IC est inversée afin de forcer un courant - IC à s'écouler, on obtient une partie A1 de la courbe de seuil A qui est plus raide que lapartie k2par rapport à l'axe de IC. Plus particulièrement, à ce moment, le courant de blindage IS est ajouté au courant I'1, et avec un courant de seuil Ijl plus faible que le courant de seuil IJ2, le circuit Q peut entrer en état de tension définie avec une valeur plus faible pour le courant de commande Ic. Par conséquent, on dispose d'une partie de
courbe A1 qui est plus raide que la partie de courbe A2.
Sous la conduction du courant de commande-IC, pour IB ayant une valeur au point P1 qui est en-dessous du point d'inflexion P0 et dans la zone définie par la courbe de seuil A et pour - IC ayant une valeur au point P3 qui est à la droite du point P et par conséquent dans la zone, un point de cordonnée P4 est déterminé auquel
est réalisé l'état de tension définie.
Quand les deux courants IB et IC sont nuls, le circuit Q est à l'état de tension nulle. Quand le courant IB est nul et que le courant IC a une valeur au point P3 sur la figure 2, le circuit Q est également à l'état de tension nulle. Quand le courant IB a une valeur au point PI et que le courant IC est nul, le circuit Q est également à l'état de tensionnulle. Sous la conduction du courant de commande + IC * le circuit Q est à l'état de tension nulle quand le courant IB a une valeur au point P1 et le courant I a une valeur positive au point P5. Cependant, le circuit Q passe à l'état de tension définie quand le
courant IC augmente jusqu'à une valeur au point P6 ou P7.
le courant IB étant toujours au point P1.
On comparera maintenant les caractéristiques
d'un circuit interférométrique à quanta symétriques tra-
ditionnel et d'un circuit interférométrique à quanta asymétriques selon la présente invention. Comme le montre la figure 3, la courbe IB-IC du circuit traditionnel est
étendue comme cela est indiqué par la ligne en trait plein.
Afin de passer entre les états de tension à un courant constant de polarisation, le circuit doit être alimenté en un courant positif de commande + IC qui correspond à l'intervalle entre le point C (zone de tension nulle) et un point A (zone de tension définie) ou un courant négatif de commande - IC qui correspond à l'intervalle entre le point C et le point B (zone de tension définie). Pour améliorer une telle courbe, il est nécessaire que la pente de la courbe de seuil soit plus raide et prenne la forme
illustrée par la ligne en pointillé sur la figure 3.
Selon le circuit interférométrique à quanta asymétriques de la présente invention, la courbe est
représentée par la ligne en trait plein sur la figure 4.
Si l'on superpose la courbe représentée par la ligne en pointillé, que l'on obtient en inversant la direction du courant de commande, sur la ligne en trait plein, on peut obtenir la courbe caractéristique combinée représentée
par la partie hachurée sur la figure 4, qui est sensible-
ment la même que la ligne en pointillé sur la figure 3.
Le circuit interférométrique à quanta asymétriques de Beha présente la courbe caractéristique représentée par la ligne en trait plein sur la figure 5. Comme le point le plus élevé de la courbe est décalé de aS par rapport à l'axe IB, il faut un courant négatif de commande relativement important pour atteindre le point B (zone de tension définie). Par ailleurs, quand un courant de polarisation supérieur au point D est fourni, il en résulte l'état de tension définie. Par conséquent, un courant de polarisation ayant une grandeur entre les points D et E est difficile à employer dans la pratique. On ne peut utiliser un tel courant de polarisation quand deux circuits sont superposé par leurs caractéristiques ayant des courants de commande de polarités opposées. Ceiypedechrcuit a
présenté jusqu'à maintenant une plage étroite de fonc-
tionnement. Au contraire, avec le circuit selon l'invention, une caractéristique ayant une courbe de seuil représentée partiellement par la ligne en pointillé sur la figure 5 permet d'effectuer la commutation de tension par un faible courant de commande, ce qui donne au circuit une grande
plage de fonctionnement.
Une expérience a indiqué qu'avec a compris entre 1 et 20, de préférence entre 1 et 10, on obtient une caractéristique IB - o u S $ O et la partie A1 de la courbe de seuil A sur la figure 2 a une pente supérieure à 1. Les figures 6 et 7 montrent un détail de structure du circuit interférométrique à quanta asymétriques illustré sur la figure 1, et sur ces figures des pièces identiques ou correspondantes portent des repères identiques ou correspondants. Un substrat isolant 11 supporte une couche supraconductrice 12 de mise à la masse sur laquelle est disposée une couche isolante 13. Une électrode 14 est montée sur la couche isolante 13 et elle est couverte d'une couche isolante 15 à l'exception de deux régions o sont disposées des barrières 16 et 17 pour former des jonctions
de Josephson J1 ' J2, respectivement. Une électrode 18-
est montée sur la couche isolante 15 et elle relie les barrières 16 et 17. Une couche isolante 19 couvre l'électrode 18 et la couche isolante 15, et elle est liée à la couche isolante 13. Le moyen d'alimentation en
courant de commande D s'étend sur la couche isolante 19.
Le moyen d'alimentation en courant de polarisation est relié à une extrémité à l'électrode 18 à laquelle est reliée une ligne de sortie logique F, la ligne F étant reliée, à son autre extrémité, à une résistance R. L'autre extrémité du moyen d'alimentation en courant de polarisation B est reliée à l'électrode 14. Avec cet agencement, l'électrode 18 constitue une inductance telle que le dispositif d'alimentation en courant de commande D et 1 'électrode 18 sont électromagnétiquement couplés l'un
à l'autre.
La figure 8 montre un circuit logique utilisant le circuit interférométrique à quanta asymétriques décrit en se référant aux figures 1 à 7, aucune source de courant n'étant représentée sur la figure 8 pour la clarté de l'illustration. Des repères identiques ou correspondants indiquent des pièces identiques ou correspondantes sur les figures 1 et 8. La structure du circuit logique de la figure 8 est sensiblement la même que celle du dispositif de la figure 1 à l'exception que le moyen D d'alimentation en courant de commande est remplacé par deux moyens d'alimentation en courant de commande D1 et D2 comprenant des éléments d'inductance M3, M4 et M5, M6, respectivement,
oes Nments M3, M5 et M4, M6 étant électomagtLquementcai repectL-
vement aux éléments d'inductance M1 et M dans le circuit Q. Le courant de polarisation IB est divisé en courants IB1
et IB2 traversant respectivement les éléments M1, M2.
Les éléments M3,M4 sont électromagnétiquement couplés aux éléments M1, M2, respectivement, ainsi quand un courant de commande IC1 traverse le moyen d'alimentation D1, un courant IC11 est électromagnétiquement induit dans l'élément M1, qui s'écoule dans la même direction que le courant IB1 et un courant Ic12 est électromagnétiquement induit dans l'élément M42, qui s'écoule en direction opposée au courant IB2. Les éléments M5,M6 sont électromagnétiquement couplés aux éléments M1, M2 respectivement, ainsi quand un courant de commande IC2 traverse le moyen d'alimentation D2, un courant IC21 est électromagnétiquement induit dans l'élément M1, qui s'écoule en direction opposée au courant IB1, et un courant IC22 est électromagnétiquement induit dans l'élément M2 qui s'écoule dans la même direction que le courant IB2 Avec un tel agencement, on suppose que le courant IB a la valeur du point P1 sur la figure 2 et que les valeurs absolues des courants IC1 et IC2 sont égales au point P3, le courant IC1 s'écoulant en direction directe et le courant IC2 en direction inverse en termes du courant IC sur la figure 2, c'est-à-dire que les courants IB, IC1 et IC2 sont choisis de façon que la position coordonnée des courants IB, ICl soit indiquée par le point P5 et que la position coordonnée des courants IB, IC2 soit indiquée par le point P4. Les valeurs des courants IB, IC1 et IC2 répondant à ces conditions sont représentées ici par le nombre binaire "1". On suppose également que quand les courants IB, IC1 et IC2 sont tous nuls, leurs valeurs sont des nombres binaires "0", et que la présence du courant IF ramifié du courant IB dans la ligne F représente le nombre binaire "1", son absence
représentant le nombre binaire "0".
Le courant IB étant à "1", le courant IF devient "1" quand seul le courant IC2 est à "1" et le courant IF devient "O" pour les autres valeurs des courants IC1, IC2 comme cela est indiqué par la table de vérité de la figure 9. Quand les deux courants IC1, IC2 sont à "1", un courant positif + IC et un courant négatif - IC de même valeur absolue's'écoulentenmême temps, il n'y a
donc pas de courant de commande.
La figure 10 montre un circuit logique OU
exclusif, ayant un certain nombre de circuits interféro-
métriques à quanta asymétriques selon la présente inventioe Des pièces correspondantes sont désignées par des repères correspondants sur les figures 8 et 10. Le circuit logique comprend deux circuits G1 et G2, chacun ayant la même structure que le circuit représenté sur la figure 8,
l'élément d'impédance R associé au circuit G2 étant omis.
Les circuits Q dans les circuits logiques G1, G2 sont reliés en série l'un à l'autre dans le moyen d'alimentation en courant de polarisation B, et les éléments d'inductance M1, M2 du circuit Q dans le circuit logique G2 sont électromagnétiquement couplés auxmoyensd'alimentation en courant de commande D1, D2. Les autres agencements du circuit sont les mêmes que sur la figure 8. En supposant que le courant IC1 traversant le moyen d'alimentation D1 induit électromagnétiquement des courants I'c11 et I'C12 qui traversent respectivement les éléments M1 et M2 respectivement, du circuit G2, le moyen d'alimentation D1 est électromagnétiquement couplé aux éléments M1, M2 du circuit G2 et les courants I'C11 et I'C12 s'écoulent respectivement en direction opposée et dans la même direction que les courants IB1 et IB2 qui s'écoulent dans les éléments M1, M2 du circuit G2 en se basant sur le courant IB s'écoulant dans le moyen d'alimentation B. En supposant également que le courant IC2 s'écoulant dans le moyen d'alimentation D2 induit électromagnétiquement des courants I C21 et I C22 qui s'écoulent respectivement à travers les éléments M1, M2 du circuit G2, le moyen d'alimentation D2 est électromagnétiquement couplé aux éléments M1, M2 du circuit G2, et les courants I'C21 et I'C22 s'écoulent respectivement dans la même direction et en direction opposée aux courants IB1 et IB2 s'écoulant
dans les éléments M1, M2, du circuit G2.
Avec cet agencement, le circuit Q dans le circuit logique G1 fonctionne de façon que ses états de tensions nulle et définie soient basés sur les combinaisons des courants IB, IC1 et IC2 de la même façon que pour l'agencement du circuit de la figure 8. Dans le circuit Q du circuit logique G2, les courants I'C11 et I'12 et les courants I'C21 et I"C22 s'écoulent en direction opposée par rapport aux courants 111 et I'C12 et les courants IC21 et IC22, respectivement. Par conséquent, Le circuit G2 n'est à son état de tension définie que quand le courant IC2 est à "Ou et que les courants IB et Ici sont à "1". Comme les circuits Q, Q des circuits logiques G1, G2 sont reliés en série dans le moyen commun d'alimentation en courant de polarisation B, il n'y a pas
de possibilité que les circuits G1 et G2 soient simultané-
ment à l'état de tension définie. Quand l'un des circuits G1 ou G2 est à l'état de tension définie, le courant IF s'écoule dans la ligne de courant de sortie F partant du
circuit G1.
En supposant que l'on fasse correspondre les courants Ici et IC2 s'écoulant respectivement dans les moyens d'alimentation encourant à l'entrée D1 et D2 aux signaux logiques reçus X et Y respectivement, et que l'on fasse correspondre le courant IF s'écoulant dans le moyen d'alimentation en courant de sortie F à un signal logique de sortie Z, le signal logique de sortie Z n'est à "1" que quand l'un des signaux d'entrée X ou Y est à "1", ce qui est la fonction du circuit logique OU exclusif. Une telle fonction logique OU exclusif est ainsi rendè possible par un simple agencement comprenant quatre jonctions de Josephson, quatre éléments d'inductance et un élément d'impédance. Même si les signaux reçus X et Y sont d'un niveau relativement bas, la fonction logique OU exclusif peut être accomplie rapidement, sans nécessiter une consommation accrue de courant. Par ailleurs, la structure
générale du circuit est de dimension relativement petite.
Comme un seul circuit interférométrique à quanta asymé-
triques au plus sera à l'état de tension définie, ce circuit logique peut produire une tension de sortie du même niveau que la sortie d'un circuit logique comprenant une porte constituée d'un circuit interférométrique à
quanta asymétriques, assurant-ainsi une bonne correspon-
dance entre les deux circuits logiques.
"Cryotron Exclusive OR Function", deP1S.Larúiban, IBM.
Technical Disclosure Bulletin, volume 15, NO 5, Octobre 1972, décrit un circuit logique OU exclusif ayant une
porte fondamentale composée de jonctions de Josephson.
Cependant, du fait de l'emploi de longues jonctions de Josephson, lecircuit de cette référence nécessite une
consommation accrue de courant et sa vitesse de fonction-
nement est lente.
Un circuit logique majoritaire représenté sur la figure 12 utilise un circuit interférométrique à quanta asymétriques selon la présente invention. Des courants de commande IC1 It2 et IC3 s'écoulent respectivement à travers des moyens d'alimentation D1, D2 et D3 dans la même direction que le courant positif de commande IC représenté sur la figure 2. On suppose que le courant IB a la valeur du point P1 sur la figure 2 et que les valeurs absolues des courants Ic1, IC2 et IC3 sont égales au point P3. On suppose également que les courants IB1, IC1, IC 2 et IC3 sont choisis de façon que la position coordonnée des courants IBI, Ic1 soit indiquée par le point P5 sur la figure 2, qui est dans la courbe de seuil A, que la position coordonnée du courant IB1 et la somme des courants IC1 et IC2 soit indiquée par le point P6 et que la position coordonnée du courant IB1 et la somme des
courants IC1, IC2 et IC3 soit indiquée par le point P7-
les points P6 et P7 étant alors en dehors de la courbe A. Les valeurs des courants IB1, IC1, IC2 et IC3 répondant à ces conditions sont représentées ici par le nombre binaire "1". On suppose également que quand les courants IB1, IC1 et IC2 sont tous nuls, leurs valeurs sont des nombres binaires "0O et que la présence du courant IF1 ramifié du courant IB1 dans la ligne de sortie F1 représente un nombre binaire "1e et son absence un nombre
binaire "O".
Le courant IB1 étant à "1", le courant IF1 ne devient "1" que quand deux ou plus des courants IC1, IC2 et IC3 sont à "1", et le courant IF1 devient "O" pour toutes les autres valeurs des courants IC1, IC2 et IC3 comme cela est montré par la table de vérité de la
figure 13.
Dans la description qui précède, le circuit
logique majoritaire (figure 12) et le circuitlogique OU exclusif (figure 10) ont été représentés comme incorporant des circuits interférométriques à quanta asymétriques selon la présente invention. Ces circuits logiques peuvent avantageusement être combinés pour construire des circuits
additionneurs comme on le décrira ci-après.
Un circuit additionneur binaire complet selon l'invention comprenant un n ème étage comme cela est indiqué sur la figure 14 utilise un circuit logique majoritaire H tel que celui représenté sur la figure 12 et deux circuits logiques OU exclusif N1 et N2 dont chacun est le même que celui représenté sut la figure 10. Les (n-1) ème et (n+1) ème étages équivalents sont reliés en tandem avec le n ème étage pour un fonctionnement
d'additionneur complet en parallèle.
Le circuit logique majoritaire H a un moyen d'alimentation en courant de polarisation B1 qui est relié
en série à un moyen d'alimentation en courant de polarisa-
tion B2 du circuit logique OU exclusif N. constituant un moyen d'alimentation en courant de polarisation Ae1. Le moyen d'alimentation en courant de polarisation B2 du
circuit logique OU exclusif N2 est désigné par Ae2.
Un moyen d'alimentation en courant d'entrée Di du circuit H et un moyen d'alimentation en courant d'entrée D4 du circuit N1 sont reliés en série l'un à l'autre pour
servir de moyen d'alimentation en courant d'entrée AUn.
Le circuit H a également un moyen d'alimentation en courant d'entrée D2 qui est relié en série à un moyen d'alimentation en courant d'entrée D5 du circuit N1, les moyens d'alimentation D2, D5 constituant un moyen
d'alimentation en courant d'entrée AVn. Un moyen d'alimen-
tation en courant d'entrée ACnI1 est constitué d'un moyen d'alimentation en courant d'entrée D3 du circuit H et d'un moyen d'alimentation en courant d'entrée D5 du circuit N21 les moyens D3, D5 étant reliés en série l'un à l'autre. Le circuit N1 a un moyen d'alimentation en courant de sortie F2 en série avec un moyen d'alimentation en courant d'entrée D4 du circuit N2, les moyens F2, D4 servant de moyen d'alimentation en courant d'entrée et de sortie ANn. Le moyen d'alimentation en courant de sortie F1 du circuit H sert de moyen d'alimentation en courant de sortie ACn, et le moyen d'alimentation en
courant de sortie F2 du circuit N2 sert de moyen d'alimen-
tation en courant de sortie ASn. Les moyens d'alimentation
en courant de polarisation A1 et Ae2 reçoivent respecti-
vement des signaux de temporation e1 et e2, Les moyens d'alimentation en courant d'entrée AUn et AVn reçoivent respectivement des signaux logiques d'entrée Un et Vn pour le n ème étage. Le moyen d'alimentation en courant d'entrée ACnl reçoit un signal logique de retenue Cni1
pour le (n-1) ème étage précédent.
On décrira le fonctionnement du circuit addition-
neur complet en se référant à la figure 15 qui est un schéma des temps montrant les relations entre les divers signaux d'entrée et d'horloge, la figure 15 illustrant, à titre d'exemple, la situation o le premier signal d'entrée ou reçu Un est à "1", le second signal reçu Vn est à "O", et le signal de retenue Cn-1 du (n-1)ème étage précédent, est à "1", tous les signaux devant être additionnés au n ème étage. Deux entrées Ui et Vi à additionner sont appliquées à tous les étages en un temps To. Sur la figure 15, le signal Un à "1" et le signal Vn à "0" sont appliqués aux entrées du n ème étage. En un temps T1, le signal d'horloge e1 est appliqué comme polarisation aux circuits H et N1 tandis que le calcul est effectué. Le circuit H produit un signal de sortie "0" quand seule son entrée Un est à "1" et le circuit N1 produit une sortie N. de "1". Les signaux de retenue sont
progressivement établis à partir des étages inférieurs.
En un temps T2, le-signal de retenue Cn-1 est appliqué du (n-1)ème étage et un calcul de 2 oté de 3 est effectué dans le circuit H, ensuite le signal de retenue Cn est
établi comme étant "1" au n ème étage sur la figure 15.
Quand les signaux de retenue Ci ont été établis pour tous les étages, le signal d'horloge e2 est appliqué au circuit N2 en un temps T3 pour effectuer l'opération de OU exclusif des signaux Nn et Cn 1. Un signal d'addition Sn est déterminé comme étant "O" au n ème étage sur la figure 15. De même, les signaux d'addition Si sont déterminés simultanément pour tous les étages, complétant le calcul de l'additionneur binaire complet
en parallèle. Avec un tel agencement d'un circuit addi-
tionneur, seules trois portes sont nécessaires pour la commutation à un étage. En conséquenoe, le nombre de portes est bien inférieur aux additionneurs traditionnels,avec pour résultat que les retards aux portes sont réduits et par conséquent le temps de fonctionnement du circuit
additionneur est écourté.
Du fait de la priorité entre le courant de
polarisation et le courant de commande pendant la commuta-
tion de tension du circuit interférométrique à quanta asymétriques, il est nécessaire que le circuit OU exclusif reçoive le signal de polarisation après établissement des deux entrées. Cependant, il n'y a pas de limite imposée sur le circuit logique majoritaire en ce qui concerne les cadences ou temporisations des circuits d'entrée et de polarisation, sauf que toutes les entrées
saientétablîes quand la porte reçoit le signal de polarisa-
tion. Le circuit Ni dans le circuit additionneur complet doit par conséquent recevoir le signal d'horloge quand les signaux Un, Vn ont été établis. Cependant, le signal d'horloge peut être appliqué au circuit H soit avant ou après établissement des signaux Un, Vn et Cn1. Tandis que sur la figure 14, le signal e1 est appliqué en synchronisme par les lignes en série, aux circuits H et Ni, un--laacenErtn'estpas nécessaire pour le fonctionnement du circuit additionneur complet selon l'invention. Le circuit additionneur complet peut être actionné en appliquant le signal d'horloge e1 comme signal de polarisation au circuit H, en appliquant le signal d'horloge e2 comme signal de polarisation au circuit N1 après établissement des signaux Un, Vn et en appliquant-un signal d'horloge supplémentaire e3 (non représenté)au circuit N2 après
établissement des signaux Nn, Cn-1.
Comme on l'a décrit ci-dessus en se référant à la figure 14, le premier moyen d'alimentatyion en courant d'entrée du circuit H est relié en série au premier moyen d'alimentation en courant d'entrée du circuit Ni, et le second moyen d'alimentation en courant d'entrée du circuit H est relié en série au second moyen d'alimentation en courant d'entrée du circuit N1. Un tel câblage n'est cependant pas une nécessité, tant que les entrées Un, Vn et le signal de retenue Cn-l sont appliqués au circuit H, les signaux Un, Vn au circuit N1 et la sortie Nn du circuit N1 et le sigal de retenue Cn-1 au circuit N2 Par exemple, le signal Un peut être appliqué en parallèle au premier moyen d'alimentation d'entrée du circuit H et
au premier moyen d'alimentation d'entrée du circuit N1.
Bien que dans le mode de réalisation illustré on ait utilisé, pour expliquer le fonctionnement du circuit additionneur complet représenté sur la figure 14, le signal Un à "1 ", le signal Vn à "Olt et le signal Cn-1 à "1", d'autres combinaisons des valeurs de ces signaux peuvent être utilisées comme cela sera apparent à ceux
qui sont compétents en la matière.
La figure 16 montre une table de vérité pour les signaux d'entrée Un, Vn et le signal de retenue d'entrée Cn-1 1 et les valeurs résultantes du signal de retenue
de sortie Cn et du signal de sortie Sn.
Le circuit additionneur binaire de la figure 14 a la fonction d'un circuit additionneur binaire complet, et il se compose d'un circuit logique majoritaire comprenant deux jonctions de Josephson et deux éléments d'inductance, deux circuits logiques OU exclusif comprenant quatre jonctions de Josephson et quatre éléments d'inductance, et trois résistances. Le circuit additionneur a ainsi une structure simple, et de petites dimensions, nécessite une consommation réduite de courant, et accomplit la fonction d'un circuit additionneur binaire complet rapidement, même si les signaux reçus Un, Vn et
le signal de retenue reçu Cn-1 sont à un niveau relative-
ment bas.
La figure 17 montre un circuit demi-additionneur binaire différent par sa structure du circuit de la figure 14, parce que le moyen d'alimentation en courant d'entrée D 3 du circuit logique majoritaire H et par conséquent le moyen d'alimentation en courant d' entrée ACn-1 sont retirés,et le moyen d'alimentation en courant d'entrée et de sortie ANn est remplacé par un moyen d'alimentation en courant de sortie ASn'. La figure 18 illustre la table de vérité des signaux d'entrée Un, Vn et les valeurs résultantes d'un signal de retenue de sortie Cn' et d'un signal de sortie Sn', qui apparaissent
auxmoyEnsd'alimentation en courant de sortie ACn, Asn'.
Le circuit demi-additionneur binaire de la figure 17 présente des avantages semblables à ceux dérivant du
circuit additionneur binaire complet de la figure 14.
Bien entendu, l'invention n'est nullement limitée aux modes de réalisation décrits et représentés qui n'ont été donnés qu'à titre d'exemple. En particulier, elle comprend tous les moyens constituant des équivalents techniques des moyens décrits ainsi que leurs combinaisons si celles-ci sont exécutées suivant son esprit et mises
en oeuvre dans le cadre de la protection comme revendiquée.
a1
Claims (6)
1.- Circuit logique ayant au moins un circuit interférométrique à quanta asymétriques, du type o les états logiques de sortie correspondent à des états de tension dudit circuit interférométrique à quanta asymé- triques, ledit circuit interférométrique à quanta asymétriques comprenant: un circuit en parallèle comportant une première jonction de Josephson ayant un courant de seuil I,1, et unpremier élément d'inductance ayant une inductance Li en série avec ladite première jonction de Josephson, une seconde jonction de Josephson ayant un courant de seuil 1j2, et un second élément d'inductance ayant une inductance L2 en série avec ladite seconde jonction de Josephson, ladite première jonction de Josephson et ledit premier élément d'inductance en série étant reliés en parallèle à ladite seconde jonction de Josephson et audit second élément d'inductance en série; un moyen d'alimentation en courant de polarisation pour fournir un courant de polarisation auxdites première et seconde jonctions de Josephson; un moyen d'alimentation en courant de commande ayant des éléments d'inductance en série respectivement électromagnétiquement couplés auxdits premier et second éléments d'inductance pour leur fournir un courant de commande; et un moyen d'alimentation en courant de sortie relié entre ledit moyen d'alimentation en courant de polarisation et ledit circuit en parallèle, caractérisé en ce que l'agencement est tel que les relations qui suivent soient satisfaites: j2 /Ij 0 L/L2 = a, et L1Ij1 i L2Ij2 < i,, o a est un nombre réel supérieur à 1 et 10est une unité de quantum de flux égale à 2 x 10 5 Wb, ce qui permet de diminuer le courant dans le circuit interférométrique à quanta asymétriques.
2.- Circuit logique selon la revendication 1, caractérisé en ce que le nombre réel a précité est
compris entre 1 et 20.
3.- Circuit logique selon la revendication 1, caractérisé en ce que le nombre réel a précité est
compris entre 1 et 10.
4.- Circuit logique selon la revendication 1, caractérisé en ce qu'il se compose d'un circuit logique OU exclusif, qui comprend: une paire de premier et second circuits interférométriques à quanta asymétriques (Q) en série, chacun comprenant un premier circuit ayant une première jonction de Josephson (J1) à un courant de seuil Ij1 et un premier élément d'inductance (M1) à une inductanoe Li en série avec ladite première jonction de Josephson, et un second circuit ayant une seconde jonction de Josephson (J.) ayant un courant de seuil Ij2 différent dudit courant de seuil Iji et un second élement d'inductance (M2) ayant une inductance L en série avec ladite seconde jonction de Josephson, lesdits premier et second circuits étant en parallèle l'un avec l'autre, l'agencement étant tel que les relations qui suivent soient satisfaites: 1j2/Ij1 î L1/L2 = a, et LîIjiOL2Ij2.Q o. o a est un nombre réel supérieur à 1, et c. est une unité de quantum de flux égale à 2 x 10O15 Wb; un moyen d'alimentation en courant de polarisation (B) relié auxdits premier et second circuits interférométriques à quanta asymétriques en série; un premier moyen d'alimentation en courant d'entrée (D1) électromagnétiquement couplé auxdits premier et second éléments d'impédance de chacun desdits-premier et second circuits interférométriques à quanta asymétriques de façon qu'un courant s'écoulant dans ledit premier
moyen d'alimentation en courant induise électromagnétique-
ment des écoulements de courant dans lesdits premier et second éléments d'inductance respectivement, dudit premier circuit interférométrique à quanta asymétriques dans la même direction et dans la direction opposée auxcourants s'écoulant dans lesdits premier et second éléments d'inductance dudit premier circuit interférométrique à quanta asymétriques en se basant sur un courant de polarisation s'écoulant dans ledit moyen d'alimentation en courant de polarisation; et de façon qu'un courant s'écoulant dans ledit premier moyen d'alimentation en courant d'entrée induise électromagnétiquement l'écoulement de courantsdans lesdits premier et second éléments d'unductance, respectivement, dudit second circuit interférométrique à quanta asymétriques en direction
opposée et dans la même direction que les courants s'écou-
lant dans lesdits premier et second éléments d'inductance dudit second circuit interférométrique à quanta asymétiques en se basant sur le courant de polarisation s'écoulant dans ledit moyen d'alimentation en courant de polarisation; un second moyen d'alimentation en courant d'entrée (D2) électromagnétiquement couplé auxdits premier et second éléments d'inductance de chacun desdits premier et second circuits interférométriques à quanta asymétriques de façon qu'un courant s'écoulant dans ledit second moyen
d'alimentation en courant d'entrée induise électromagnéti-
quement des écoulements de courant dans lesdits premier et second éléments d'inductance respectivement, dudit premier circuit interférométrique à quanta asymétriques en direction opposée et dans la même direction que les courants s'écoulant dans lesdits premier et second éléments d'inductance dudit premier circuit interférométrique à
quanta asymétriques en se basant sur le courant de polari-
sation s'écoulant dans ledit moyen d'alimentation en
courant de polarisation et de façon qu'un courant s'écou-
lant par ledit second moyen d'alimentation en courant d'entrée induise électromagnétiquement des écoulements de
courant dans lesdits premier et second éléments d'induc-
tance respectivement, dudit second circuit interféro-
métrique à quantaasymétriques dans la même direction et dans la direction opposée auKcouranb s'écoulant dans lesdits premier et second éléments d'inductance dudit second circuit interférométrique à quanta asymétriques en se basant sur le courant de polarisation s'écoulant dans ledit moyen d'alimentation en courant de polarisation; et un moyen d'alimentation en courant de sortie relié à une borne desdits circuits interférométriques à quanta
asymétriques en série.
5.- Circuit logique selon la revendication 1,
caractérisé en ce qu'il se compose d'un circuit addition-
neur binaire qui comprend: un circuit logique majoritaire (H) comportant un premier circuit interférométrique à quanta asymétriques comprenant un premier circuit ayant une première jonction de Josephson (J1) à un premier courant de seuil Ijl et un premier élément d'inductance (M1) à une inductance L1 en série avec ladite première jonction de Josephson, et un second circuit ayant une seconde jonction de Josephson (J2) à un courant de seuil Ij2 différent du courant de seuil Ij, et un second élément d'inductance (M2) à une inductance L2, en série avec ladite seconde Jonction de Josephson, lesdits premier et second circuits étant reliés en parallèle l'un à l'autre, l'agencement étant tel que les relations qui suivent soient satisfaites: Ij2/Ijî4 L1/L2 = a,et L1Ij1il L2Ij2 0 o a est un nombre réel supérieur à 1 et 0 est une unité de quantum de flux égale à 2 x 10-15 Wb; un premier moyen d'alimentation en courant de polarisation (B1) relié
audit premier circuit interférométrique à quanta aymétri-
ques; des premier, second et troisième moyens d'alimenta-
tion en courant d'entrée(D1, D2, D3), électromagnéti-
quement couplés auxdits premier et second éléments d'inductance dudit premier circuit interférométrique à quanta asymétriques de façon que des courants s'écoulant respectivement à travers lesdits premier, second et troisième moyens d'alimentation en courant d'entrée induisent électromagnétiquement des écoulements de courant dans lesdits premier et second éléments d'inductance, respectivement, dudit premier circuit interférométrique à quanta asymétriques dans la même direction et en direction opposée aux courants s'écoulant dans lesdits premier et second éléments d'inductance dudit premier circuit interférométrique à quanta asymétriques en se basant sur un courant de polarisation traversant ledit moyen d'alimentation en courant de polarisation; un premier moyen d'alimentation en courant de sortie relié à une borne dudit premier circuit interférométrique à quanta asymétriques; des premier et second circuits logiques OU exclusif (N1, N2), comprenant chacun des second et troisième circuits interférométriques à quanta asymétriques en série, chacun comprenant un troisième circuit ayant une troisième jonction de Josephson (J1) avec un courant de seuil IJ3 et un troisième élément d'inductance avec une inductance L3 en série avec ladite troisième jonction de Josephson, et un quatrième circuit ayant une quatrième jonction de Josephson (J2) avec un courant de seuil Ij4 différent du courant de seuil Ij3 et un quatrième élément d'inductance (f12) avec une inductance L4, en série avec ladite quatrième jonction de Josephson, lesdits troisième et quatrième circuits étant reliés en parallèle l'un avec l'autre, l'agencement étant tel que les relations qui suivent soient satisfaites: IJ4 / IJ3 i L3 / L4 = a, et L3 /j3 4 L4Ij4< 40, o a est un nombre réel supérieur à 1, et 0 est une unité de quantum de flux égale à 2 x 10-15 Wb; un second moyen d'alimentation en courant de polarisation (B2) relié auxdits second et troisième circuits interférométriques à quanta asymétriques en série; un quatrième moyen
d'alimentation en courant d'entrée (D4) électromagnétique-
ment couplé auxdits troisième et quatrième éléments d'inductance de chacun desdits second et troisième circuits interférométriques à quanta asymétriques de façon qu'un courant s'écoulant dans ledit quatrième moyen d'alimentation en courant d'entrée induise des écoulements de courant dans lesdits troisième et quatrième éléments d'inductance respectivement, dudit second circuit interférométrique à quanta asymétriques dans la même direction et dans la direction opposée aux courants s'écoulant dans lesdits troisième et quatrième éléments d'inductance dudit second circuit interférométrique à quanta asymétriques en se basant sur un courant de polarisation traversant ledit second moyen d'alimentation en courant de polatisation, et de façon qu'un courant s'écoulant à travers ledit troisième moyen d'alimentation en courant d'entrée induise des écoulements de courant dans lesdits troisième et quatrième éléments d'inductance respectivement, dudit troisième circuit interférométrique à quanta asymétriques en direction opposée et dans la même direction que les courants s'écoulant dans lesdits troisième et quatrième
éléments d'inductance dudit troisième circuit interféro-
métrique à quanta asymétriques en se basant sur le courant de polarisation s'écoulant dans ledit second moyen d'alimentation en courant de polarisation; un cinquième
moyen d'alimentation en courant d'entrée (D5) électro-
magnétiquement couplé auxdits troisième et quatrième éléments d'inductance de chacun desdits second et troisième circuits interférométriques à quanta asymétriques de façon qu'un courant s'écoulant dans ledit cinquième moyen d'alimentation en courant induise des écoulements de courant dans lesdits troisième et quatrième éléments
d'inductance respectivement, dudit second circuit inter-
férométrique à quanta asymétriques en direction opposée et dans la même direction que les courants s'écoulant dans lesdits troisième et quatrième éléments d'inductance
dudit second circuit interférométrique à quanta asymétri-
ques en se basant sur le courant de polarisation traversant ledit second moyen d'alimentation en courant de polarisation et de façon qu'un courant s'écoulant dans ledit cinquième moyen d'alimentation en courant d'entrée induise des écoulements de courant dans lesdits troisième et quatrième éléments d'inductance respectivement, dudit troisième circuit interférométrique à quanta asymétriques dans la même direction et dans la direction opposée aux courants s'écoulant dans lesdits troisième et quatrième
éléments d'inductance dudit troisème circuit interféro-
métrique à quanta asymétriques en se basant sur le courant de polarisation traversant ledit second moyen d'alimentation en courant; et un second moyen d'alimentation en courant de sortie (F2) relié à une borne desdits second et troisième circuits interférométriques à quanta asymétriques en série; ledit premier moyen d'alimentation en courant (D1) dudit circuit logique majoritaire et ledit quatrième moyen d'alimentation en courant d'entrée (D4) dudit premier circuit logique OU exclusif recevant un premier signal logique, ledit second moyen d'alimentation en courant d'entrée (D2) dudit circuit logique majoritaire et ledit cinquième moyen d'alimentation en courant d'entrée (D5) dudit circuit logique OU exclusif recevant un second
signal logique d'entrée, ledit troisième moyen d'alimenta-
tion en courant d'entrée (D3) dudit circuit logique majoritaire et ledit cinquième moyen d'alimentation en courant d'entrée (D5) dudit second circuit logique OU exclusif recevant un signal logique de retenue, ledit premier moyen d'alimentation en courant de sortie (F1) dudit circuit logique majoritaire produisant un signal logique de retenue en réponse à la production d'un signal logique de sortie audit second moyen d'alimentation en courant de sortie (F2) dudit premier circuit logique OU exclusif, appliqué audit quatrième moyen d'alimentation en courant d'entrée (D4) dudit second circuit logique OU exclusif, forçant ainsi ledit second moyen d'alimentation en courant de sortie (F2) dudit second circuit logique OU
exclusif à produire un signal logique de sortie d'addi-
tionneur complet.
6.- Circuit logique selon la revendication 1,
caractérisé en ce qu'il se compose d'un circuit addition-
neur binaire qui comprend: un circuit logique majoritaire (H) comportant un premier circuit interférométrique à quanta asymétriqueé(Q) comprenant un premier circuit ayant une première jonction de Josephson (J1) avec un courant de seuil Ijl et un premier élément d'inductance (M1) avec une inductance Li en série avec ladite première jonction de Jospehson, et un second circuit ayant une seconde jonction de Josephson (J2) avec un courant de seuil Ij2 différent du courant de seuil Ij1 et un second élément d'inductance (M2) avec une inductance L2 en série avec ladite seconde jonction de Josephson, lesdits premier et second circuits étant reliés en parallèle l'un à l'autre, l'agencement étant tel que les relations qui suivent soient satisfaites: Ij2 / I L1/ L2 = a, et L I.1 # L2Ij2 < u O a est un nombre réel supérieur à 1 et O est une unité de quantum de flux égale à 2 x 10 o5 Wb; un premier moyen d'alimentation en courant
de polarisation (B1) relié audit premier circuit interféro-
métrique à quanta asymétriques; des premier et second moyens d'alimentation en courant d'entrée (D1, D2) électromagnétiquement couplés auxdits premier et second
éléments d'inductance dudit premier circuit interféromé-
trique à quanta asymétriques de façon que les courants traversant lesdits premier et second moyens d'alimentation en courant d'entrée induisent des écoulements de courant dans lesdits premier et second éléments d'inductance dudit premier circuit interférométrique à quanta asymétriques dans la même direction et dans la direction opposée aux courants s'écoulant dans lesdits premier et second éléments d'inductance respectivement, en se basant sur un courant de polarisation traversant ledit premier moyen d'alimentation en courant de polarisation; un premier moyen d'alimentation en courant de sortie (F1) relié à une borne dudit premier circuit interférométrique à quanta asymétriques; un circuit logique OU exclusif (N)
comprenant des second et troisième circuits interféro-
métriques à quanta asymétriques en série, chacun comprenant un troisième circuit ayant une troisième jonction de Jospehson (J1) avec un courant de seuil I. et un J3 troisième élément d'inductance (M1) avec une inductance L3 en série avec ladite troisième jonction de Josephson, et un quatrième circuit ayant une quatrième jonction de Josephson (J2) avec un courant de seuil I.4 différent du courant de seuil IJ3 et un quatrième élément d'inductance (M2) avec une inductance L4 en série avec ladite quatrième jonction de Josephson, lesdits troisième et quatrième circuits étant reliés en parallèle l'un à l'autre, l'agencement étant tel que les relations qui suivent soient satisfaites: Ij4 / IJ3 # L3 / L4 et LI3 L4 Ij4 < O,o a est un nombre réel supérieur à 1, et est une unité dequantum de flux égale à 2 x 105 Wb; un second moyen d'alimentation en courant de polarisation
(B2) relié auxdits second et troisième circuits interféro-
métriques à quanta asymétriques en série; un quatrième
moyen d'alimentation en courant d'entrée (D4) électro-
magnétiquement couplé auxdits troisième et quatrième éléments d'inductance de chacun desdits second et troisième circuits interférométriques à quanta asymétriques de façon qu'un courant s'écoulant dans ledit quatrième moyen d'alimentation en courant d'entrée induise des écoulements de courant dans lesdits troisième et quatrième éléments d'inductance respectivement, dudit second circuit interférométrique à quanta asymétriques dans la même direction et dans la direction opposée aux courants s'écoulant dans lesdits troisième et quatrième éléments d'inductance dudit second circuit interférométrique à quanta asymétriques en se basant sur un courant de polarisation traversant ledit second moyen d'alimentation en courant de polarisations et de façon qu'un courant s'écoulant dans ledit quatrième moyen d'alimentation en courant d'entrée induise des écoulement de courant dans lesdits troisième et quatrième éléments d'inductance, respectivement, dudit troisième circuit interférométrique à quanta asymétriques en direction opposée et dans la même direction que les courants s'écoulant dans lesdits troisième et quatrième éléments d'inductance dudit troisième circuit interférométrique à quanta asymétriques en se basant sur le courant de polarisation traversant ledit second moyen d'alimentation en courant de polarisation; un cinquième
moyen d'alimentation en courant d'Efrée ^(D5 électromagnétique-
ment couplé auxdits troisième et quatrième éléments d'inductance de chacun desdits second et troisième circuits interférométriques à quanta asymétriques de façon qu'un courant s'écoulant à travers ledit cinquième moyen d'alimentation en courant d'entrée induise des écoulements dans lesdits troisième et quatrième éléments d'inductance, respectivement, dudit second circuit interférométrique d quanta asymétriques en direction opposée et dans la même direction que les courants s'écoulant dans lesdits troisième et quatrième éléments d'inductance dudit second circuit interférométrique à quanta asymétriques en se basant sur le courant de polarisation s'écoulant dans ledit second moyen d'alimentation en courant de polarisation et de façon qu'un courant s'écoulant dans ledit cinquième moyen d'alimentation en courant induise des écoulements de courant dans lesdits troisième et quatrième élément d'inductance, respectivement, dudit troisième circuit interférométrique à quanta asymétriques dans la même direction et dans la direction opposée aux courants s'écoulant dans lesdits troisième et quatrième éléments d'inductance dudit troisième circuit interférométrique à quanta asymétriques en se basant sur le courant de polarisation traversant ledit second moyen d'alimentation
en courant de polarisation; et un second moyen d'alimen-
tation en courant de sortie (F2) rRié àune borne desdits second et troisième circuits interférométriques à quanta asymétriques en série; ledit premier moyen d'alimentation en courant de sortie dudit circuit logique majoritaire produisant un signal logique de retenue en réponse à l'application d'un premier signal logique audit premier moyen d'alimentation en courant d'entrée dudit circuit logique majoritaire et audit quatrième moyen d'alimentation en courant d'entrée dudit circuit logique OU exclusif et à l'application d'un second signal logique audit second moyen d'alimentation en courant d'entrée dudit circuit logique majoritaire et audit cinquième moyen d'alimentation en courant d'entrée dudit circuit logique OU exclusif, forçant ledit second moyen d'alimentation en courant de sortie dudit circuit logique OU exclusif à produire
un signal logique de sortie de demi-additionneur.
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