FI108686B

FI108686B - Bias-jännitteen säätö

Info

Publication number: FI108686B
Application number: FI992827A
Authority: FI
Inventors: Jonas Lundell
Original assignee: Nokia Corp
Priority date: 1999-12-30
Filing date: 1999-12-30
Publication date: 2002-02-28
Also published as: AU2380201A; WO2001050594A1; FI19992827A

Description

1 n P < o f, ^ I J o \.r \J c,:

Bias-jännitteen säätö

Keksinnön tausta

Keksintö liittyy menetelmään ja järjestelyyn LDMOS-puolijohdekom-ponentin optimaalisen toimintapisteen säilyttämiseksi stabiilina. Keksintö on 5 erityisen käyttökelpoinen myötäkytketyssä vahvistinjärjestelyssä.

Erityisesti laajakaistaisissa vahvistimissa ja tehovahvistimissa vahvistimen epälineaarisuudet aiheuttavat vääristymää ulostulosignaaliin. Kuvio 1 esittää intermodulaatiotulon muodostumista (IM-tulot), joka aiheuttaa vääristymistä ulostulosignaaliin. Vääristymätön sisäänmenosignaali 12, joka koostuu 10 kahdesta taajuuskomponentista ω1 ja ω2, syötetään vahvistimeen 14. Vahvistimen 14 ulostulossa ilmenee vääristynyt signaali 16, joka sisältää halutut sig-naalikomponentit taajuuksilla ω1 ja ω2 ja myös kaksi hyvin ei-toivottua signaa-likomponenttia toivottujen signaalikomponenttien lähellä taajuuksilla 2*ω1 - ω2 ja 2*co2 - ω1. Nämä ei-toivotut signaalit saattavat ilmaantua halutulla signaali-15 kaistalla, ja siten korruptoida ulostulosignaalia.

LDMOS (Laterally Diffused Metal Oxide Semiconductor) -komponentit ovat suhteellisen uusia puolijohdekomponentteja, joilla on parannettuja ominaisuuksia verrattuna tavanomaisiin puolijohdekomponentteihin. Esimerkiksi niillä on parannettu IM-suorituskyky eli ne tuottavat vähemmän IM-tuloja 20 samalla sisäänmenoteholla kuin perinteiset puolijohdekomponentit. Tyypillisiä tavanomaisten puolijohdekomponenttien ja LDMOS-komponenttien sisäänme-noteho/IM-tulo käyriä kuvataan kuviossa 2 katkoviivalla ja jatkuvalla viivalla vastaavasti. Perinteisessä puolijohde-komponentissa IM-tulojen määrä kasvaa sisäänmenotehon kasvaessa. LDMOS-komponentin etu on, että sillä on opti-25 maalinen toimintapiste nimeltä "sweet point", joka tuottaa optimaalisen si-säänmenoteho/IM-tulo -suhteen.

LDMOS-komponentin ominaisuudet tekevät niistä erityisen hyvin soveltuvia tehovahvistimiin. Kuitenkaan niitä ei käytetä laajasti tällä hetkellä. Eräs syy tähän on huomattava gate-source, Vgs, bias-jännitteen luisuminen. 30 Vgs on DC-jännite, jota käytetään tietyn drain-source, Ids, lepovirran järjestämiseen. Toimintapisteen "sweet point" sijainti sisäänmenotehoakselilla kuviossa 2 riippuu tästä lepovirrasta. Siksi jännitettä Vgs voidaan käyttää asettamaan "sweet point" eli optimaalinen toimintapiste haluttuun sisäänmenotehotasoon. Kuitenkin mikäli Vgs pidetään stabiilina Idq vähenee ajan kuluessa LDMOS-35 transistorien ikääntymisen seurauksena. Toisin sanoen tiettyä Idq-virtaa vastaava Vgs muuttuu ajan myötä. Tämän tyyppinen bias-jännitteen luisuminen 108686 2 transistorin ikääntymisen johdosta ilmenee myös "normaalissa" puolijohdekomponentissa, mutta erityisen huomattava ongelma se on LDMOS-transistoreissa. Siksi menetelmää virran Idq pitämiseksi stabiilina tarvitaan LDMOS-komponentteja varten, jotta niiden "sweet point" voidaan pitää halutul-5 la signaalitasolla. Tämä tavoite voidaan saavuttaa vähentämällä jännitteen Vgs luisumista tai säätämällä jännitettä Vgs virran Idq pitämiseksi stabiilina.

Eräs mahdollinen menetelmä jännitteen Vgs luisumisen vähentämiseksi on "kuluttaa" LDMOS-komponentti ennen kuin niitä käytetään, koska lui-sumisilmiö on huomattavin LDMOS-komponentin käytön alussa. Tämän pro-10 seduurin haitta on, että se vähentää komponentin elinaikaa. Lisäksi "kuluttaminen" on vaikeaa ja kallista implementoida.

Koska jännitteen Vgs luisumista on vähennetty enemmän kuin 25%:sta 5%:iin 900 MHz:n osilla ja 12 %:iin - 15%:iin 2 GHz:n osilla komponenttitoimittajien toimesta, luisumisen ongelma on vähentynyt. Kuitenkaan on-15 gelma ei ole hävinnyt, koska 10 %:n luisuminen voi tuottaa 5 dB:n- 10 dB:n IM-tuloja, joka on yhä suhteellisen paljon lineaarisessa vahvistimessa.

Yksi ehdotettu menetelmä jännitteen Vgs säätämiseksi virran Idq pitämiseksi stabiilina on mitata Idq ja tehdä Vgs-säätöjä mitatun ldq:n perusteella. Ongelmana tämän tyyppisessä järjestelyssä on, että vahvistin täytyy sulkea 20 mittauksen ajaksi. Lisäksi transistorin ominaisuuksilla, jotka muuttuvat yhdestä transistorista toiseen, on vaikutus mittaustuloksiin.

Keksinnön lyhyt selostus

Keksinnön tavoitteena on kehittää menetelmä ja järjestely virran Idq pitämiseksi stabiilina LDMOS-komponentissa siten, että yllä mainitut ongelmat 25 saadaan ratkaistua tai niitä voidaan lieventää. Keksinnön tavoite saavutetaan menetelmällä ja järjestelmällä, joille on tunnusomaista se, mitä sanotaan itsenäisissä patenttivaatimuksissa. Keksinnön edulliset suoritusmuodot ovat epäitsenäisten patenttivaatimusten kohteena.

Keksinnössä LDMOS-komponentin bias-jännitettä Vgs säädetään 30 komponentin virran Idq pitämiseksi stabiilina ja siten komponentin optimaalisen toimintapisteen, eli "sweet pointin" ylläpitämiseksi stabiilina. Keksinnössä käytetään menetelmää, joka on tunnettu myötäkytketyn vahvistimen järjestelystä. Myötäkytketty vahvistinjärjestely on eräs mahdollinen ratkaisu korkean tehovahvistuksen, suuren tehokkuuden ja matalan vääristymän aikaansaami-35 seksi. Myötäkytketyssä vahvistinjärjestelyssä järjestelyn ulostulosignaalissa olevaa vääristymää vähennetään erottamalla virhesignaalikomponentti vahvis- 108686 3 timen ulostulosignaalista ja sitten vähentämällä tämä virhesignaalikomponentti vahvistimen ulostulosignaalista, joka sisältää virhesignaalikomponentin. Siten virhesignaalikomponentit poistavat toisensa ja jäljelle jäävä ulostulosignaali sisältää huomattavasti vähemmän vääristymää kuin vahvistimen alkuperäinen 5 ulostulosignaali.

Keksinnön mukaan tämän tyyppistä erillistä virhesignaalikompo-nenttia käytetään LDMOS-komponentin Vgs:n säätämiseen LDMOS-kompo-nentin optimaalisen toimintapisteen säilyttämiseksi stabiilina. Virhesignaalikomponentin absoluuttinen arvo LDMOS-komponentin ulostulossa määrite-10 tään ja Vgs.ää säädetään vasteellisesti tähän virhesignaalikomponenttiin siten, että virhesignaalikomponentti LDMOS-komponentin ulostulossa saavuttaa mi-niminsä.

Keksintö tarjoaa yksinkertaisen tavan säätää LDMOS-komponentin toimintapistettä. Keksintö sopii erityisen hyvin myötäkytkettyyn vahvistinjärjes-15 telyyn, koska se käyttää virhesignaalia joka on jo muodostettu myötäkytketys-sä järjestelyssä ja siksi tarvitaan vain harvoja lisäkomponentteja. Keksinnön edullisen suoritusmuodon etuna on myös se, että vahvistinta ei tarvitse täysin sulkea Vgs-säädön aikana.

Kuvioiden lyhyt selostus 20 Keksintöä selostetaan nyt lähemmin edullisten suoritusmuotojen yh- : '·· teydessä, viitaten oheisiin piirroksiin, joista:

Kuvio 1 esittää IM-tulojen muodostumista, .y; Kuvio 2 esittää tyypillistä tavanomaisen puolijohdekomponentin ja : LDMOS-komponentin sisääntuloteho/IM-tulo -käyriä, .·:·! 25 Kuvio 3A on lohkokaavio, joka kuvaa keksinnön mukaista järjeste- ,··;*; lyä’ * ’ Kuvio 3B on lohkokaavio, joka kuvaa keksinnön edullista suoritus muotoa, ’ : Kuvio 4 on lohkokaavio, joka kuvaa keksinnön toista edullista suori- ... · 30 tusmuotoa, . · . : Kuvio 5 on vuokaavio, joka kuvaa Vgs-säätölohkon toimintaa kek- ^ » sinnön mukaisesti.

Keksinnön yksityiskohtainen selostus

Keksintöä voidaan soveltaa LDMOS-komponentin bias-jännitteen 35 säätöön. Seuraavassa keksinnön edulliset suoritusmuodot kuvataan myötä- 108686 4 kytketyn järjestelyn avulla, mutta keksintöä ei ole rajoitettu myötäkytkettyyn järjestelyyn. Kuvioissa käytetään samoja viitenumerolta ekvivalenttisille komponenteille.

Kuvio 3A kuvaa keksinnön mukaisen järjestelyn lohkokaaviota sisäl-5 täen LDMOS-komponentin 32, virhesignaalin erottamisvälineet 30 ja jännitteen Vgs säätövälineet 39. LDMOS-komponentti 32 vastaanottaa sisäänmenosig-naalin In ja tuottaa tämän sisäänmenosignaalin In perusteella ulostulosignaalin, joka signaali sisältää vääristymää. Tämä LDMOS-komponentin ulostulosignaali kytketään virhesignaalin erottamisvälineisiin 30 yhdessä sisään-10 menosignaalin In kanssa. Virhesignaalin erottamisvälineet 30 tuottavat vir-hesignaalinkomponentin err joka kytketään Vgs-säätövälineisiin 39. Virhesig-naalikomponentin err, perusteella Vgs-säätövälineet säätävät LDMOS-komponentin 32 Vgs.ää LDMOS-komponentin toimintapisteen pitämiseksi stabiilina.

15 Kuvio 3B kuvaa keksinnön edullista suoritusmuotoa sisältäen pe- rusmyötäkytketyn järjestelyn 31 ja Vgs-säätövälineet 39. Myötäkytketty järjestely sisältää LDMOS-vahvistimen 32, vaimennusvälineet 35, ajan (viive) säätö-välineet 33 ja 36, summaimet 34 ja 37 ja virhesignaalivahvistimen 38. Si-säänmenosignaali In kytketään LDMOS-vahvistimen 32 sisäänmenoon. Vir-20 hesignaalikomponentin err saamiseksi sisäänmenosignaalia säädetään ajassa (viivästetään) ajan säätövälineillä 36 signaalin A tuottamiseksi ja LDMOS-: '·· vahvistimen 32 ulostulosignaalia vaimennetaan vaimennusvälineillä 35 signaa-

Iin B saamiseksi. Tällä tavalla signaaleina A ja B, jotka syötetään sum-. Y: maimeen 37, on yhtä suuret amplitudit ja 180 asteen vaihe-ero suhteessa toi- : 25 siinsa, ja virhesignaalikomponentti err saadaan summaimen 37 ulostulona.

Ulostulosignaalin Uout saamiseksi, jossa virhesignaalikomponentti on poistet-tu, virhesignaalikomponenttia err vahvistetaan virhesignaali-vahvistimella 38 signaalin C saamiseksi, ja LDMOS-vahvistimen 32 ulostulosignaalia sääde- , tään ajassa (viivästetään) ajan säätövälineillä 33 signaalin D saamiseksi. Täi- > < * * · 30 lä tavoin signaaleilla C ja D, jotka syötetään summaimeen 34 on yhtä suuret 1 » amplitudit ja 180 asteen vaihe-ero suhteessa toisiinsa, ja ulostulosignaali Out, jossa virhesignaalikomponentti on vähennetty, saadaan summaimen 34 ulos-:··· tulona.

Kuviossa 3 esitetyn suoritusmuodon mukaan virhesignaalikompo-• ’ 35 nentti err kytketään myös Vgs säätövälineisiin 39. Vgs -säätövälineet tuottavat , 108586 o LDMOS-vahvistimen 32 Vgs.n virhesignaalikomponentin err perusteella kuten jäljempänä kuvataan kuvion 5 yhteydessä.

Kuvio 4 kuvaa keksinnön toista edullista suoritusmuotoa sisältäen myötäkytketyn järjestelyn 40 ja Vgs-säätövälineet 39. Myötäkytketty järjestely 5 40 sisältää LDMOS-vahvistimen 32, summaimet 34 ja 37, ajan (viive) säätövä- lineet 33 ja 36 ja virhesignaalivahvistimen 38, jotka kaikki toimivat olennaisesti samalla tavalla kuin kuvion 3B järjestelyssä. Vahvistus/vaihe -säätövälineet 41 on lisätty sisääntulosignaalin In vaiheen ja vahvistuksen A säätämiseksi ennen vahvistusta. Lisäksi järjestely 40 sisältää alaskonvertoivan välineen 44 vir-10 hesignaalin ja sisäänmenosignaalin konvertoimiseksi matalammalle taajuudelle, ja A/D-muuntimet 45 ja 46 vastaavien alaskonvertoitujen signaalien konvertoimiseksi numeeriseen muotoon DSP-prosessointia varten. Vasteena A/D -muuntimien 45 ja 46 ulostulosignaaleihin signaalin prosessointivälineet 47 tuottavat säätösignaalin, joka kytketään säätövälineisiin 41 pitopiirivälineiden 15 48 ja D/A-muuntimen 49 kautta.

Virhesignaalikomponentti err, joka saadaan A/D-muuntimen 45 ulostulona, kytketään myös Vgs säätövälineisiin 39. Vgs-säätövälineet tuottavat LDMOS-vahvistimen 32 Vgs:n virhesignaalikomponentin err perusteella. Virhesignaalikomponenttia err käsitellään numeerisessa tasossa Vgs-20 säätövälineillä, ja Vgs tuotetaan numeeriseen muotoon ja sitten konvertoidaan analogiseen muotoon Vgs-säätövälineillä.

Säätövälineiden toimintaa kuvioissa 3B ja 4 ei saa muuttaa Vgs-. ’ ·· säädön aikana, mutta muuten LDMOS-vahvistin 32 voidaan käyttää normaalis- V: ti. Toisin sanoen LDMOS-vahvistinta ei täydy kokonaan sulkea Vgs-säädön ai- 25 kana.

j’; Kuvio 5 on vuokaavio, joka kuvaa Vgs-säätövälineiden 39 mahdolli- ;·. sen implementoinnin toimintaa kuvioissa 3 ja 4. Tämä implementointi kokeilee useita Vgs-arvoja, kullakin yrityksellä ollessa yritysnumero N. Vaiheessa 51 . virhesignaalin err(N) järjestysnumerolla N tehotaso mitataan. Sitten jännitettä 30 Vgs kasvatetaan vaiheessa 52 ja virhesignaalin err(N+1) järjestysnumerolla N+1 tehotaso mitataan vaiheessa 53. Vaiheessa 54 virhesignaalien numeroilla N ja N+1 tehotasoja verrataan ja mikäli err(N) > err (N+1) lukua N kasvatetaan :··· vaiheessa 55 ja vaiheet 52 - 54 toistetaan. Muuten jännitettä Vgs ensin vä hennetään arvoon, joka vastaan virhesignaalia numerolla N vaiheessa 56 ja • 35 sitten vähennetään uudestaan vaiheessa 57. Seuraavaksi virhesignaalin ‘ ' err(N+1) järjestysnumerolla N+1 tehotaso mitataan vaiheessa 58 ja virhesig- 6 108586 naalien numeroilla N ja N+1 tehotasoja verrataan vaiheessa 59. Mikäli err(N) > err (N+1) numeroa N kasvatetaan vaiheessa 60 ja vaiheet 57 - 59 toistetaan. Muuten jännitettä Vgs kasvatetaan arvoon, joka vastaa virhesignaalia numerolla N vaiheessa 61. Toiminta lopetetaan vaiheessa 62, 5 Alan ammattilaiselle on ilmeistä, että tekniikan kehittyessä keksin nön perusajatus voidaan toteuttaa monin eri tavoin. Keksintö ja sen suoritusmuodot eivät siten rajoitu yllä kuvattuihin esimerkkeihin vaan ne voivat vaihdella patenttivaatimusten puitteissa.

• «» » ·

Claims

1. O o c •j I U u o ö 6 Patenttivaatim u kset 1. Menetelmä LDMOS-komponentin (32) optimaalisen toimintapisteen ylläpitämiseksi stabiilina, LDMOS-komponentin (32) tuottaessa ulostu-5 losignaalin, joka sisältää virhesignaalikomponentin (err) menetelmän käsitäes-sä, erotetaan virhesignaalikomponentti (err) LDMOS-komponentin (32) ulostulosignaalista, tunnettu siitä, että käytetään virhesignaalikomponenttia (err) LDMOS-komponentin (32) gate-source bias-jännitteen, Vgs, säätämiseksi LDMOS-komponentin 10 (32) optimaalisen toimintapisteen ylläpitämiseksi stabiilina. 2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että Vgs-jännitteen säätö käsittää vaiheen, jossa Vgs-jännitteelle asetetaan erilaisia arvoja kunnes virhesignaalikomponentti (err) saavuttaa miniminsä. 3. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu 15 siitä, että menetelmää käytetään myötäkytketyssä vahvistinjärjestelyssä. 4. Jonkin patenttivaatimuksen 1 - 3 mukainen menetelmä, tunnettu siitä, että bias-jännitettä säädetään ilman että LDMOS-komponentti 32 suljetaan täysin. 5. Järjestely LDMOS-komponentin (32) optimaalisen toimintapis-20 teen ylläpitämiseksi stabiilina, järjestelyn käsittäessä LDMOS-komponentin (32) sisäänmenosignaalin vastaanottamiseksi ja ulostulosignaalin tuottamisek-: " si sisäänmenosignaaliin perustuen ulostulosignaalin sisältäessä virhesignaali- . i komponentin (err) ja Λ: virhesignaalin erotusvälineet (30) virhesignaalikomponentin (err) .1 ·I 25 erottamiseksi ulostulosignaalista, tunnettu siitä, että järjestely : edelleen käsittää gate-source bias-jännitteen, Vgs, säätövälineet (39) virhesignaalikomponentin (err) vastaanottamiseksi sisäänmenona ja Vgs-jännitteen säätämiseksi vas-teellisenä virhesignaalikomponenttiin (err) ja Vgs-jännitteen järjestämiseksi 30 LDMOS-komponentille (32) LDMOS-komponentin (32) optimaalisen toimintapisteen ylläpitämiseksi stabiilina. 6. Patenttivaatimuksen 5 mukainen järjestely, tunnettu siitä, et- : tä Vgs-säätövälineet (39) on sovitettu toimimaan ilman että LDMOS- komponentti suljetaan täysin. 7. Patenttivaatimuksen 5 tai 6 mukainen järjestely, tunnettu sii tä, että järjestely sijaitsee myötäkytketyssä vahvistinjärjestelyssä. 108686 8. Jonkin patenttivaatimuksen 5-7 mukainen järjestely, tunnet-t u siitä, että järjestely on osa monikantoaaltovahvistinta. 10 1 08686 8. Arrangemang enligt nagot av patentkraven 5 - 7, känne-t e c k n a t av att arrangemanget är en del av en multibärvagsförstärkare.

1 O 8 ό 8 6 1/4 Fig 1 ^ ~ [ ί \.......................................: • ; \ a A . ! A A ! ! : ! : a a j : ω1 (o2 : : 2*col-co2 ω1 ω2 2*ω2-ω1 | *Ί2 *Ί6 IM-Tulot Fig

2 A normaali puolijohdekomponentti^^^____ / LDMOS "sweet point" LDMOS -komponentti ->. Sisäänmenoteho