ES3058538T3 - Vertical field effect device and method of manufacturing - Google Patents

Vertical field effect device and method of manufacturing

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ES3058538T3
ES3058538T3 ES24703389T ES24703389T ES3058538T3 ES 3058538 T3 ES3058538 T3 ES 3058538T3 ES 24703389 T ES24703389 T ES 24703389T ES 24703389 T ES24703389 T ES 24703389T ES 3058538 T3 ES3058538 T3 ES 3058538T3
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Jemish Mahendrabhai Parmar
Piquer Guillermo Albareda
Marti Eduard Puig
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Ideaded S L
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Abstract

La presente divulgación se refiere a transistores de efecto de campo (FET) verticales. El FET vertical, según la invención, incluye un sustrato (101) y un primer electrodo (102) configurado como fuente o drenador del transistor. El dispositivo incluye un segundo electrodo (104) configurado como el otro electrodo, el cual se superpone al menos parcialmente al primero en una región de solapamiento. Además, el dispositivo comprende una capa activa (103) intercalada entre el primer y el segundo electrodo, y una disposición de compuerta que incluye una sección conductora de compuerta (107) y una capa aislante de compuerta (106), dispuesta entre la capa activa (103) y la sección conductora de compuerta (107) para evitar el contacto directo entre la capa activa (103) y la sección conductora de compuerta (107). La capa activa (103) comprende un material 1D dispuesto con su eje longitudinal paralelo al sustrato (101) y/o un material 2D dispuesto con su plano sustancialmente paralelo al sustrato (101). La presente divulgación comprende además un método (3000) para la fabricación de dichos transistores de efecto de campo verticales así como para la fabricación de dispositivos lógicos complementarios. (Traducción automática con Google Translate, sin valor legal)

Description

[0001] DESCRIPCIÓN
[0002] Dispositivo de efecto campo vertical y procedimiento de fabricación
[0003] La presente divulgación se refiere a dispositivos de efecto campo tales como transistores de efecto campo (FET), y más particularmente, a transistores de efecto campo vertical, y a procedimientos de fabricación de los mismos.
[0004] Antecedentes
[0005] Los dispositivos semiconductores utilizados para circuitos integrados han reducido su escala drásticamente en las últimas décadas según lo predicho por la ley de Moore. La longitud del canal del transistor ha pasado de unos pocos micrómetros a unos pocos nanómetros. Esta reducción de escala ha permitido una mayor integración de los transistores en un solo chip y ha mejorado el rendimiento de los dispositivos fabricados.
[0006] Un transistor de efecto campo (FET) comprende tres terminales principales: fuente, drenador y puerta. Un cuarto terminal está asociado con el cuerpo o sustrato, pero comúnmente está conectado a la fuente, de modo que el FET se controla como un dispositivo de tres terminales. La corriente puede fluir desde la fuente al drenador por medio de un canal creado en un material activo (por ejemplo, semiconductor), cuya conductividad está controlada por la tensión aplicada a la puerta.
[0007] En un diseño convencional, tanto la fuente como el drenador están dispuestos en un plano bidimensional y formados sobre la superficie de un sustrato semiconductor, proporcionando un llamado transistor plano. A continuación se crea un canal conductor en el sustrato semiconductor, estando la longitud del canal definida por la distancia entre la fuente y el drenador. Para modular la conductividad del canal, se aplica tensión a un electrodo de puerta, que está dispuesto en un área entre la fuente y el drenador y que está separado del sustrato semiconductor por medio de un dieléctrico. Tras la aplicación de la tensión, la corriente fluye (principalmente) horizontalmente, es decir, paralela al plano que contiene la fuente, el drenador y el canal.
[0008] La longitud del canal influye en el rendimiento del transistor en relación con diferentes indicadores tales como la velocidad o la potencia. En particular, la velocidad de conmutación de los transistores planos se puede aumentar contrayendo el canal, es decir, reduciendo la longitud del canal. No obstante, la contracción de los transistores planos convencionales ha alcanzado sus límites físicos. De hecho, los efectos de canal corto (SCE), tales como la corriente de fuga y la reducción de la barrera inducida por el drenador o la saturación de la velocidad, se pueden producir a medida que la longitud del canal se vuelve del mismo orden de magnitud que las anchuras de la capa de agotamiento de las uniones de fuente y drenador. Como resultado, se reduce la capacidad de la puerta para controlar adecuadamente el flujo de corriente en el canal.
[0009] Para mitigar los SCE, se ha propuesto una variedad de arquitecturas de dispositivos de puerta, tales como FinFET o puerta alrededorGate-All-Around(GAA) FET, que permiten un control de puerta mejorado al proporcionar un área de contacto más grande entre la puerta y la región de canal. Esos diseños comprenden geometrías 3D, que permiten una mejor "envoltura" del canal por la puerta. Por tanto, en el transistor FinFET, la puerta se envuelve alrededor del canal en tres lados de una aleta de silicio, en lugar de solo un lado como en las disposiciones planas. Esta envoltura da como resultado capacidades de control mejoradas que permiten longitudes de canal más cortas y tiempos de conmutación más rápidos. El transistor GAA FET va un paso más allá ya que los cuatro lados del canal están rodeados por la puerta, lo que da como resultado una capacidad de control aún mejor a longitudes de canal aún más cortas y, por lo tanto, tiempos de conmutación más rápidos. En general, dichas arquitecturas 3D han permitido la reducción de la longitud del canal a un nivel de unos pocos nanómetros. No obstante, los procesos de fabricación involucrados son complejos y requieren técnicas sofisticadas tales como la litografía ultravioleta extrema (EUV). Además, las geometrías 3D imponen nuevos límites a la reducción de escala debido a las propiedades mecánicas y estructurales de las estructuras resultantes.
[0010] Como un movimiento adicional para aumentar la integración de transistores en un sustrato, se han propuesto transistores de efecto campo de transporte vertical (VTFET) (por ejemplo, en los documentos US2006/125025A1 o US10134893B2 o US10134642B2). En estos diseños, la fuente y el drenador ya no están dispuestos en el mismo plano bidimensional horizontal. En cambio, se definen a diferentes alturas con respecto al sustrato de modo que la corriente fluya a lo largo de al menos una parte del canal en una dirección sustancialmente perpendicular a la superficie del sustrato. Dicha disposición permite una mayor integración de transistores por unidad de área del sustrato.
[0011] A lo largo de la presente divulgación, los transistores de efecto campo vertical (VFET) se refieren a un transistor en el que la fuente y el drenador no están dispuestos en el mismo plano horizontal, es decir, un canal entre la fuente y el drenador se extiende al menos parcialmente de forma vertical.
[0012] [0009]Aparte de las nuevas arquitecturas de puertas, se están evaluando materiales distintos del silicio, Si, como material activo. De hecho, la movilidad de los electrones en materiales en volumen (“bulk materials”) como el Si disminuye significativamente a medida que se pasa a la nanoescala, por lo que parece necesario un cambio a diferentes materiales para continuar con la reducción de escala. Por lo tanto, se han propuesto nanotubos de carbono (CNT) semiconductores o materiales bidimensionales (2D) como calcogenuros metálicos (TMD) como candidatos para reemplazar al Si para el canal en los FET modernos. El uso de dichos nuevos materiales conlleva sus propios desafíos, que se relacionan particularmente con la fabricación de los propios materiales y con su integración en dispositivos que funcionan funcionalmente.
[0013] En resumen, la continua necesidad de una mayor integración de los dispositivos de efecto campo ha dado lugar a una gran cantidad de geometrías y arquitecturas de transistores que usan una gama de materiales diferentes. Todavía existe la necesidad de un diseño de transistor que preserve, o incluso mejore, el rendimiento de los transistores FET al tiempo que permite una integración aún mayor, dando lugar a un escalado de canal hacia la escala subnanométrica. También existe la necesidad de un proceso de fabricación correspondiente.
[0014] Breve explicación
[0015] La materia objeto de la presente invención se define en la reivindicación 1. En un aspecto de la presente invención, se proporciona un transistor de efecto campo (FET) vertical. El FET vertical comprende un sustrato y un primer electrodo dispuesto sobre el sustrato y configurado como una fuente o bien un drenador del transistor. El transistor comprende además un segundo electrodo, configurado como el otro de la fuente y el drenador del transistor, que se superpone al menos parcialmente al primer electrodo en una región de superposición (“overlapping”). Una capa activa está intercalada (“sandwiched”) entre el primer electrodo y el segundo electrodo. El FET vertical incluye una puerta que tiene una parte de conductor de puerta y una capa aislante de puerta, estando la capa aislante de puerta dispuesta entre el conductor de puerta y la capa activa. La capa activa comprende un material 1D dispuesto con su eje longitudinal sustancialmente paralelo al sustrato y/o la capa activa puede comprender un material 2D dispuesto con su plano sustancialmente paralelo al sustrato.
[0016] De acuerdo con este aspecto, se presenta un FET vertical con corriente que fluye desde la fuente al drenador a través de la capa activa. La dirección del flujo de corriente es sustancialmente perpendicular al plano definido por el sustrato y la longitud del canal está determinada por el espesor de la capa activa. En otras palabras, en el caso de los materiales 1D, la corriente fluye transversalmente al eje longitudinal de los materiales 1D. En caso de que se usen materiales 2D, la corriente fluye transversalmente al plano de los materiales 2D. Por tanto, el transporte transversal puede considerarse como el transporte a lo largo de una dirección en la que el material respectivo presenta confinamiento cuántico. Los VFET de acuerdo con este aspecto pueden aumentar la integración del número de transistores en un área dada de un sustrato al tiempo que reducen la longitud del canal.
[0017] De acuerdo con este aspecto, la capa aislante de puerta está dispuesta entre la parte de conductor de puerta y la capa activa para evitar el contacto directo entre el conductor de puerta y la capa activa, es decir, la capa aislante de puerta forma una barrera entre el conductor de puerta y la capa activa. Sin embargo, la capa aislante de puerta no impide que la capa activa experimente el efecto campo.
[0018] A lo largo de la presente divulgación, el término material activo se refiere a un material cuya conductividad se puede modular activamente, por ejemplo, aplicando una tensión, de modo que se pueda crear un canal conductor. En particular, dicho material activo puede comprender un material semiconductor. Por consiguiente, una capa activa se refiere a una capa que comprende dicho material activo.
[0019] A lo largo de la presente divulgación, el término "región de superposición" puede entenderse como un área o región a lo largo de la cual el segundo electrodo está dispuesto encima del primer electrodo, es decir, en una vista superior, el segundo electrodo bloquea al menos parte del primer electrodo. Dichas regiones de superposición pueden presentar múltiples formas y dimensiones. Un perímetro de superposición exterior puede considerarse como un borde exterior de la región de superposición, es decir, el borde que abarca la región de superposición. Debe entenderse que la superposición no implica, de ninguna manera, ningún contacto directo entre los electrodos en dicha región de superposición.
[0020] A lo largo de la presente divulgación, los términos "intercalación" y una estructura "intercalada" pueden usarse para referirse a una disposición en la que la capa activa está dispuesta entre y directamente contigua a los dos electrodos. Por tanto, a lo largo de esta divulgación, se entiende que una disposición intercalada significa que la capa activa se extiende sobre la región de superposición para evitar cualquier contacto directo entre los electrodos.
[0021] A lo largo de la presente divulgación, un material 1D debe entenderse como un material que comprende elementos 1D, por ejemplo, nanotubos. En consecuencia, las referencias al eje longitudinal de un material 1D deben entenderse como referencias al eje longitudinal de los elementos 1D que forman el material 1D.
[0022] [0018]En un aspecto adicional de la divulgación, se proporciona un procedimiento de fabricación de un transistor de efecto campo vertical. El procedimiento comprende: formar un primer electrodo sobre un sustrato; formar una capa activa sobre el primer electrodo y formar un segundo electrodo sobre la capa activa, creando por tanto una estructura intercalada con una región de superposición que tiene un perímetro exterior. El procedimiento comprende además definir una región de puerta, exponiendo la región de puerta al menos una parte de la capa activa. A continuación se deposita una capa aislante de puerta que cubre al menos la parte expuesta de la capa activa y se deposita un conductor de puerta sobre la capa aislante de puerta. Finalmente, el procedimiento comprende definir contactos eléctricos para el primer electrodo, el segundo electrodo y la puerta.
[0023] De acuerdo con ejemplos de este aspecto adicional de la divulgación, se proporcionan procedimientos de fabricación de un FET vertical con etapas de proceso mínimas o reducidas. Los ejemplos de procedimientos permiten la reducción de escala del canal y/o una mayor longitud de contacto entre el canal y los electrodos de fuente/drenador, lo que reduce la resistencia de contacto y mejora el rendimiento.
[0024] Breve descripción de los dibujos
[0025]
[0026] La figura 1 ilustra esquemáticamente una vista superior y vistas lateral (A-A') y frontal (B-B') en sección transversal de un transistor de efecto campo vertical de acuerdo con un ejemplo;
[0027] La figura 2 ilustra esquemáticamente un ejemplo de una disposición de cuatro FET verticales sobre un sustrato;
[0028] Las figuras 3A - 3L ilustran esquemáticamente una secuencia de etapas en un ejemplo de un procedimiento para fabricar un transistor de efecto campo vertical;
[0029] Las figuras 4A - 4L ilustran esquemáticamente una secuencia de etapas en otro ejemplo de un procedimiento para fabricar un transistor de efecto campo vertical que comprende aletas;
[0030] Las figuras 5A - 5O ilustran esquemáticamente una secuencia de etapas en un ejemplo adicional de un procedimiento para fabricar un transistor de efecto campo vertical que comprende aletas, una puerta lateral y una alineación de puerta para una superposición mínima con la fuente y/o el drenador.
[0031] Las figuras 6A - 6O ilustran esquemáticamente una secuencia de etapas en un ejemplo de un procedimiento para fabricar un transistor de efecto campo vertical que comprende una disposición de puerta alrededor (GAA) con alineación de puerta para una superposición mínima con la fuente y/o el drenador.
[0032] Las figuras 7A - 7D ilustran esquemáticamente las etapas iniciales (hasta el depósito del segundo electrodo) en un ejemplo de un procedimiento para fabricar un transistor de efecto campo vertical que comprende nanotubos de carbono (CNT) como material activo.
[0033] Las figuras 8A - 8D ilustran esquemáticamente las etapas iniciales (hasta el depósito del segundo electrodo) en otro ejemplo de un procedimiento para fabricar un transistor de efecto campo vertical que comprende una pila de nanotubos de carbono de pared única (SWCNT) como material activo.
[0034] Las figuras 9A - 9D ilustran esquemáticamente las etapas iniciales (hasta el depósito del segundo electrodo) en un ejemplo adicional de un procedimiento para fabricar un transistor de efecto campo vertical que comprende una red (trama) de SWCNT como material activo.
[0035] Las figuras 10A - 10D ilustran esquemáticamente las etapas iniciales (hasta el depósito del segundo electrodo) en otro ejemplo más de un procedimiento para fabricar un transistor de efecto campo vertical que comprende un dicalcogenuro de metal de transición (TMD) bidimensional como material activo.
[0036] Las figuras 11A - 11O ilustran esquemáticamente un ejemplo de un procedimiento para fabricar una configuración de inversor de transistor de efecto campo complementario (CFET) mediante la disposición de un segundo FET vertical (superior) sobre un primer FET vertical (inferior). Las figuras ilustran el proceso después de que el primer FET (inferior) ya está fabricado de acuerdo con el ejemplo representado en las figuras 3A -3L.
[0037] La figura 12 ilustra esquemáticamente un ejemplo de un inversor de CFET con contactos superior e inferior. La figura 13 ilustra esquemáticamente un ejemplo de un inversor de CFET obtenido disponiendo un segundo FET vertical sobre un primer FET vertical, los FET verticales de acuerdo con el ejemplo del transistor con aletas que se muestra en las figuras 4A - 4L.
[0038] La figura 14 ilustra esquemáticamente un ejemplo de un inversor de CFET obtenido disponiendo un segundo FET vertical sobre un primer FET vertical, los FET verticales de acuerdo con el ejemplo del transistor con disposición de puerta alrededor (GAA) que se muestra en las figuras 6A - 6O.
[0039] La figura 15 ilustra esquemáticamente un ejemplo de un inversor de CFET obtenido disponiendo un segundo FET vertical sobre un primer FET vertical, los FET verticales de acuerdo con el ejemplo del transistor con SWCNT como material activo que se muestra en las figuras 7A - 7D.
[0040] La figura 16 ilustra esquemáticamente un ejemplo de un inversor de CFET obtenido disponiendo un segundo FET vertical sobre un primer FET vertical, los FET verticales comprenden SWCNT descomprimidos.
[0041] La figura 17 ilustra esquemáticamente un ejemplo de un inversor de CFET en el que se usa un dicalcogenuro de metal de transición (TMD) bidimensional como material activo como se muestra en las figuras 10A -10D. La figura 18 ilustra esquemáticamente un ejemplo de un inversor de CFET en el que se usan diferentes semiconductores para las capas activas de los transistores superior e inferior.
[0042] La figura 19 ilustra esquemáticamente un ejemplo de un inversor de CFET, en el que la capa activa de cada transistor comprende una pluralidad de subcapas, cada una de las cuales comprende diferentes familias de materiales de baja dimensión.
[0043] La figura 20 ilustra esquemáticamente un ejemplo de un inversor de CFET, en el que las capas activas comprenden una pluralidad de subcapas, cada una de las cuales comprende una familia similar de materiales de baja dimensión.
[0044] La figura 21 ilustra esquemáticamente una secuencia de etapas adicional en un ejemplo de un procedimiento para fabricar un transistor de efecto campo vertical.
[0045] Las figuras 22A - 22P ilustran esquemáticamente una secuencia de etapas en un ejemplo de un procedimiento para fabricar un transistor de efecto campo vertical que comprende una estructura de puerta doble.
[0046] La figura 23 muestra un diagrama de flujo de un ejemplo de procedimiento de fabricación de un transistor de efecto campo vertical.
[0047] La figura 24 muestra un diagrama de flujo de un ejemplo de un procedimiento para fabricar la capa activa de un transistor de efecto campo vertical.
[0048] Descripción detallada de los ejemplos
[0049] Ahora se hará referencia en detalle a modos de realización, uno o más ejemplos de los cuales se ilustran en los dibujos. Cada ejemplo se proporciona solo a modo de explicación, no como una limitación. De hecho, será evidente para los expertos en la técnica que se pueden realizar diversas modificaciones y variaciones en la presente divulgación. Por ejemplo, las características ilustradas o descritas como parte de un modo de realización se pueden usar con otro modo de realización para proporcionar otro modo de realización más. Se pretende que la presente divulgación cubra dichas modificaciones y variaciones que se encuentren dentro del alcance de las reivindicaciones adjuntas y sus equivalentes. Además, los dibujos pretenden ilustrar los diferentes modos de realización y el proceso de fabricación. En aras de la claridad, las dimensiones de los diferentes elementos no están a escala para facilitar la identificación de los diferentes componentes.
[0050] La figura 1 es una vista de un ejemplo de un transistor de efecto campo vertical 100. La figura muestra tres vistas diferentes del transistor: una vista superior (en el lado izquierdo), una vista lateral en sección transversal (es decir, a lo largo del plano A-A' indicado en la vista superior) y una vista frontal en sección transversal (es decir, a lo largo del plano B-B' indicado en la vista superior). La disposición de la vista superior y las vistas en sección transversal se repite para muchas de las otras figuras.
[0051] El FET vertical 100 incluye un sustrato 101. El sustrato 101 puede ser una oblea de silicio, Si, pero también se pueden emplear otros sustratos conocidos en la técnica, tales como silicio germanio (SiGe) u oblea semiconductora III-V. Un primer electrodo 102 está dispuesto sobre el sustrato 101 en la figura 1. Dicho primer electrodo actúa como la fuente o bien el drenador del transistor 100. Se pueden usar diferentes materiales conductores para el primer electrodo 102, incluyendo metales (Pd, Rh, Mo, Sc, Au, Pt, W, Ti, etc.), nitruros (TiN), óxidos (TCO), materiales 2D (por ejemplo, grafeno) o materiales 1D (por ejemplo, CNT metálicos).
[0052] A lo largo de la presente divulgación, los materiales 2D pueden considerarse materiales cristalinos que consisten en átomos de una sola capa o de pocas capas. En los materiales 2D, dos dimensiones están fuera de la nanoescala. Los materiales 2D incluyen, por ejemplo, grafeno, nanopelículas, nanocapas y nanorrecubrimientos. Los materiales 1D pueden considerarse como materiales que tienen solo una dimensión fuera de la nanoescala. Los materiales 1D incluyen, por ejemplo, nanotubos (por ejemplo, CNT, nanotubos de MoS<2>o nanotubos de WS<2>), nanobarras, nanohilos y otros.
[0053] A lo largo de la presente divulgación, los materiales de baja dimensión pueden considerarse como materiales que tienen al menos una dimensión lo suficientemente pequeña (a nanoescala) para que las propiedades físicas del material se encuentren en algún lugar entre las de los átomos individuales y el material en volumen. Pueden incluir materiales 0D, 1D, 2D y 3D.
[0054] El primer electrodo se puede obtener mediante técnicas de fabricación de semiconductores estándar, que incluyen depósito químico en fase de vapor (CVD), depósito por capas atómicas (ALD), depósito físico en fase de vapor (PVD) o procedimientos aditivos a base de tinta.
[0055] Una capa de material activo (por ejemplo, semiconductor) 103 está dispuesta encima del primer electrodo. En el ejemplo de la figura 1, la capa activa 103 está cubriendo solo parcialmente el primer electrodo 102. No obstante, como se muestra en modos de realización adicionales, pueden ser posibles diferentes configuraciones. En cuanto al material activo utilizado en la capa activa 103, son factibles diferentes opciones, que incluyen: materiales 2D (TMD [MX2] tales como MoS<2>, WS<2>, WSe<2>); materiales 1D (tales como CNT semiconductores, nanotubos de MoS<2>, nanotubos de WS<2>, nanohilos o nanobarras).
[0056] Como se muestra en la figura 1, un segundo electrodo 104 se deposita sobre la capa activa 103. Los mismos materiales que los mencionados con respecto al primer electrodo 102 también se pueden usar para el segundo electrodo 104. Se pueden usar diferentes materiales para el primer electrodo 102 y el segundo electrodo 104 del mismo transistor. Por ejemplo, esto permite una manera de usar diferentes conductores para la ingeniería de la función de trabajo para sintonizar la resistencia eléctrica en los contactos con el material activo. La capa activa 103 actúa como el canal del transistor, cuya longitud de canal depende entonces del espesor de la capa activa 103.
[0057] El segundo electrodo 104 se superpone al primer electrodo 102 en una determinada región de superposición. En este ejemplo, la región de superposición forma un anillo rectangular. La región de superposición define un perímetro exterior que, en el modo de realización mostrado en la figura 1, define una forma rectangular con longitud y anchura, d<1>y d<2>respectivamente como se observa en la figura. La suma de la región de superposición d<1>y d<2>(perímetro) es similar al concepto de anchura de canal en los FET planos tradicionales.
[0058] También se muestra en la figura una primera capa de dieléctrico intercapa (“interlayer”) 105. Se pueden emplear diferentes materiales dieléctricos para la capa de dieléctrico intercapa (ILD), que incluye un número de óxidos orgánicos e inorgánicos u otros materiales de baja K. La capa de ILD se puede obtener mediante técnicas de depósito estándar tales como depósito químico en fase de vapor (CVD) o depósito por capas atómicas (ALD), pulverización catódica, recubrimiento por rotación (por ejemplo, SOD).
[0059] El transistor de efecto campo vertical comprende además una puerta que tiene una parte de conductor de puerta y una capa aislante de puerta, la capa aislante de puerta 106 tiene una sección transversal con forma de U y rodea la parte de conductor de puerta 107 y está dispuesta en contacto con la capa activa 103.
[0060] La capa aislante de puerta 106 está en contacto con una parte de la capa activa 103 a lo largo del espesor de esta última. Es preferente un material con una constante dieléctrica alta para la capa aislante de puerta 106. Por tanto, se pueden usar SiO<2>, SiO<x>N<y>A o, preferentemente, materiales de alta K (por ejemplo, HfO<2>, Al<2>O<3>, HfSiON, ZrO<2>, La<2>O<3>, Ta<2>O<5>, TiO<2>, BaTiO<3>). La estructura de puerta comprende además un conductor de puerta 107, que está dispuesto en el volumen interior definido por la capa aislante de puerta con forma de U 106.
[0061] Como se muestra en la figura 1, el conductor de puerta 107 se deposita (es decir, se forma o crece) encima de la capa aislante de puerta 106 de modo que se evita el contacto directo entre el conductor de puerta 107 y cualquiera de los electrodos, 102 y 104, o la capa activa 103. La aplicación de una determinada tensión al conductor de puerta 107 determina el flujo de corriente entre el primer electrodo 102 y el segundo electrodo 104 por medio de la capa activa 103.
[0062] Como se observa en la figura 1, una característica de este diseño es que la corriente fluye en una dirección sustancialmente perpendicular al sustrato, es decir, verticalmente cuando se supone que el sustrato está dispuesto sobre una superficie horizontal plana. Un segundo dieléctrico intercapa (ILD) 108 puede estar dispuesto en el transistor 100. Se pueden usar los mismos materiales dieléctricos que para la primera capa de dieléctrico 105 para el segundo dieléctrico 108, aunque se entiende que se pueden emplear diferentes dieléctricos para cada dieléctrico en el mismo transistor.
[0063] Finalmente, se pueden proporcionar tres contactos que definen los tres terminales del transistor. En particular, se usa un primer contacto de fuente/drenador 109 para hacer contacto con el primer electrodo 102, se usa un segundo contacto de fuente/drenador 110 para el segundo electrodo 104 y se usa un tercer contacto 111 para el conductor de puerta 107. De forma similar a los electrodos, también se pueden usar diferentes materiales para los contactos. Estos incluyen metales (por ejemplo, Ti, Ru, W, Co, Ni), nitruros (TiN, TaN), aleaciones binarias, CNT metálicos o materiales 2D conductores como el grafeno.
[0064] La figura 1 proporciona una vista esquemática de un solo transistor 100. Como es bien conocido por los expertos en la técnica, una gran cantidad de dichos transistores pueden fabricarse realmente en un solo sustrato. Solo con propósitos ilustrativos, la figura 2 proporciona una vista de un conjunto de cuatro transistores 201-204, que podrían representar una pequeña parte del sustrato general.
[0066] Ahora se hará referencia a las figuras 3A - 3L para explicar un ejemplo de una secuencia de fabricación para obtener un transistor de efecto campo vertical como el presentado en referencia a la figura 1. La figura 3A muestra la primera etapa en la secuencia, que es la formación del primer electrodo 302 sobre un sustrato 301. La presente invención no se limita de ninguna manera a ningún sustrato específico.
[0068] En algunos ejemplos, el sustrato 301 puede ser silicio, Si. Además, el sustrato puede comprender una capa de dieléctrico tal como un óxido crecido térmicamente. De forma alternativa, se puede depositar una capa de dieléctrico con técnicas de depósito estándar tales como depósito químico en fase de vapor (CVD), depósito físico en fase de vapor (PVD), depósito por capas atómicas (ALD), etc.
[0070] Como ya se menciona con referencia a la figura 1, se pueden usar diferentes materiales para el primer electrodo 302. La selección de un material u otro también puede afectar a la técnica utilizada para su formación. La litografía junto con los procesos basados en el despegue y/o el grabado (“etching”), así como los procedimientos aditivos, se pueden usar para la formación del patrón deseado. En algunos ejemplos, el sustrato 301 se puede modelar primero por medio de una etapa de fotolitografía y grabado en seco. Posteriormente, el material para el primer electrodo 302 puede depositarse (por ejemplo, mediante depósito químico en fase de vapor (CVD), depósito físico en fase de vapor (PVD), depósito por capas atómicas (ALD), etc.). Posteriormente, se puede usar un proceso de planarización químico-mecánica (CMP) para obtener una superficie lisa y eliminar la cantidad necesaria de material.
[0072] Una posible siguiente etapa se muestra en la figura 3B. Esta etapa comprende el depósito (es decir, formada, recubierta, crecida) de una capa activa 303. La capa activa 303 en este ejemplo se deposita sobre toda el área del sustrato de modo que cubra completamente el primer electrodo 302. Se pueden usar diferentes materiales, incluyendo materiales 1D y 2D, para la capa activa 303 como ya se describió con referencia a la figura 1.
[0074] La siguiente etapa (figura 3C) es el depósito del segundo electrodo 304 que, en este modo de realización particular, también se deposita sobre toda el área. Se pueden usar materiales y técnicas similares a los ya mencionados con respecto al primer electrodo 302 y mencionados con referencia a la figura 1, para el segundo electrodo 304. En esta fase del proceso de fabricación, se crea una estructura intercalada con el primer electrodo 302 en la parte inferior, el segundo electrodo 304 en la parte superior y la capa activa 303 en el medio.
[0076] En una etapa adicional (figura 3D), se puede usar fotolitografía y/o grabado en seco para definir el área del transistor. Se pueden usar máscaras de grabado para facilitar el grabado como es conocido por los expertos en la técnica. En particular, esta etapa define las dimensiones de la capa activa 303 y del segundo electrodo 304. Esta etapa define además la forma y las dimensiones de una región de superposición, es decir, una región donde el segundo electrodo 304 se superpone al primer electrodo 302. Esta región de superposición define un perímetro de superposición exterior que, en el modo de realización mostrado, corresponde a un rectángulo con lados d<1>y d<2>.
[0078] Tras la finalización y definición de la estructura intercalada, la siguiente etapa puede comprender el depósito de una primera capa de dieléctrico intercapa, ILD, 305 (figura 3E). Dicho ILD puede ser útil para la preparación de la siguiente etapa que, como se muestra en la figura 3F, consiste en definir una región de puerta 317, que se asemeja a una cavidad o pozo en este caso, por medio de etapas de fotolitografía y grabado en seco. Se pueden usar máscaras de grabado para facilitar el grabado como es conocido por los expertos en la técnica. Como se muestra en la figura 3F, la región de puerta 317 en este ejemplo particular está completamente dentro o incrustada dentro del perímetro exterior de la región de superposición. Como resultado, la puerta en este transistor está completamente rodeada por el semiconductor, proporcionando por tanto una disposición de semiconductor alrededorSemiconductor-All-Around(o SAA). Dicha disposición proporciona una gran área de superficie entre la puerta y la capa activa 303, lo que permite una mejor capacidad de la puerta para controlar el flujo de corriente en el canal definido por la capa activa 303.
[0080] [0044]Después de la definición de la región de puerta (similar a una cavidad) 317, una siguiente etapa (figura 3G) puede ser la formación o depósito del dieléctrico de puerta para formar una capa aislante de puerta 306 con una sección transversal con forma de U. Como se muestra en la figura 3G, en este proceso de fabricación, el dieléctrico de puerta se deposita primero sobre todo el sustrato, es decir, no solo en la región de puerta 317 sino también encima de la capa de ILD 305. El dieléctrico de puerta 306 puede comprender diferentes materiales tales como, pero sin limitarse a, óxido de silicio, óxido de aluminio, óxido de titanio, óxido de tántalo, óxido de itrio, oxinitruro de silicio, nitruro de silicio, nitruro de boro, óxido de silicio y circonio, óxido de silicio y hafnio, óxido de circonio, óxido de lantano o, preferentemente, materiales de alta K (por ejemplo, HfO<2>, HfSiO<4>u O<4>SiZr). Dependiendo del material seleccionado, la capa aislante de puerta 306 puede formarse con técnicas estándar tales como depósito químico en fase de vapor (CVD), depósito físico en fase de vapor (PVD), recubrimiento por rotación o preferentemente depósito por capas atómicas (ALD) como es conocido por los expertos en la técnica.
[0081] Después del depósito del aislante de puerta, el conductor de puerta 307 se deposita en la siguiente etapa (figura 3H). Al igual que con el depósito del aislante de puerta, el conductor de puerta en este ejemplo también se deposita sobre toda el área, es decir, sobre la capa aislante previamente depositada.
[0082] La figura 3I muestra la etapa de eliminar partes superfluas tanto de la capa aislante como del conductor de puerta, es decir, eliminar material de aquellas áreas que se extienden más allá de los límites de la región de puerta 317 que se muestra en la figura 3F. Para ese propósito, se pueden usar un proceso de grabado y un proceso de planarización químico-mecánica (CMP). Esta etapa también se puede usar directamente después del depósito del aislante de puerta y repetir después del depósito del conductor de puerta.
[0083] A continuación, se puede depositar una segunda capa de dieléctrico intercapa (ILD) 308 como se muestra en la figura 3J. Esto precede a la formación de las regiones de contacto 319, 320 y 321 para los electrodos y para la puerta. La figura 3K muestra la formación de patrones (“patterning”) de las capas de ILD 305 y 308. Este proceso implica fotolitografía y grabado en seco y expone el primer electrodo 302 al crear una región de contacto 319, el segundo electrodo 304 en la región de contacto 320 y la estructura de puerta 307 en la región de contacto 321.
[0084] Finalmente, el material de contacto puede depositarse para crear un primer contacto de electrodo 309, un segundo contacto de electrodo 310 y un contacto de estructura de puerta 311 como se muestra en la figura 3L. En este caso, aunque no se muestra en la secuencia, el material de contacto puede depositarse sobre toda la superficie (equivalente al depósito del material aislante y el conductor de puerta presentados en las figuras 3G y 3H) y a continuación eliminarse selectivamente de las áreas no alineadas con los electrodos y con la puerta por medio de un proceso de planarización químico-mecánica (CMP). Se pueden usar múltiples pilas de material de contacto, tales como capa de barrera (TiN, Ti) por PVD o ALD y material posterior (tal como, pero sin limitarse a, Al, Cu, W por ALD, PVD o CVD, 2D o 1D por CVD o recubrimiento como depósito). También se pueden emplear otros conductores tales como óxido de rutenio, nitruro de tántalo.
[0085] El procedimiento descrito anteriormente requiere relativamente pocas etapas de proceso, que pueden ser tan pocas como tres etapas de fotolitografía para la fabricación del transistor y una etapa más para la apertura del contacto. Otra ventaja es que se puede lograr un escalado inferior a 10 nm usando procedimientos de litografía DUV (ultravioleta profundo) seca de exposición única (sin necesidad de formación de patrones múltiples) sin usar una costosa litografía de inmersión o litografía EUV (ultravioleta extremo). El uso de EUV permitiría una mayor resolución y reducción de las dimensiones generales.
[0086] Las figuras 4A - 4L muestran una secuencia de fabricación para un segundo ejemplo de un FET vertical. Aunque también se presentan todas las etapas, esta descripción se centrará en aquellos aspectos que difieren de la secuencia explicada previamente (con referencia a las figuras 3A - 3L). En una primera etapa, la figura 4A muestra la formación de un primer electrodo 402 sobre un sustrato 401. Cabe señalar que, en esta secuencia, el contacto 409 para el primer electrodo 402 se lleva a cabo en una fase temprana en el proceso. En este ejemplo, el transistor comprende un contacto inferior, mientras que el transistor que se muestra en referencia a la figura 1 (y la secuencia de fabricación 3A - 3L) comprendía todos los contactos en la parte superior. En cualquier caso, como apreciarán los expertos en la técnica, ambas configuraciones pueden combinarse y, por ejemplo, el primer contacto 109 en la figura 1 también puede disponerse como un contacto inferior. Por el contrario, el contacto inferior 409 en la figura 4A también puede disponerse como un contacto superior siguiendo las etapas mostradas para el contacto equivalente con respecto al ejemplo de la figura 3.
[0087] Las figuras 4B a 4E se refieren a etapas de fabricación que generalmente son iguales o equivalentes a las ya descritas con respecto a las figuras 3B a 3E, por lo que no se considera necesaria ninguna explicación adicional. En particular, se deposita una capa de dieléctrico intercapa (ILD) 405 después de la definición de patrones del segundo electrodo 404 y la capa activa 403.
[0088] La figura 4F difiere de la figura 3F ya que el transistor del presente ejemplo comprende una aleta F4. Se entiende que, incluso si este modo de realización comprende una sola aleta, se pueden realizar diseños alternativos con un mayor número de aletas de la misma manera. En aras de la claridad, el término aleta se refiere a la estructura similar a una aleta que se origina en el espacio entre dos cavidades. Por tanto, la figura 4F muestra cómo, a diferencia de la figura 3F, se definen dos regiones de puerta o cavidades en la estructura. Se pueden hacer más de dos cavidades de manera similar.
[0089] [0053]Como resultado, una parte del primer electrodo 402, el segundo electrodo 404 y la capa activa 403, permanece en el espacio entre las dos cavidades y forma una aleta F4. El uso de dichas aletas permite una mayor área de contacto entre la puerta y la capa activa. Esta mayor área de contacto mejora la capacidad de la puerta para controlar el flujo de corriente en el transistor. Una vez que se han creado las dos regiones o cavidades, las siguientes etapas para este ejemplo se muestran en las figuras 4G a 4L. Esas etapas son equivalentes a las ya mostradas en las figuras 3G a 3L, con la única diferencia significativa de que se proporciona una aleta y, por tanto, hay dos cavidades para depositar el aislante de puerta y el material conductor de puerta. Se usan una capa aislante de puerta 406 y un conductor de puerta 407 para crear la estructura de puerta del transistor y se crean contactos para los diferentes terminales del transistor después de depositar una segunda capa de dieléctrico 408 como se muestra en la figura 4J. En particular, la figura 4L muestra los terminales para el primer electrodo 409, el segundo electrodo 410 y la puerta 411. No hace falta mencionar que los mismos materiales y técnicas citados con respecto al modo de realización de la figura 3 también serían aplicables a este diseño.
[0091] Las figuras 5A a 5O muestran la secuencia para otro modo de realización adicional de un transistor vertical de acuerdo con un ejemplo. Al igual que con el proceso previo, solo se detallarán los cambios relevantes con respecto al proceso básico. En este caso, se fabrica un transistor vertical cuyo contacto de puerta está dispuesto en un lado y se extiende más allá de la región de superposición, proporcionando por tanto una disposición llamada de "puerta lateral". Dicha disposición de "puerta lateral" permite una alineación horizontal de la estructura de puerta con la capa activa, lo que da como resultado menos capacitancia parásita entre el conductor de puerta y los electrodos. En este proceso de fabricación particular, se produce un transistor vertical que comprende una aleta. No obstante, se entiende que esto es solo una característica opcional y se puede usar la misma disposición de puerta lateral con una puerta alineada horizontalmente con un transistor con múltiples aletas o sin dichas aletas. En referencia a las figuras, debe quedar claro que las figuras 5A a 5E son equivalentes a las figuras 3A a 3E mencionadas previamente, por lo que no son necesarias más explicaciones. Por tanto, la figura 5E muestra un primer electrodo 502, un segundo electrodo 504, una capa activa 503, un sustrato 501 y una primera capa de dieléctrico 505.
[0093] La figura 5F muestra la formación de la región de puerta para la puerta. De forma similar a la figura 4F, en este caso también está presente una aleta F5, ya que algunas partes del primer electrodo 502, que se forma sobre el sustrato 501, el segundo electrodo 504 y la capa activa 503 se encuentran en el espacio entre dos secciones alargadas de la región de puerta o cavidad. A diferencia de los modos de realización previos, la puerta en este proceso de fabricación no está completamente circunscrita por el perímetro exterior de la región de superposición. Por el contrario, una sección de la región de puerta (G5 en la figura 5F) se extiende lateralmente más allá de la región de superposición. Esta diferencia permite la disposición de puerta lateral de este modo de realización.
[0095] Una etapa distintiva adicional se puede explicar con referencia a las figuras 5G y 5H. A diferencia de los ejemplos previos, la capa aislante de puerta y el conductor de puerta no se depositan ni se forman inmediatamente después de la formación de la puerta de región. En su lugar, se deposita una capa de dieléctrico intercapa (ILD) SP51 (figura 5G) y a continuación se graba (figura 5H). El grabado de la capa de ILD SP51 se puede llevar a cabo mediante grabado por capas atómicas, ALE o grabado por iones reactivos, RIE.; (con o sin grabado por plasma) y se controla para que se cree un espaciador SP5 en la parte inferior de la región (que se asemeja a una cavidad o pozo). Este espaciador garantiza que la superposición vertical entre la estructura de puerta y el primer electrodo 502 se reduzca o minimice. Para ello, la altura del espaciador se controla de modo que su superficie superior se disponga ligeramente por debajo de la superficie inferior de la capa activa 503 de modo que el conductor de puerta depositado en una fase posterior esté sustancialmente al mismo nivel que la capa activa 503. En particular, el espaciador SP5 es tal que existe un hueco entre el plano de la superficie superior del espaciador SP5 y el plano de la superficie inferior de la capa activa 503. La anchura de este hueco corresponde al espesor de una capa aislante 506 depositada en una fase posterior como se describe a continuación.
[0097] Después de la definición del espaciador, el proceso continúa con la formación de la capa aislante de puerta 506 y el depósito del conductor de puerta 507. Debido a la presencia del espaciador SP51 y a la existencia de un hueco entre su superficie superior y la superficie inferior de la capa activa 503, este depósito da como resultado una capa aislante de puerta cuya superficie superior está sustancialmente alineada con la superficie inferior de la capa activa 503 y un conductor de puerta 507 que está sustancialmente a ras, es decir, nivelado, con la capa activa 503 en sus respectivas superficies inferiores. Esto es seguido por el grabado y la planarización de la misma capa aislante de puerta 506 y el conductor de puerta 507
[0099] en las regiones fuera de la región de puerta. Estas etapas de proceso se representan en las figuras 5I a 5K y son equivalentes a las ya explicadas con respecto a los procesos de fabricación previos.
[0101] Un aspecto particular adicional de este ejemplo se ilustra en la figura 5L. La estructura de puerta que comprende la capa aislante de puerta 506 y el conductor de puerta 507 se graba con un proceso de grabado controlado de modo que la superficie superior de la puerta se dispone sustancialmente a ras o a nivel con la superficie superior de la capa activa 503. El efecto técnico correspondiente es que la estructura de puerta se alinea con la capa activa 503 de modo que existe una superposición mínima con el segundo electrodo 504. Esto tiene el efecto beneficioso de reducir las capacitancias parásitas en el transistor. Después de la formación de la estructura de puerta, el proceso continúa con el depósito de una capa de ILD 508 y la definición de los contactos. Esto se muestra en las figuras 5M a 5O, que son equivalentes a las figuras 3J a 3L, por lo que no se consideran necesarios más detalles. Por tanto, las regiones de contacto 519, 520 y 521 se abren mediante fotolitografía y grabado en seco para el contacto del primer electrodo 509, el contacto del segundo electrodo 510 y el contacto de la puerta 511.
[0102] En este ejemplo, la expresión a ras debe entenderse en el sentido de que el conductor de puerta 507 está dispuesto sustancialmente al mismo nivel que la capa activa 503 en las superficies tanto inferior como superior. El espesor del conductor de puerta 507 es sustancialmente el mismo que el espesor de la capa activa 503 y su posición respectiva es tal que se minimiza la superposición del conductor de puerta 507 con el electrodo inferior 502 o bien el electrodo superior 504. En una variante adicional de este mismo concepto, el diseño puede comprender un conductor de puerta 507 con un espesor menor que la capa activa 503. Al ajustar apropiadamente la altura del espaciador SP51 y el grabado después del depósito de la capa aislante de puerta 506 y el conductor de puerta 507, se puede tener un conductor de puerta 507 cuyo espesor se encuentra dentro del espesor de la capa activa 503 o, en otras palabras, la capa activa 503 puede superponerse al conductor de puerta 507 en las superficies tanto inferior como superior.
[0103] Un ejemplo adicional, que comprende una configuración de puerta alrededor (GAA), se presentará ahora con referencia a las figuras 6A a 6O. En este ejemplo, se define una puerta que rodea al semiconductor. En particular, la puerta está dispuesta rodeando el perímetro exterior de la región de superposición entre los electrodos. De forma similar a los ejemplos previos, este ejemplo también permite una gran área de contacto entre la puerta y la capa activa, lo que facilita el funcionamiento del transistor. Se puede realizar más de una puerta en una variante de configuración GAA donde cada lado puede actuar como una puerta de control separada.
[0104] De forma similar al ejemplo ilustrado en las figuras 5A a 5O, el ejemplo de la figura 6 también presenta una puerta lateral que está alineada con la capa activa. Por este motivo, solo los aspectos novedosos de este modo de realización se explicarán en lo sucesivo.
[0105] Las figuras 6A a 6C son generalmente equivalentes a las figuras 4A a 4C, por lo que no se considera necesaria ninguna explicación adicional. En particular, en este caso, también se usa un electrodo inferior 609 para el primer electrodo 602. La figura 6D muestra una etapa de formación de patrones para definir la región de superposición. Como en los ejemplos previos, esta etapa de formación de patrones comprende fotolitografía y grabado en seco.
[0106] En este caso, el primer electrodo 602, el segundo electrodo 604 y la capa activa 603 se superponen perfectamente, es decir, todos tienen sustancialmente las mismas dimensiones, de modo que ninguno de ellos se extiende más allá de los otros en el plano horizontal después de la formación de patrones.
[0107] La figura 6F muestra la formación de patrones de la región 617 para la disposición de puerta después del depósito de la capa de ILD 608. Como se menciona, este es un modo de realización de GAA, por lo que, a diferencia de los diseños previos, la región para la puerta ya no está dentro de o incrustada en la región de superposición sino que la rodea, es decir, la región está dispuesta contigua al perímetro exterior pero fuera de él. Además, como también se muestra en la figura 6F, la ranura practicada para la región de puerta se extiende lateralmente de modo que se define una puerta lateral. Las etapas restantes (de las figuras 6G a 6O) implican la formación de un espaciador SP6 usando un SP61 dieléctrico adicional y el grabado de la estructura de puerta (capa aislante de puerta 606 y conductor de puerta 607) para permitir la alineación de la puerta con la capa activa 603 como se muestra en la figura 6L. Las etapas necesarias para lograr esta alineación son equivalentes a las descritas con referencia a las figuras 5A a 5O, por lo que no se consideran necesarios más detalles.
[0108] La alineación del conductor de puerta 607 y la capa activa 603 es tal que la superficie inferior/superior del conductor de puerta 607 se alinea con la superficie inferior/superior de la capa activa 603 si el espesor del conductor de puerta 607 es sustancialmente el mismo que el espesor de la capa activa 603. En variantes de este ejemplo, el espesor del conductor de puerta 607 puede ser menor que el espesor de la capa activa 603 de modo que esta última se superponga a la primera. En otras palabras, al tener un conductor de puerta 607 cuyo espesor es menor que el espesor de la capa activa 603, se puede tener un diseño donde la superficie inferior del conductor de puerta 607 está ligeramente por encima de la superficie inferior de la capa activa 603, mientras que la superficie superior del conductor de puerta 607 está a un nivel ligeramente más bajo que la superficie superior de la capa activa 603. De esta manera, se puede obtener un rendimiento mejorado minimizando aún más cualquier superposición del conductor de puerta 607 con el primer electrodo 602 o el segundo electrodo 604.
[0109] Las etapas restantes implican la definición de los contactos para el primer electrodo 609, el segundo electrodo 610 y la puerta 611 después de que se practiquen las aberturas de contacto para el segundo electrodo 620 y para la puerta 621. Estas etapas son equivalentes a las explicadas en referencia a la figura 5G a 5O, por lo que no se considera necesaria ninguna explicación adicional.
[0110] Las figuras 21A a 21H ilustran las etapas de otro ejemplo más para fabricar un FET vertical. En este ejemplo, la región de puerta se define de manera diferente como se explicará en las figuras adjuntas.
[0111] La figura 21A corresponde a una situación similar a la ya explicada anteriormente con referencia a la figura 6D. En esta fase del proceso de fabricación, el sistema comprende un primer electrodo 752, formado sobre un sustrato 751. El contacto para el primer electrodo 752 en este ejemplo es un electrodo inferior 759. Por otra parte, también están presentes una capa activa 753 y un segundo electrodo 754.
[0112] Cabe señalar que, en referencia a las figuras 6C y 6D previas, la fase que se muestra en la figura 21A se puede lograr después de grabar el segundo electrodo 754 y la capa activa 753 sobre el área que no se superpone con el primer electrodo 752, de modo que el primer electrodo 752, el segundo electrodo 754 y la capa activa 753 se superponen perfectamente. No obstante, la formación de patrones y el grabado en este caso también pueden eliminar parte del material del sustrato 751. Por tanto, como también se muestra en la figura 21A, la superficie superior del sustrato 751 después de la etapa de grabado no está alineada con la superficie inferior de la capa activa 753. En particular, existe un hueco entre la superficie superior del sustrato 751 y la superficie inferior de la capa activa 753 cuya anchura corresponde sustancialmente al espesor de la capa aislante de puerta 756, como se muestra en la figura 21B. Como resultado del grabado, al menos una parte de la capa activa 753, que corresponde al espesor de la capa activa 753, queda expuesta y está presente una determinada región 777 que, en este ejemplo, actúa como la región de puerta.
[0114] Las siguientes etapas posibles en este ejemplo se presentan en las figuras 21B y 21C, que comprenden el depósito de una capa aislante de puerta 756 sobre todo el sustrato y un depósito posterior de un conductor de puerta 757 sobre la capa aislante 756 previamente depositada. De esta manera, la capa aislante 756 está dispuesta entre el conductor de puerta 757 y todas las demás partes (es decir, la capa activa 753, el sustrato 751 y el segundo electrodo 754). Cabe señalar que, debido al hueco creado entre la superficie superior del sustrato 751 y la superficie inferior de la capa activa 753 durante el proceso de grabado que se muestra en la figura 21A, la superficie superior de la capa aislante de puerta 756 está alineada con la superficie inferior de la capa activa, lo que permite que la superficie inferior del conductor 757 se alinee sustancialmente con la capa activa 753 en sus respectivas superficies inferiores.
[0116] Una capa de ILD 755 se deposita sobre toda la superficie para proporcionar una superficie plana que posteriormente se graba en la etapa representada en la figura 21E. El grabado, que puede ser seguido por un proceso de CMP, es tal que tanto el conductor de puerta 757 como la capa aislante de puerta 756 se eliminan del área encima del segundo electrodo 754, permitiendo por tanto el contacto posterior en este electrodo. Para definir los contactos tanto para el segundo electrodo 754 como el conductor de puerta 757, se puede depositar una capa de dieléctrico adicional 758 en preparación de la formación de patrones de los contactos. Esto se puede ver en la figura 21G y da como resultado la formación de las cavidades 771 y 770 que están destinadas a entrar en contacto con el segundo electrodo 754 y el conductor de puerta 757, respectivamente. El depósito de la capa de dieléctrico 758 es opcional. El transistor se finaliza en este ejemplo con la etapa en la figura 21H, en la que el material de contacto se deposita para crear el contacto 761 para el segundo electrodo 754 y el contacto 760 para el conductor de puerta 757.
[0118] Se puede realizar una combinación de una puerta alrededor (GAA) y un semiconductor alrededor (SAA) usando procedimientos similares. Dicho diseño puede aumentar aún más el área de puerta para un mejor control del efecto campo inducido por puerta del material de canal activo (por ejemplo, un semiconductor). Esta combinación puede ser particularmente conveniente para diseños que comprenden un área de superposición relativamente grande. La puerta que rodea el semiconductor puede proporcionar una gran área de contacto pero, en algunos casos, puede ser difícil inducir el efecto campo sobre toda la capa semiconductora en la región de superposición. Por ese motivo, una combinación con una puerta interna puede permitir, no solo una mayor superficie de contacto, sino también una mejor distribución del campo eléctrico. Dicha combinación se describirá ahora con referencia a las figuras 22A a 22N.
[0120] La figura 22A muestra una fase similar a la ya representada en las figuras previas (por ejemplo, la figura 6C). Un primer electrodo 852 se forma sobre un sustrato 851. En este ejemplo, el primer electrodo 852 tiene un contacto inferior 859. Encima del primer electrodo 852, se deposita una capa activa 853, que se intercala entre el primer electrodo 852 y un segundo electrodo 854. Se lleva a cabo una etapa de formación de patrones y grabado como se muestra en la figura 22B de modo que, en este ejemplo, el primer electrodo 852, la capa activa 853 y el segundo electrodo 854 se superponen sobre la misma región de superposición, es decir, se superponen de forma sustancialmente perfecta. La siguiente etapa en la secuencia de fabricación de acuerdo con este ejemplo se presenta en la figura 22C, en la que se deposita un dieléctrico intercapa 855.
[0122] La figura 22D ilustra esquemáticamente la diferencia principal con respecto a otros ejemplos descritos. Por tanto, no solo se define una región de puerta única, sino que se usa una combinación de un enfoque SAA y GAA al definir dos regiones. En particular, se define una primera región 867a que se dispone dentro del perímetro exterior de la región de superposición. Esta primera región de puerta 867a es, por tanto, similar a la región de puerta definida en referencia a las figuras 3A-3L (es decir, en una configuración SAA). Se define una segunda región de puerta 867b que rodea la capa activa 853. Esta segunda región de puerta 867b presenta a continuación un concepto de puerta alrededor (GAA), que se asemeja al ejemplo mostrado con respecto a las figuras 6A-6O. Al combinar ambos enfoques, se logra una gran área de contacto entre la puerta y la capa activa 853, lo que da como resultado una formación más uniforme del canal y mejores capacidades de control del transistor.
[0124] [0076]Para mejorar el comportamiento del transistor, los ejemplos previos (véanse las figuras 5L o 6L) ya han mostrado el uso de una configuración de puerta alineada, es decir, una disposición en la que el conductor de puerta de la puerta está sustancialmente alineado con la capa activa. Esto también se muestra en este ejemplo. Por tanto, la figura 22E muestra el depósito de un dieléctrico SP81, que posteriormente se graba para formar un espaciador, SP8, como se muestra en la figura 22F. El proceso para fabricar el espaciador SP8 es equivalente al ya descrito con referencia a los ejemplos previos, por lo que no se consideran necesarios más detalles.
[0126] Las figuras 22G y 22H muestran el depósito de la capa aislante de puerta 856 y el conductor de puerta 857. A continuación, las partes de la capa aislante de puerta 856 y el conductor de puerta 857 que no se encuentran en las regiones de puerta 867a y 867b se eliminan (véase la figura 22I) como ya se explicó en los ejemplos previos. Además, para reducir la capacitancia parásita y optimizar el rendimiento del dispositivo, la capa aislante de puerta 856 y el conductor de puerta 867 se graban como se muestra en la figura 22J, de modo que su superficie superior esté sustancialmente alineada con la superficie superior de la capa activa 853.
[0128] Las etapas finales corresponden a la formación de los contactos eléctricos. Siguiendo un proceso equivalente al ya descrito, se deposita un dieléctrico intercapa 858 (figura 22K) y se lleva a cabo una etapa de formación de patrones como se muestra en la figura 22L para crear las cavidades para los contactos. En particular, se crea una cavidad 870 para el contacto del segundo electrodo 854. Cabe señalar cómo, en este ejemplo, se usan dos cavidades para la puerta, ya que tenemos dos regiones de puerta. De hecho, se forma una primera cavidad de puerta 871a para la región de puerta que está dispuesta dentro de la región de superposición (es decir, la puerta SAA) y se forma una segunda cavidad de puerta 871b para permitir el contacto con la región de puerta que rodea la capa activa 853. Finalmente, se deposita un material conductor para crear los contactos. En particular, se forma un contacto 860 para el segundo electrodo y se forman dos contactos 861a y 861b tanto para el conductor de puerta dispuesto en la región interior 867a como para el conductor de puerta dispuesto en las regiones exteriores 867b, respectivamente.
[0130] En una variante de este ejemplo, los conductores de puerta 861a y 861b se pueden conectar como se ilustra en la figura 22N.
[0132] En este ejemplo, el contacto 860 para el segundo electrodo 854 no está completamente alineado. Esto es preferente en este ejemplo particular debido a las pequeñas dimensiones horizontales del segundo electrodo 854 en el área de contacto. No obstante, en variantes adicionales, el contacto 860 y el segundo electrodo 854 pueden estar alineados. En todavía otras variantes, el contacto 860 puede ponerse en contacto con el segundo electrodo 854 en un lado. Esas variantes se ilustran esquemáticamente respectivamente en la figura 22O (contacto superior alineado) y la figura 22P (contacto lateral).
[0134] Hasta este punto, se han divulgado diferentes procesos de fabricación que dan como resultado transistores de efecto campo vertical que comprenden diferentes arquitecturas de puerta. Aparte de eso, son posibles otras variaciones dependiendo del material activo particular utilizado para la capa activa. En los siguientes ejemplos, se describirán diseños que comprenden diferentes materiales. Incluso si se presentarán con referencia a uno de los diseños previos (en particular, el diseño correspondiente a las figuras 3A a 3L), esto no pretende en modo alguno constituir una limitación, ya que se pueden usar los mismos materiales con cualquiera de las variantes descritas previamente o con variantes adicionales también cubiertas por las reivindicaciones.
[0136] Las figuras 7A a 7D presentan las etapas iniciales del proceso de fabricación para un transistor de efecto campo vertical de acuerdo con otro ejemplo en el que se usan nanotubos de carbono de pared única (SWCNT) como material activo. En particular, el transistor de este ejemplo tiene una única fila de SWCNT, que están dispuestos con su eje longitudinal paralelo al sustrato, es decir, están dispuestos horizontalmente si el sustrato también está dispuesto en una posición horizontal. Como resultado de esta disposición, la corriente fluye transversalmente al SWCNT y no solo a lo largo de su propio eje, lo que puede dar como resultado longitudes de canal en el intervalo de ~1 nm (espesor del material activo tal como CNT). En un ejemplo adicional, se pueden usar CNT de paredes múltiples u otros materiales 1D tales como nanotubos de MoS<2>, nanotubos de WS<2>, nanohilos o nanobarras.
[0138] La primera etapa del proceso (figura 7A) comprende la formación del primer electrodo 702 sobre el sustrato 701, por lo que esto es equivalente a los procedimientos previos. Posteriormente, como también se muestra en la figura 7A, se forma una única fila de SWCNT 703 sobre el sustrato. Los SWCNT pueden obtenerse, por ejemplo, mediante depósito químico en fase de vapor (CVD), descarga en arco y a continuación prepurificarse antes de su depósito sobre el sustrato. De forma alternativa, los nanotubos de carbono también se pueden hacer crecer directamente sobre el sustrato. Es importante señalar que, cuando se usan CNT como material activo, existe un determinado riesgo de cortocircuitos entre el primer electrodo 702 y el segundo electrodo 704. De hecho, pueden existir algunos huecos G7 (véase la imagen ampliada en la figura 7A) en la única fila de SWCNT 703. Para mitigar este riesgo, se proponen algunas etapas adicionales en el presente ejemplo.
[0140] [0084]Estas etapas adicionales se explican con referencia a las figuras 7B y 7C. Por tanto, tras el depósito de los SWCNT 703, se puede depositar un material aislante de conformación 733 (por ejemplo, SiO<2>) sobre los SWCNT 703 (figura 7B). Se pueden usar técnicas estándar como el depósito químico en fase de vapor (CVD) para el depósito del dieléctrico de conformación 733, ALD es una técnica preferente. Este material dieléctrico 733 es un material de relleno que llena todos los orificios o huecos entre los SWCNT 703 para crear una estructura compacta. Por supuesto, se necesita el contacto directo entre el segundo electrodo 704 y el material activo, es decir, la única fila de SWCNT 703, en funcionamiento. Por ese motivo, el procedimiento puede comprender además el grabado del material dieléctrico 733, por ejemplo, mediante grabado por capas atómicas (ALE), el entorno de grabado también puede ser grabado a base de vapor, grabado húmedo, grabado por plasma, hasta que los SWCNT 703 estén expuestos. Se puede usar un grabado selectivo que no afecte a los CNT o se puede usar un entorno de grabado preciso no selectivo o selectivo limitado. Vale la pena señalar que el depósito del aislante por ALD puede tener menos preferencia por la nucleación y el crecimiento sobre materiales tales como CNT, lo que permite el proceso de grabado (si es necesario) y el proceso de exposición de CNT sin grabar los CNT. Como resultado de las etapas de proceso que se muestran en las figuras 7B y 7C, se obtiene una capa activa compacta que comprende una fila de SWCNT 703 en una matriz de material dieléctrico 733. Las etapas posteriores comienzan con el depósito del segundo electrodo 704 sobre la capa activa formada y concluyen con la formación de los contactos finales. No obstante, estas etapas son equivalentes a las ya explicadas en relación con, por ejemplo, las figuras 3C a 3L, por lo que no se considera necesaria ninguna explicación adicional.
[0142] Las figuras 7A a 7D anteriores se referían al uso de una única fila de SWCNT 703. No obstante, el mismo proceso se puede usar para otros materiales 1D tales como CNT de paredes múltiples, nanotubos de MoS<2>, nanotubos de WS<2>, nanohilos o nanobarras.
[0144] Las figuras 8A a 8D muestran la situación en la que los SWCNT se usan en una configuración apilada. En este caso, se usan múltiples, preferentemente al menos cinco, filas de SWCNT 803 alineados como material activo. Los SWCNT se proporcionan sobre un sustrato 801. El uso de SWCNT alineados puede aumentar la densidad de los nanotubos entre los electrodos, mejorando por tanto la densidad del portador de carga. En ejemplos alternativos, se pueden usar CNT de paredes múltiples u otros materiales 1D en lugar de SWCNT. Los nanotubos alineados se pueden prepurificar y alinear durante el proceso de depósito o se pueden hacer crecer directamente sobre el primer electrodo. Como en el caso anterior, pueden existir determinados huecos (G8 en la imagen ampliada en la figura 8A) en la estructura. Por este motivo, las figuras 8B y 8C muestran el depósito de un material dieléctrico de conformación 833 y el posterior proceso de grabado (figura 8C) como ya se explicó con respecto al ejemplo previo.
[0146] El uso de una pluralidad de filas de SWCNT 803 en la capa activa, a diferencia de una única fila, ofrece una ventaja significativa en términos de inmunidad del transistor a la presencia de nanotubos de carbono metálicos. Es conocido que, durante el proceso de fabricación de SWCNT, algunos de ellos pueden adoptar carácter metálico. El uso de dicho SWCNT en una configuración con una única fila de SWCNT (como la que se muestra en la figura 7) daría como resultado un cortocircuito entre el primer electrodo y el segundo electrodo, dañando por tanto el transistor. Al usar múltiples filas de CNT de la manera que se muestra en la figura 8, el riesgo de un cortocircuito entre el primer electrodo 802 y el segundo electrodo 804 se mitiga dado que la corriente está fluyendo transversalmente a los SWCNT y la probabilidad de tener una trayectoria eléctrica completa de CNT metálicos entre la fuente y el drenador es extremadamente baja. Usar CNT alineados también permite aumentar la densidad de corriente.
[0148] Las figuras 9A a 9D se refieren a otra variante en la que se usan SWCNT como material activo. En este caso, se usa una red o trama de nanotubos de carbono 903 y se proporciona sobre un sustrato 901. Los nanotubos de carbono pueden prepurificarse y depositarse durante el proceso. La densidad de los SWCNT en este modo de realización es menor que en los modos de realización previos. No obstante, esta solución ofrece ventajas en términos de facilidad de fabricación. En cualquier caso, como también se muestra en las figuras 9B y 9C, se proponen algunas etapas para lograr una capa activa compacta. Como en los casos explicados anteriormente, se usa un dieléctrico de conformación 933 para proporcionar una estructura compacta de modo que se eviten cortocircuitos entre el primer electrodo 902 y el segundo electrodo 904. De forma similar al ejemplo anterior, al usar múltiples filas de CNT de la manera que se muestra en la figura 9, el riesgo de un cortocircuito entre el primer electrodo 902 y el segundo electrodo 904 se mitiga dado que la corriente está fluyendo transversalmente a los SWCNT y la probabilidad de tener una trayectoria eléctrica completa de CNT metálicos entre la fuente y el drenador es extremadamente baja. Además, como en los ejemplos previos, se pueden emplear redes o tramas de otros materiales 1D en diferentes ejemplos.
[0150] [0089]Las figuras 10A a 10D corresponden a un modo de realización donde se usa un tipo diferente de material activo. En este caso, se emplea un material bidimensional. En un modo de realización particularmente preferente, se usa un dicalcogenuro de metal de transición (TMD) como MoS<2>o WS<2>. La selección del material más adecuado depende, entre otros factores, de si se pretende que el transistor tenga carácter de tipo P o de tipo N. En ese sentido, se pueden usar diferentes procesos tales como dopaje, recocido u otro tipo de manipulaciones conocidas para alterar la capa activa para variar su carácter. Dichos materiales 2D se pueden hacer crecer mediante, por ejemplo, depósito químico en fase de vapor (CVD) o depósito por capas atómicas (ALD), transferencia, recubrimiento por rotación depositado, depósito químico mediante recubrimiento por inmersión, etc. Los materiales 2D están dispuestos con su plano sustancialmente paralelo al sustrato, de modo que la corriente fluye a lo largo del espesor de los materiales 2D, es decir, transversalmente al plano del material 2D. Como se muestra en la figura 10A, la disposición de la capa de material 2D 1003 sobre el sustrato 1001 donde se forma el primer electrodo 1002 también puede dar como resultado la presencia de algunos orificios (G10 en la vista ampliada). Como consecuencia, también se requieren etapas equivalentes a los ya explicados para diseños basados en CNT y se usa un dieléctrico de conformación 1033 para proporcionar una capa activa compacta para evitar cortocircuitos entre el primer electrodo 1002 y el segundo electrodo 1004.
[0152] Los FET verticales en los ejemplos de la presente divulgación presentan un flujo de corriente vertical, lo que es particularmente ventajoso para el apilamiento vertical en circuitos complementarios que comprenden al menos un transistor de tipo P y un transistor de tipo N. Al disponer los dos transistores verticalmente, se hace factible una mayor reducción de tamaño para configuraciones complementarias. No obstante, se entiende que se pueden contemplar ejemplos adicionales en los que un FET vertical de tipo P y un FET vertical de tipo N también se pueden disponer en una disposición horizontal, es decir, con un primer FET vertical dispuesto en el lado (y no encima) de un segundo FET vertical.
[0154] Las figuras 11A a 11O proporcionan un ejemplo del proceso de fabricación de un inversor. Para no repetir detalles ya proporcionados, el punto de partida para esta secuencia corresponde a la figura 3L, es decir, a un FET vertical 1100 ya fabricado. Se supone que este FET vertical 1100 es de tipo P o bien de tipo N. El carácter de tipo P o de tipo N del transistor está determinado, entre otros, por los materiales utilizados para cada electrodo, ya que determinan la deformación de las bandas de valencia y conducción del semiconductor en las interfaces. El tipo también puede estar determinado por las características del propio semiconductor. Se pueden añadir dopantes para obtener un carácter de tipo N (dopaje con un donante de electrones) o un carácter de tipo P (donante con un aceptor de electrones). Se puede usar un dopante ambiental, tal como el contacto con materiales/moléculas dopantes orgánicos o inorgánicos. Además, cuando corresponda, el comportamiento del semiconductor también puede definirse por el dieléctrico de conformación utilizado para proporcionar una capa activa compacta. Aparte de eso, se sabe que determinados materiales presentan un carácter de tipo P o tipo N o que determinados tratamientos como el dopaje o el recocido se pueden usar para afinar su carácter semiconductor eficaz. El metal utilizado para la fuente y el drenador se puede cambiar para afinar la polaridad hacia el dispositivo de tipo P o N.
[0156] Las diferentes partes del transistor inferior 1100 se presentan en la figura 11A. Se usa un sustrato 1101 sobre el cual se forma el primer electrodo 1102. Una capa activa 1103 está intercalada entre dicho primer electrodo 1102 y el segundo electrodo 1104. La estructura de puerta se forma como se explicó previamente y contiene tanto una capa aislante de puerta 1106 como un conductor de puerta 1107. Finalmente, se realiza un primer contacto 1109 para el primer electrodo 1102, se realiza un segundo contacto 1110 para el segundo electrodo 1104 y se realiza un tercer contacto 1111 para el conductor de puerta 1107. Como en los ejemplos previos, también se proporcionan una primera capa de dieléctrico 1105 y una segunda capa de dieléctrico 108.
[0158] Para fabricar el inversor, se fabrica un segundo FET vertical 1200 encima del primer FET 1100. El tipo del segundo FET 1200 es complementario, es decir, opuesto, al tipo del primer FET. Como se indica en la figura 11B, una capa de dieléctrico intercapa 1201 se deposita encima del primer (o FET vertical inferior 1100). La capa de ILD puede comprender cualquiera de los materiales dieléctricos ya mencionados mientras se presentaban las otras capas de ILD. La capa de ILD 1201 actúa como un sustrato para el segundo FET vertical (es decir, superior) 1200. A continuación, las figuras 11C a 11I muestran las siguientes etapas de fabricación que, en este modo de realización particular, corresponden a las etapas ya presentadas, por ejemplo, en las figuras 3A a 3G, es decir, hasta el depósito de la capa aislante de puerta 1206. Se crean un primer electrodo 1202, una capa activa 1203 y un segundo electrodo 1204 para el transistor superior. A continuación, se deposita una capa de ILD 1205 antes de definir la región 1217 para la disposición de puerta del transistor superior.
[0160] Se puede identificar una diferencia en la figura 11J, que está vinculada a la funcionalidad del circuito lógico fabricado, es decir, un inversor. Para construir un inversor, se conectan las puertas de los transistores de tipo P y de tipo N. Por ese motivo, el grabado de la capa aislante de puerta 1206 que se muestra en la figura 11J es tal que la capa aislante en la parte inferior de las regiones de puerta o cavidad/pozo para el transistor superior 1200 también se elimina, exponiendo por tanto el contacto de puerta 1111 del FET vertical inferior 1100. La figura 11K muestra el depósito del conductor de puerta 1207 que, en este caso, permite no solo el control del FET vertical superior 1200 sino también la conexión eléctrica de las puertas de ambos transistores 1100 y 1200. El conductor de puerta se deposita sobre toda la superficie, de modo que, como en los casos previos, se necesita una etapa de proceso de CMP de modo que el aislante de puerta 1206 y el conductor de puerta 1207 solo se depositen en la ubicación de puerta (figura 11L).
[0162] [0095]Después de la retirada del conductor de puerta, el proceso está listo para la definición de los diferentes contactos del dispositivo. Para habilitar esos contactos, se puede depositar una capa de ILD adicional 1208 como se muestra en la figura 11M. Posteriormente, los contactos se pueden modelar con una etapa de fotolitografía y grabado en seco como se ilustra esquemáticamente en la figura 11N. La ubicación de los contactos se determina de nuevo por la funcionalidad del circuito lógico. El contacto para el primer electrodo 1202 del transistor FET superior 1200 está alineado con el contacto 1110 del segundo electrodo 1104 del FET vertical inferior 1100. Para habilitar esta conexión, se realiza un patrón 1229 en la estructura. Esta conexión corresponde a la salida del inversor. Por otra parte, se realiza un patrón 1119 para el primer electrodo 1102 del FET inferior 1100 que, en este caso, se pone en contacto desde la parte superior (véase la figura 12 para un modo de realización alternativo). Se proporciona un patrón adicional 1220 para el segundo electrodo 1204 del transistor superior 1200. Finalmente, se realiza un patrón 1221 para las puertas.
[0164] Después de modelar todos los contactos, se deposita el conductor de contacto, permitiendo por tanto la conexión eléctrica y el funcionamiento del inversor. En particular, se usa un primer contacto 1109 para conectar el primer electrodo 1102 del primer transistor 1100 a Vdd o bien Vss. Se usa un segundo contacto 1210 para el segundo electrodo 1204 del transistor superior 1200 que a continuación se conecta al otro de Vdd y Vss. Se usa un tercer contacto 1211 para el conductor de puerta 1207 del transistor superior 1200 que, como se indicó previamente, también está conectado al conductor de puerta 1107 del transistor inferior 1100. Este contacto es la entrada del inversor. Finalmente, se usa un cuarto contacto 1209 para el primer electrodo 1202 del transistor superior 1200, que está conectado al segundo electrodo 1104 del transistor inferior 1100. Este cuarto contacto es la salida del inversor.
[0166] Aunque el inversor presentado en la figura 11 se basa en el modo de realización de FET vertical presentado en las figuras 3A - 3L, es decir, un transistor de semiconductor alrededor (SAA) sin aletas, se entiende que el mismo principio es aplicable a los otros modos de realización.
[0168] A modo de ejemplos no limitantes, la figura 12 muestra una disposición de inversor que comprende un contacto inferior 1249 para el primer electrodo del FET vertical inferior. Los contactos inferiores también se usan para los inversores representados en la figura 13 y la figura 14, que se basan respectivamente en las arquitecturas presentadas en las figuras 4A-4L (SAA con aletas) y las figuras 5A-5O (GAA). La figura 13 muestra un inversor que comprende FET verticales, cada uno de los cuales comprende una aleta. La disposición de la capa aislante de puerta 1316 y el conductor de puerta 1317 son tales que está presente un transistor con una estructura de aleta. Lo mismo es cierto para el transistor superior en base a la disposición de su capa de aislamiento de puerta 1326 y el conductor de puerta 1327. Con respecto a la figura 14, la disposición de las capas de aislamiento de puerta 1416 y 1426 y los conductores de puerta 1417 y 1427 de los transistores inferior y superior respectivamente da como resultado una configuración en la que la puerta rodea completamente el perímetro exterior superpuesto de la región de superposición para ambos transistores.
[0170] El uso de ejemplos de la presente divulgación para el apilamiento de FET verticales en disposiciones complementarias tampoco se limita al material activo específico. La figura 15 proporciona un ejemplo de un inversor que comprende una única fila de SWCNT 1513 para el transistor inferior y otra única fila de SWCNT 1523 para el transistor superior. En realidad, se pueden obtener longitudes de canal aún más cortas mediante el uso de SWCNT descomprimidos o parcialmente desenvueltos. Dichos SWCNT descomprimidos o desenvueltos pueden considerarse como grafeno curvado. Esto se representa en el inversor de la figura 16, que comprende una fila de SWCNT descomprimidos 1613 para el transistor inferior y otra fila de SWCNT descomprimidos 1623 para el transistor superior. Dichos SWCNT descomprimidos o parcialmente desenvueltos pueden prefabricarse y depositarse sobre el sustrato. De forma alternativa, se puede depositar una única fila de SWCNT estándar. A continuación, se puede depositar una capa de dieléctrico de conformación como se menciona anteriormente para obtener una capa compacta. Finalmente, el grabado de la capa de dieléctrico se puede llevar a cabo de tal manera que al menos una parte de los SWCNT también se grabe, dando como resultado, por tanto, una capa con SWCNT descomprimidos. Al igual que en los ejemplos previos, en este caso, se pueden usar materiales 1D distintos de SWCNT en variantes adicionales de este ejemplo. Finalmente, la figura 17 proporciona un ejemplo que comprende material 2D 1713-1723 para el transistor inferior y superior.
[0172] La flexibilidad de la técnica de fabricación también se puede usar para combinar FET verticales que comprenden diferentes tipos de material activo en el mismo circuito. Como ejemplo, la figura 18 muestra un circuito inversor donde el FET vertical inferior comprende una capa activa 1813 con un material 2D, mientras que el FET vertical superior comprende una capa activa 1823 que comprende una única fila de SWCNT como material activo. La selección de un material activo u otro puede depender de las funcionalidades requeridas para cada dispositivo y, más particularmente, del carácter de tipo P o de tipo N exigido. Por ejemplo, es conocido en la técnica que la mayoría de los materiales de dicalcogenuro de metal de transición (TMD) presentan un comportamiento de tipo n sin dopaje intencionado, mientras que la mayoría de los CNT semiconductores presentan un comportamiento de tipo p.
[0174] [0101]En aún otro ejemplo, el FET vertical puede fabricarse con una capa activa que comprende una pluralidad de subcapas para lograr las propiedades de transistor deseadas. En ese sentido, la figura 19 muestra un inversor ejemplar en el que el transistor inferior comprende una capa activa con tres subcapas: una de las subcapas 1913b comprende una única fila de SWCNT y esta se intercala entre dos subcapas adicionales (1913a y 1913c) que comprenden materiales 2D (por ejemplo, WS<2>o MoS<2>). En este modo de realización particular, la disposición opuesta se usa para el transistor superior que también está empleando tres subcapas para su capa activa. Sin embargo, en este caso, la subcapa intermedia 1923b es la que comprende un material 2D, mientras que las otras dos subcapas (1923a y 1923c) comprenden una única fila de SWCNT. Otras combinaciones pueden ser posibles. En particular, se puede usar un número diferente de subcapas para el transistor inferior y el superior. También la combinación de materiales activos puede variar para otros modos de realización y, por ejemplo, las capas activas pueden comprender subcapas con diferentes tipos de semiconductores pero con geometría similar tal como una pila de subcapas de material 2D que comprende una combinación de, por ejemplo, subcapas de MoS<2>y WS<2>. Dicha disposición se presenta en el inversor de la figura 20. En este diseño, tanto el inversor inferior como el superior comprenden una capa activa con diferentes subcapas, pero están hechos de materiales con geometría similar. El FET vertical inferior comprende subcapas 2013a-c, mientras que el FET vertical superior comprende subcapas 2023a-c para sus respectivas capas activas.
[0176] Aunque los FET verticales con capas activas que comprenden múltiples subcapas se han presentado en el contexto de un circuito inversor, se entiende que esto se proporciona solo como un ejemplo. De hecho, el mismo concepto se puede usar para cualquier otro circuito lógico y/o para transistores individuales. Por consiguiente, los FET verticales de acuerdo con los ejemplos de la presente divulgación se pueden usar en cualquier dispositivo electrónico que use circuitos integrados. Ejemplos, sin limitación, de dichos dispositivos electrónicos incluyen teléfonos móviles, ordenadores personales, televisión, reproductores de música, drones, automóviles, radios, equipos de salud, memorias, sistemas de telecomunicaciones, sistemas de navegación o dispositivos vestibles.
[0178] La figura 23 muestra un diagrama de flujo de un procedimiento no limitante 3000 para fabricar un transistor de efecto campo vertical de acuerdo con un ejemplo. En 3100, el procedimiento 3000 incluye proporcionar un sustrato y formar un primer electrodo sobre el sustrato. En 3200, se deposita una capa activa sobre el primer electrodo obtenido previamente. El procedimiento avanza a continuación a la etapa 3300, donde el segundo electrodo se deposita de tal manera que se superpone al primer electrodo. La siguiente etapa 3400 consiste en la formación de patrones del segundo electrodo y la capa activa. Como resultado de esta formación de patrones, se define una determinada región de superposición donde el segundo electrodo se superpone al primer electrodo. La región de superposición está definida por un perímetro exterior. La siguiente etapa 3500 del procedimiento 3000 implica la formación de patrones de una región, que puede asemejarse a una cavidad o un pozo en algunos ejemplos, para la puerta de transistor. Dicha región es tal que al menos una parte de la capa activa depositada previamente está expuesta. A continuación se necesita la formación de la estructura de puerta para controlar el transistor. Se forma una capa aislante de puerta que cubre la parte expuesta de la capa activa en la etapa 3600, mientras que se deposita un conductor de puerta sobre la capa aislante de puerta en la etapa 3700. El conductor de puerta se usa para aplicar una tensión que controla el estado de conducción de la capa activa, mientras que la capa aislante de puerta garantiza que el conductor de puerta no esté en contacto directo con los electrodos o con el canal. Finalmente, en la etapa 3800, se depositan contactos para permitir la conexión del primer electrodo, el segundo electrodo y la puerta al exterior.
[0180] Como se muestra en el diagrama de flujo de la figura 23, es necesario depositar una capa activa sobre el primer electrodo en la etapa 3200. Esta etapa se vuelve particularmente desafiante cuando se usan materiales activos que, debido a su naturaleza o proceso de formación, es probable que den como resultado una capa no compacta que presente orificios o huecos. Este puede ser el caso cuando se usan materiales 2D o nanotubos de carbono. Esos huecos pueden dar como resultado un contacto eléctrico directo entre el primer electrodo y el segundo electrodo, cortocircuitando por tanto el transistor. Para evitar dicho mecanismo de fallo, en la figura 24 se muestra un procedimiento 4000 para fabricar la capa activa. En 4100, se obtiene una primera capa de material activo sobre el primer electrodo del transistor. Esta capa puede presentar diferentes grados de porosidad. A continuación, el proceso pasa a la etapa 4200, en la que se deposita una capa de dieléctrico intercapa (ILD) de relleno de conformación sobre el material activo. Este dieléctrico está llenando los huecos en la capa activa inicial dando lugar por tanto a una estructura compacta. El material activo debe estar obviamente en contacto con el segundo electrodo. Por ese motivo, se requiere una tercera etapa 4300 para completar la capa activa. En esta etapa, la capa de ILD se graba (si es necesario) de manera controlada hasta que el material activo queda expuesto y, en consecuencia, en contacto con el segundo electrodo depositado en su superficie en una etapa posterior del proceso general como se representa en la etapa 3300 de la figura 23.
[0182] En aras de la clarificación, e incluso si la mayoría de los ejemplos que comprenden materiales 1D se han descrito con referencia a los CNT, debe entenderse que también pueden usarse otros materiales 1D, tales como nanotubos de MoS<2>, nanotubos de WS<2>, nanohilos o nanobarras en los ejemplos mostrados. De forma similar, los ejemplos que comprenden materiales 2D no deben entenderse como limitados a materiales 2D específicos y debe quedar claro que se pueden usar diferentes materiales tales como grafeno, MoS<2>o WS<2>en diferentes variantes.
[0184] En esta descripción escrita se usan ejemplos para divulgar la enseñanza, incluyendo los modos de realización preferentes, y también para permitir que cualquier experto en la técnica lleve a la práctica la enseñanza, incluyendo la fabricación y el uso de cualquier dispositivo o sistema y la realización de cualquier procedimiento incorporado. El alcance patentable está definido por las reivindicaciones y puede incluir otros ejemplos que se les ocurran a los expertos en la técnica. Se pretende que dichos otros ejemplos estén dentro del alcance de las reivindicaciones si tienen elementos estructurales que no difieren del lenguaje literal de las reivindicaciones. Si los signos de referencia relacionados con los dibujos se colocan entre paréntesis en una reivindicación, son únicamente para intentar aumentar la inteligibilidad de la reivindicación, y no se interpretarán como limitantes del alcance de la reivindicación.

Claims (15)

1. REIVINDICACIONES
1.Un transistor de efecto campo vertical, que comprende:
un sustrato;
un primer electrodo sobre el sustrato y configurado como una fuente o bien un drenador del transistor; un segundo electrodo configurado como el otro de la fuente y el drenador del transistor, en el que el segundo electrodo se superpone al menos parcialmente al primer electrodo en una región de superposición;
una capa activa intercalada entre el primer electrodo y el segundo electrodo; y
una puerta que tiene una parte de conductor de puerta y una capa aislante de puerta, estando la capa aislante de puerta dispuesta entre la parte de conductor de puerta y la capa activa,
en el que la capa activa comprende un material 1D dispuesto con su eje longitudinal sustancialmente paralelo al sustrato y/o la capa activa comprende un material 2D dispuesto con su plano sustancialmente paralelo al sustrato.
2.Un transistor de efecto campo vertical de acuerdo con la reivindicación 1, en el que la capa activa comprende nanotubos de carbono (CNT).
3.Un transistor de efecto campo vertical de acuerdo con la reivindicación 1 o 2, en el que la capa activa comprende además un dieléctrico de conformación.
4.Un transistor de efecto campo vertical de acuerdo con cualquier reivindicación anterior, en el que la región de superposición tiene un perímetro exterior, y en el que la puerta está dispuesta al menos parcialmente dentro del perímetro exterior de la región de superposición.
5.Un transistor de efecto campo vertical de acuerdo con la reivindicación 4, en el que la puerta comprende una primera capa aislante con una sección transversal con forma de U, y una segunda capa aislante con una sección transversal con forma de U, en el que la primera capa aislante y la segunda capa aislante con forma de U están separadas por una parte del primer electrodo, la capa activa y el segundo electrodo.
6.Un transistor de efecto campo vertical de acuerdo con la reivindicación 4 o la reivindicación 5, en el que la puerta está completamente dispuesta dentro del perímetro exterior del área de superposición.
7.Un transistor de efecto campo vertical de acuerdo con la reivindicación 4 o la reivindicación 5, en el que la puerta se extiende más allá de al menos un lado del perímetro exterior de la región de superposición.
8.Un transistor de efecto campo vertical de acuerdo con cualquiera de las reivindicaciones 1 a 3, en el que la región de superposición tiene un perímetro exterior, y en el que la puerta está dispuesta fuera de y contigua al perímetro exterior de la región de superposición.
9.Un transistor de efecto campo vertical de acuerdo con la reivindicación 7 u 8, en el que la puerta está dispuesta sustancialmente a ras con la capa activa.
10.Un transistor de efecto campo vertical de acuerdo con cualquiera de las reivindicaciones 1 - 9, en el que la capa activa comprende una pluralidad de subcapas, opcionalmente en el que al menos dos subcapas comprenden un tipo diferente de material activo cada una.
11.Una estructura semiconductora que comprende un primer transistor de efecto campo vertical de acuerdo con cualquiera de las reivindicaciones 1 - 10, y un segundo transistor de efecto campo vertical de acuerdo con cualquiera de las reivindicaciones 1 - 10, estando el segundo transistor de efecto campo vertical dispuesto encima del primer transistor de efecto campo o en un lado del primer transistor de efecto campo, y opcionalmente en el que el primer transistor de efecto campo es un transistor de tipo P o bien de tipo N y el segundo transistor de efecto campo es el otro de un transistor de tipo P y de tipo N.
12.Un procedimiento de fabricación de un transistor de efecto campo vertical de acuerdo con cualquiera de las reivindicaciones 1 - 11, comprendiendo el procedimiento:
- formar un primer electrodo sobre un sustrato;
- depositar una capa activa sobre el primer electrodo;
- depositar un segundo electrodo sobre la capa activa para formar una estructura intercalada con una región de superposición que tiene un perímetro exterior;
- formar una región de puerta que expone al menos una parte de la capa activa;
- depositar una capa aislante de puerta que cubre la parte expuesta de la capa activa;
- depositar un conductor de puerta sobre la capa aislante de puerta de modo que la capa aislante de puerta esté dispuesta entre el conductor de puerta y la capa activa; y
- formar contactos eléctricos para el primer electrodo, el segundo electrodo y el conductor de puerta.
13.Un procedimiento de fabricación de un transistor de efecto campo vertical de acuerdo con la reivindicación 12, en el que formar la región de puerta comprende formar la región de puerta en un área que se extiende más allá del perímetro exterior de la región de superposición o formar la región de puerta en un área que rodea el perímetro exterior de la región de superposición, comprendiendo el procedimiento además:
antes de depositar la capa aislante de puerta, formar un espaciador en la región de puerta de modo que un nivel inferior de la región de puerta resultante tenga una altura que dé como resultado que una superficie inferior del conductor de puerta esté sustancialmente a ras con una superficie inferior de la capa activa; y
grabar la capa aislante de puerta y el conductor de puerta tras su depósito de modo que una parte superior de la capa aislante de puerta restante y el conductor de puerta estén sustancialmente a ras con una superficie superior de la capa activa.
14.Un procedimiento de fabricación de un transistor de efecto campo vertical de acuerdo con la reivindicación 12 o 13, en el que formar la región de puerta comprende formar una cavidad, y depositar la capa aislante de puerta comprende depositar la capa aislante de puerta que cubre paredes interiores de la cavidad.
15.Un procedimiento de fabricación de un transistor de efecto campo vertical de acuerdo con cualquiera de las reivindicaciones 12 a 14, en el que depositar una capa activa comprende depositar una capa que comprende CNT y/o materiales 2D como material semiconductor, y comprendiendo el procedimiento además:
depositar una capa de dieléctrico de conformación encima de la capa activa después del depósito de la capa activa; y
grabar la capa de dieléctrico de conformación para exponer el material activo de la capa activa antes de depositar el segundo electrodo.
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