ES2874025T3 - Multiplexación de potencia con una carga activa - Google Patents

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Abstract

Un dispositivo electrónico (100) que comprende: un primer carril de potencia (102) configurado para ser mantenido a un primer voltaje (112); un segundo carril de potencia (104) configurado para ser mantenido a un segundo voltaje (114); un carril de potencia de carga (106); múltiples mosaicos de multiplexor de potencia (110) acoplados en serie en una disposición encadenada y configurados para realizar conjuntamente una operación de multiplexación de potencia en respuesta a una señal de conmutación de carril de potencia, cada mosaico de multiplexor de potencia configurado para conmutarse entre acoplar el carril de potencia de carga (106) al primer carril de potencia (102) y acoplar el carril de potencia de carga (106) al segundo carril de potencia (104); y una circuitería de control de multiplexor de potencia (206) acoplada al primer carril de potencia y el segundo carril de potencia, incluyendo la circuitería de control de multiplexor de potencia un comparador (404) configurado para producir una señal de voltaje relativa (410) basándose en el primer voltaje y el segundo voltaje, estando el dispositivo electrónico caracterizado por que la circuitería de control de multiplexor de potencia (206) está incluyendo: una circuitería de iniciación de multiplexor de potencia (402) configurada para recibir una señal de indicación de nivel de voltaje (506) de un controlador de voltaje (122) y para generar la señal de conmutación de carril de potencia (210) basándose en la señal de voltaje relativa y la señal de indicación de nivel de voltaje (506), emitiendo la señal de indicación de nivel de voltaje indicativa del controlador de voltaje (122) una orden para cambiar un segundo nivel de voltaje del segundo voltaje en el segundo carril de potencia.

Description

DESCRIPCIÓN
Multiplexación de potencia con una carga activa
Campo técnico
Esta divulgación se refiere generalmente a gestión de potencia con circuitos integrados (IC) que son usados en dispositivos electrónicos y, más específicamente, a habilitar una carga de circuito para continuar operaciones activas mientras la carga de circuito es conectada de un carril de potencia a otro carril de potencia.
Antecedentes
El consumo de potencia por los dispositivos electrónicos es un factor cada vez más importante en el diseño de dispositivos electrónicos. Desde una perspectiva global, el consumo de energía de los dispositivos electrónicos ocupa un porcentaje considerable del uso de energía total debido a grandes centros de datos corporativos y la ubicuidad de los dispositivos de computación personales. Por lo tanto las preocupaciones medioambientales motivan esfuerzos para reducir la potencia consumida por los dispositivos electrónicos para ayudar a conservar los recursos de la tierra. Desde una perspectiva individual, menos consumo de potencia se traduce en facturas de energía más bajas. Además, muchos dispositivos de computación personales son portátiles y están alimentados por baterías. Cuanta menos energía consume un dispositivo electrónico alimentado por batería portátil, más tiempo puede funcionar el dispositivo electrónico sin recargar la batería. Un consumo de energía más bajo también posibilita el uso de baterías más pequeñas y la adopción de factores de forma más delgados, lo cual significa que los dispositivos electrónicos se pueden hacer más portátiles o versátiles. Por lo tanto, la popularidad de los dispositivos portátiles también motiva esfuerzos para reducir el consumo de potencia de los dispositivos electrónicos.
Un dispositivo electrónico consume potencia si el dispositivo es acoplado a una fuente de potencia y es encendido. Esto es cierto para el dispositivo electrónico entero, pero también es cierto para partes individuales del dispositivo electrónico. Por consiguiente, el consumo de potencia puede ser reducido si partes de un dispositivo electrónico son apagadas, incluso mientras otras partes permanecen energizadas. Componentes discretos enteros de un dispositivo electrónico, tales como un circuito integrado (IC) entero o una radio Wi-Fi, pueden ser apagados. Alternativamente, partes seleccionadas de un componente discreto pueden igualmente ser apagadas. Por ejemplo, una entidad de procesamiento separada o un bloque de circuito de un chip de circuito integrado, tal como un núcleo de este, pueden ser selectivamente apagados durante algún período de tiempo para reducir el consumo de energía.
Una porción de un circuito integrado, tal como un núcleo, puede por lo tanto ser apagada para reducir el uso de potencia y prolongar la vida de la batería. Un núcleo puede ser apagado desacoplando el núcleo de una fuente de energía o apagando la fuente de potencia. Adicionalmente, un núcleo puede ser apagado reduciendo un voltaje suministrado al núcleo para reducir el consumo de potencia. Un enfoque para suministrar un nivel de voltaje más bajo a un núcleo de un circuito integrado es llamado escalado de voltaje dinámico (DVS). Con el escalado de voltaje dinámico, el uso de energía por un núcleo puede ser gestionado reduciendo un voltaje de suministro durante momentos de utilización reducida y aumentando entonces el voltaje de suministro en otros momentos para satisfacer las demandas de mayor utilización.
Por lo tanto, usar el escalado de voltaje dinámico como una técnica de gestión de potencia con circuitos integrados puede reducir el consumo de potencia de dispositivos electrónicos. Por desgracia, implementar el escalado de voltaje dinámico es problemático. Por ejemplo, implementar el escalado de voltaje dinámico puede tener un impacto adverso en el nivel de rendimiento de un núcleo de un circuito integrado, especialmente durante las transiciones de nivel de voltaje. Durante una transición de nivel de voltaje, la capacidad de procesamiento de un núcleo puede ser ralentizada, y datos pueden ser corrompidos. Estas preocupaciones han obstaculizado el despliegue del escalado de voltaje dinámico y consecuentemente evitado que los plenos beneficios de conservación de energía del escalado de voltaje dinámico sean alcanzados. Se dirige la atención al documento WO 2017/019160A1. Aquí un circuito integrado (IC) está descrito para la gestión de potencia a través de la multiplexación de carril de potencia. En un aspecto de ejemplo, un IC incluye un primer carril de potencia, un segundo carril de potencia, y un carril de potencia de carga. El IC también incluye un primer conjunto de transistores que incluye primeros transistores que están acoplados al primer carril de potencia y un segundo conjunto de transistores que incluye segundos transistores que están acoplados al segundo carril de potencia. El IC incluye además circuitería de multiplexor de potencia que está configurada para conmutar el acceso a la potencia para el carril de potencia de carga del primer carril de potencia al segundo carril de potencia apagando secuencialmente los primeros transistores del primer conjunto de transistores y luego encendiendo secuencialmente los segundos transistores del segundo conjunto de transistores.
Sumario
De conformidad con la presente solicitud, están descritos un dispositivo electrónico, un circuito integrado y un método para la multiplexación de potencia como están definidos en las reivindicaciones independientes. Modos de realización de la invención están descritos en las reivindicaciones dependientes.
La invención está definida por las características de las reivindicaciones independientes 1, 14 y 15.
Un circuito integrado está divulgado que posibilita la multiplexación de potencia con una carga activa. En un aspecto de ejemplo, el circuito integrado incluye un primer carril de potencia, un segundo carril de potencia, y un carril de potencia de carga. El primer carril de potencia está configurado para ser mantenido a un primer voltaje, y el segundo carril de potencia está configurado para ser mantenido a un segundo voltaje. El circuito integrado también incluye múltiples mosaicos de multiplexor de potencia acoplados en serie en una disposición encadenada. Los múltiples mosaicos de multiplexor de potencia están configurados para realizar conjuntamente una operación de multiplexación de potencia en respuesta a una señal de conmutación de carril de potencia. Cada mosaico multiplexor de potencia está configurado para conmutarse entre acoplar el carril de potencia de carga al primer carril de potencia y acoplar el carril de potencia de carga al segundo carril de potencia. El circuito integrado incluye además circuitería de control de multiplexor de potencia acoplada al primer carril de potencia y el segundo carril de potencia. La circuitería de control de multiplexor de potencia incluye un comparador que está configurado para producir una señal de voltaje relativa basándose en el primer voltaje y el segundo voltaje. La circuitería de control de multiplexor de potencia está incluyendo: una circuitería de iniciación de multiplexor de potencia configurada para recibir una señal de indicación de nivel de potencia de un controlador de voltaje y para generar la señal de conmutación de carril de potencia basándose en la señal de potencia relativa y la señal de indicación de nivel de voltaje, la señal de indicación de nivel de voltaje indicativa del controlador de voltaje que emite una orden para cambiar un segundo nivel de voltaje del segundo voltaje en el segundo carril de potencia.
En un aspecto de ejemplo, está divulgado un método para la multiplexación de potencia con una carga activa. El método incluye suministrar potencia a un carril de potencia de carga usando un primer carril de potencia. El método también incluye comparar un primer voltaje del primer carril de potencia con un segundo voltaje de un segundo carril de potencia y generar una señal de voltaje relativa basándose en la comparación. Una señal de indicación de nivel de voltaje indicativa de una emisión de una orden para cambiar el segundo voltaje del segundo carril de potencia es obtenida. El método incluye además generar una señal de conmutación de carril de potencia basándose en la señal de voltaje relativa y la señal de indicación de nivel de voltaje y realizar una operación de multiplexación de potencia para desconectarse del primer carril de potencia y para conectarse al segundo carril de potencia basándose en la señal de conmutación de carril de potencia. El método incluye adicionalmente suministrar potencia al carril de potencia de carga usando el segundo carril de potencia.
En un aspecto de ejemplo, está divulgado un circuito integrado. El circuito integrado incluye un primer carril de potencia, un segundo carril de potencia, y un carril de potencia de carga. El primer carril de potencia está configurado para ser mantenido a un primer voltaje, y el segundo carril de potencia está configurado para ser mantenido a un segundo voltaje. El circuito integrado también incluye múltiples mosaicos de multiplexor de potencia acoplados entre el primer carril de potencia y el carril de potencia de carga y entre el segundo carril de potencia y carril de potencia de carga. Los múltiples mosaicos de multiplexor de potencia están configurados para conmutarse entre acoplar el carril de potencia de carga al primer carril de potencia y acoplar el carril de potencia de carga al segundo carril de potencia basándose en una señal de conmutación de carril de potencia. El circuito integrado incluye además circuitería de control de multiplexor de potencia que está acoplada al primer carril de potencia y el segundo carril de potencia y está configurada para generar la señal de conmutación de carril de potencia basándose en al menos una señal de disparo. La circuitería de control de multiplexor de potencia incluye circuitería de disparo de multiplexor de potencia que está configurada para generar la al menos una señal de disparo en respuesta a un segundo nivel de voltaje del segundo voltaje que cruza un primer nivel de voltaje del primer voltaje.
Descripción breve de los dibujos
La FIG. 1 ilustra una porción de ejemplo de un circuito integrado que incluye múltiples mosaicos de multiplexor de potencia (mosaicos de mux de potencia) y una carga de circuito.
La FIG. 2 ilustra una disposición encadenada de ejemplo de múltiples mosaicos de multiplexor de potencia, cada uno de los cuales incluye primer y segundo circuitos de conmutación acoplados a dos carriles de potencia, en conjunción con circuitería de control de multiplexor de potencia.
La FIG. 3 representa un gráfico que ilustra curvas de nivel de voltaje de ejemplo para dos carriles de potencia a lo largo del tiempo.
La FIG. 4 ilustra un ejemplo de circuitería de control de multiplexor de potencia y señales de controles de multiplexación de potencia asociadas para controlar mosaicos de multiplexor de potencia.
La FIG. 5 ilustra un ejemplo de circuitería de control de multiplexor de potencia que incluye un comparador y circuitería de iniciación de multiplexor de potencia, la cual incluye circuitería de disparo de multiplexor de potencia.
La FIG. 6 ilustra un ejemplo de circuitería de disparo de multiplexor de potencia para generar una señal de disparo para una operación de multiplexación de potencia.
La FIG. 7-1 ilustra un ejemplo de circuitería de iniciación de multiplexor de potencia para generar una señal de conmutación de carril de potencia basándose en una señal de disparo.
La FIG. 7-2 ilustra otro ejemplo de circuitería de iniciación de multiplexor de potencia para generar una señal de conmutación de carril de potencia basándose en una señal de disparo.
La FIG. 7-3 ilustra todavía otro ejemplo de circuitería de iniciación de multiplexor de potencia para generar una señal de conmutación de carril de potencia basándose en una señal de disparo.
La FIG. 8 ilustra una interfaz de control de multiplexación de potencia de ejemplo y disposición para un mosaico de multiplexor de potencia que tiene un primer circuito de conmutación y un segundo circuito de conmutación.
La FIG. 9 ilustra un ejemplo de un mosaico de multiplexor de potencia con el primer y segundo circuitos de conmutación realizados con múltiples conmutadores, incluidos conmutadores grandes y conmutadores pequeños.
La FIG. 10 ilustra un ejemplo de un mosaico de multiplexor de potencia con el primer y segundo circuitos de conmutación realizados con múltiples conmutadores a un nivel de transistor.
La FIG. 11-1 ilustra un ejemplo de una interfaz de señalización de control de multiplexación de potencia para transistores que realiza el primer y segundo circuitos de conmutación que son controlados por una señal de conmutación de carril de potencia de conformidad con aquella de la FIG. 7-1.
La FIG. 11-2 ilustra un ejemplo de una interfaz de señalización de control de multiplexación de potencia para transistores que realiza el primer y segundo circuitos de conmutación que son controlados por una señal de conmutación de carril de potencia de conformidad con aquella de la FIG. 7-2.
La FIG. 11-3 ilustra un ejemplo de una interfaz de señalización de control de multiplexación de potencia para transistores que realiza el primer y segundo circuitos de conmutación que son controlados por una señal de conmutación de carril de potencia de conformidad con aquella de la FIG. 7-3.
La FIG. 12 es un diagrama de flujo que ilustra un proceso de ejemplo para la multiplexación de potencia con una carga activa.
La FIG. 13 ilustra un dispositivo electrónico de ejemplo que incluye un circuito integrado que tiene múltiples núcleos.
Descripción detallada
La gestión de potencia de dispositivos electrónicos entraña controlar una cantidad de energía que un circuito integrado (IC) consume a lo largo del tiempo o de una forma instantánea. El consumo de energía puede ser reducido a cero o casi cero durante momentos de no uso si un circuito integrado es apagado por completo. En momentos de utilización más baja o para retener algunos datos almacenados, un circuito integrado puede ser apagado hasta un nivel de voltaje más bajo para reducir el consumo de potencia. También, si un circuito integrado no puede ser apagado en su conjunto, entonces una o más porciones, o núcleos, pueden ser apagadas independientemente unas de otras.
Una técnica de gestión de potencia de ejemplo es la multiplexación de potencia. La multiplexación de potencia puede ser utilizada para proporcionar oportunidades de reducción de potencia durante el funcionamiento de un circuito integrado. Con la multiplexación de potencia, una porción de circuito integrado, tal como un núcleo, es conmutada de ser encendida a un nivel de voltaje a ser encendida a otro nivel de voltaje. Generalmente, un núcleo determinado de un circuito integrado consume menos energía si es operado a un nivel de voltaje más bajo. Por lo tanto, el consumo de potencia de un circuito integrado puede ser reducido conmutando un núcleo a un nivel de voltaje más bajo.
En un ejemplo específico de multiplexación de potencia, un procesador funciona en conjunción con una memoria que almacena datos para el procesador. El procesador está inicialmente funcionando a un nivel de rendimiento reforzado que entraña suministrar un nivel de voltaje reforzado al procesador, con el nivel de voltaje reforzado siendo también suministrado a la memoria para que la memoria pueda estar al servicio de los requisitos de datos más rápidos de lo normal del procesador. Cuando la utilización del procesador se vuelve eventualmente lo suficientemente baja, un núcleo que incluye la lógica de procesador puede ser parcialmente apagado bajando el nivel de voltaje suministrado para reducir el uso de energía. La memoria, sin embargo, no puede funcionar a este nivel de voltaje bajado mientras sigue garantizando que los datos almacenados son mantenidos en la memoria. Por lo tanto, con el nivel de voltaje para el procesador siendo bajado, a la memoria se debe suministrar un nivel de voltaje diferente. Una forma de suministrar un nivel de voltaje diferente para la memoria es usar técnicas de multiplexación de potencia para conmutar un núcleo que incluye la memoria de un carril de potencia mantenido a un nivel de voltaje a otro carril de potencia mantenido a otro nivel de voltaje.
En la multiplexación de potencia en general, una carga de circuito es multiplexada entre múltiples carriles de potencia que están siendo mantenidos a múltiples niveles de voltaje diferentes. La multiplexación entre diferentes carriles de potencia es lograda usando uno o más mosaicos de multiplexor de potencia. Si dos carriles de potencia, por ejemplo, están implicados en la multiplexación de potencia, cada mosaico de multiplexor de potencia incluye dos circuitos de conmutación, tales como dos transistores de conmutación, con cada circuito de conmutación acoplado a uno de los dos carriles de potencia. Una operación de multiplexación de potencia entraña desconectar la carga de circuito de un carril de potencia y conectar la carga de circuito al otro carril de potencia usando los dos transistores de conmutación de acuerdo con un procedimiento de conmutación cuidadosamente orquestado. Si la carga de circuito ocupa un área grande de un chip de circuito integrado, múltiples mosaicos de multiplexor de potencia son distribuidos en diferentes ubicaciones físicas por el chip para satisfacer los requisitos de caída de corriente-resistencia (IR) y para suministrar potencia a diferentes áreas de la carga de circuito, como será apreciado por el artesano experto.
Emplear mosaicos de multiplexor de potencia distribuidos posibilita la conmutación entre dos carriles de potencia diferentes para cambiar los niveles de voltaje que son suministrados a una carga de circuito y por lo tanto reducir el consumo de potencia por un área grande de un circuito integrado. Por desgracia, los escenarios de multiplexación de potencia que implican mosaicos de multiplexor de potencia distribuidos presentan un número de problemas concurrentes. Primero, la conducción cruzada entre dos carriles de potencia diferentes resulta en un gasto innecesario de potencia que malgasta energía. Por ejemplo, dos transistores de conmutación diferentes acoplados a dos carriles de potencia diferentes de voltajes arbitrarios no pueden estar los dos encendidos al mismo tiempo sin el riesgo de que se desarrolle una corriente de cortocircuito entre los dos carriles de potencia diferentes, especialmente si los dos transistores de conmutación diferentes están cerca el uno del otro, tal como al ser parte del mismo mosaico de multiplexor de potencia o mosaicos de multiplexor de potencia adyacentes. Más específicamente, si dos transistores de conmutación que están acoplados a dos carriles de potencia diferentes son ambos encendidos, la corriente puede fluir desde un carril de potencia de voltaje mayor a través de uno de los transistores de conmutación hasta un nodo común de un carril de potencia de carga. Desde el nodo común, la corriente continúa al fluir a través del otro transistor de conmutación hasta el carril de potencia de voltaje más bajo. Una cantidad significativa de potencia puede ser drenada por una corriente de cortocircuito si la condición de corriente de cortocircuito persiste. Además, la corriente de cortocircuito puede ser suficientemente fuerte como para poner en peligro la fiabilidad, o incluso la viabilidad, de los transistores de conmutación.
Con respecto a un segundo problema concurrente con las operaciones de multiplexación de potencia, los transistores de conmutación de los múltiples mosaicos de multiplexor de potencia distribuidos que están acoplados a los dos carriles de potencia diferentes no pueden estar todos apagados simultáneamente durante un prolongado período de tiempo. Si todos los transistores están simultáneamente apagados, la carga de circuito ya no recibe potencia. Como resultado, hay una indeseable caída de voltaje en la carga de circuito causada por la corriente de carga que descarga la capacitancia intrínseca de la carga de circuito. Esta descarga pone en peligro la retención de cualquier dato almacenado en la carga de circuito y puede dañar las tareas de procesamiento en curso. Tercero, si la carga de circuito debe continuar el procesamiento activo durante una operación de multiplexación de potencia, la carga de circuito continúa dependiendo de oscilaciones de una señal de reloj periódica. Desconectar la carga de circuito de ambos carriles de potencia es por lo tanto desaconsejable porque los pulsos de reloj no pueden ser confiablemente distribuidos alrededor de la carga de circuito sin suministrar alguna cantidad de potencia.
Cuarto, una operación de multiplexación de potencia puede incluir una porción de desconexión perteneciente a un carril de potencia de origen y una porción de conexión perteneciente a un carril de potencia de destino. La porción de conexión puede provocar una caída de voltaje en el carril de potencia de destino. Múltiples transistores de conmutación están acoplados a un carril de potencia determinado y distribuidos alrededor de una carga de circuito en múltiples mosaicos de multiplexor de potencia. Si todos los múltiples transistores de conmutación, o solo muchos de ellos, son encendidos simultáneamente, una cantidad significativa de corriente fluye de repente dentro de la carga de circuito desde el carril de potencia determinado. Este flujo de corriente repentino provoca que el nivel de voltaje en el carril de potencia determinado caiga. La caída de voltaje provoca que otros núcleos que también están acoplados al carril de potencia funcionen incorrectamente. Gestionar los múltiples problemas que surgen de estos cuatro problemas concurrentes, especialmente por un área física grande, es problemático.
Estos cuatro problemas pueden ser reformulados como una preocupación de conducción cruzada debido a una condición de corriente de cortocircuito potencial (el primer problema), una preocupación de no conducción debido a un deseo de mantener la funcionalidad de carga de circuito viable durante y después de la operación de multiplexación de potencia (el segundo y tercer problemas), y una preocupación de sobreconducción debido a una situación de irrupción de corriente potencial (el cuarto problema). Para al menos abordar parcialmente estos problemas, una operación de multiplexación de potencia puede implicar un procedimiento de transición de carril de potencia que tiene múltiples fases que usa transistores conectados por diodo. El procedimiento de transición de carril de potencia entraña conmutar una carga de circuito de un carril de potencia de origen a un carril de potencia de destino. Circuitería de control de multiplexor de potencia asociada incluye una capacidad para controlar una dirección de flujo de corriente durante la operación de multiplexación de potencia usando los transistores conectados por diodo. Correspondientemente, la circuitería de control de multiplexor de potencia instituye una fase de superposición durante el procedimiento de transición de carril de potencia en la que una carga de circuito puede recibir potencia simultáneamente de múltiples carriles de potencia sin el riesgo de una corriente de conducción cruzada apreciable y de esa manera posibilitar una provisión continua de potencia. Adicionalmente, otra fase incluye una conmutación secuencial a lo largo de una cadena de mosaicos de multiplexor de potencia para extraer gradualmente una cantidad creciente de corriente de un carril de potencia de destino para gestionar la irrupción de corriente.
Cada mosaico de multiplexor de potencia incluye al menos un circuito de conmutación que puede ser colocado en un modo de flujo de corriente seleccionado a partir de un modo apagado, un modo encendido, y un modo de un único sentido usando un transistor conectado por diodo. El circuito de conmutación bloquea bidireccionalmente el flujo de corriente en el modo apagado y posibilita bidireccionalmente el flujo de corriente en el modo encendido. En el modo de un único sentido, el circuito de conmutación permite el flujo de corriente unidireccional pero evita el flujo de corriente bidireccional usando el transistor conectado por diodo. Para evitar una condición de corriente de cortocircuito apreciable entre dos carriles de potencia diferentes, una dirección de flujo de corriente es controlada activando selectivamente el modo de flujo de corriente de un único sentido de un circuito de conmutación correspondiente durante una operación de multiplexación de potencia.
Para dos carriles de potencia, el mosaico de multiplexor de potencia incluye primero y segundo circuitos de conmutación. El primer circuito de conmutación y el segundo circuito de conmutación pueden permitir simultáneamente que una corriente fluya para abordar la preocupación de no conducción. Durante este tiempo, el mosaico de multiplexor de potencia coloca uno de los dos circuitos de conmutación en el modo de un único sentido para evitar un flujo de corriente hacia el carril de potencia correspondiente al cual el circuito de conmutación está acoplado para abordar la preocupación de conducción cruzada. Por ejemplo, el mosaico de multiplexor de potencia coloca el circuito de conmutación que está acoplado al carril de potencia que tiene el nivel de voltaje más bajo en el modo de flujo de corriente de un único sentido para evitar que la corriente fluya hacia el carril de potencia de voltaje más bajo.
Cada circuito de conmutación puede incluir un conmutador grande y un conmutador pequeño acoplados en paralelo. El conmutador pequeño está realizado operacionalmente como un dispositivo tipo diodo que usa un transistor que es selectivamente conectable en una configuración de diodo. Si un circuito de conmutación está acoplado a un carril de potencia de voltaje más bajo, el conmutador pequeño puede ser activado como un diodo mientras que el conmutador grande está apagado para colocar el circuito de conmutación en un modo de un único sentido que permite el flujo de corriente unidireccional. Los conmutadores pequeños de los circuitos de conmutación, los cuales están dispuestos a través de múltiples mosaicos de multiplexor de potencia, están colocados en un estado encendido o en un estado de un único sentido de una manera secuencial para proporcionar potencia gradualmente a lo largo de la carga de circuito durante el procedimiento de transición de carril de potencia. Esta activación secuencial del estado encendido o de un único sentido a lo largo de múltiples mosaicos de multiplexor de potencia aborda la preocupación de irrupción de corriente potencial porque la carga de circuito absorbe las cantidades crecientes de corriente del carril de potencia de destino durante la activación secuencial. Después de que los conmutadores pequeños han entrado en el estado encendido para un carril de potencia de destino, la circuitería de control de multiplexor de potencia enciende los conmutadores grandes para el carril de potencia de destino para posibilitar que una mayor corriente fluya dentro de la carga de circuito para la entrega de potencia en curso.
Este enfoque basado en diodo puede facilitar el rendimiento de operaciones de multiplexación de potencia para entornos en los que, por ejemplo, los carriles de potencia son mantenidos a niveles de voltaje diferentes. Sin embargo, este enfoque basado en diodo requiere varias pasadas a través de la cadena de mosaicos de multiplexor de potencia para activar los circuitos de conmutación hasta diferentes estados para abordar los problemas concurrentes enumerados arriba. Hacer múltiples pasadas toma tiempo. La circuitería para orquestar las múltiples pasadas, así como los transistores conectados por diodo, implican circuitería adicional. Además, para garantizar que la carga de circuito no está sujeta a un posible mal funcionamiento durante la operación de multiplexación de potencia, el reloj periódico para la carga de circuito es controlado cuando las múltiples fases son implementadas. Puesto que el reloj está siendo controlado y el procesamiento está por lo tanto siendo pausado, la operación de multiplexación de potencia es iniciada por software al escribir un valor dentro de un registro de hardware. Estas varias complicaciones pueden ser mitigadas en ciertos entornos como está descrito en el presente documento.
Por lo tanto, el enfoque basado en diodo descrito arriba es aplicable a entornos de circuito integrado en los que los carriles de potencia son mantenidos a niveles de voltaje que permanecen diferentes unos de otros. En contraste, los enfoques descritos en el presente documento abajo se refieren a entornos de circuito integrado en los que un voltaje de un carril de potencia pasa otro voltaje de otro carril de potencia. Una operación de multiplexación de potencia es iniciada en respuesta a la detección de que un nivel de voltaje está cruzando el otro nivel de voltaje, y la operación de multiplexación de potencia es realizada mientras los dos niveles de voltaje son sustancialmente similares. Consecuentemente, el potencial para que una condición de corriente de cortocircuito significativa se desarrolle es reducido en la medida en que un nivel de voltaje no es sustancialmente diferente del otro nivel de voltaje. Además, puesto que el nivel de voltaje que está siendo suministrado al circuito de carga no está siendo significativamente cambiado por la operación de multiplexación de potencia, una señal de reloj periódica oscilante puede ser continuamente proporcionada a la carga de circuito. Por lo tanto, la carga de circuito puede continuar la operación activa durante la operación de multiplexación de potencia. El hardware puede por lo tanto realizar la operación de multiplexación de potencia de una manera que es transparente para el software, y la implicación obligatoria por parte del software puede ser obviada. Adicionalmente, la circuitería de control es simplificada porque la operación de multiplexación de potencia puede ser realizada en una única pasada a través de una cadena de mosaicos de multiplexor de potencia.
En una o más implementaciones de ejemplo, múltiples mosaicos de multiplexor de potencia que están dispuestos en una cadena están distribuidos a lo largo de al menos un lado de una carga de circuito. La carga de circuito está acoplada a un carril de potencia de carga. Los múltiples mosaicos de multiplexor de potencia pueden multiplexar la carga de circuito a diferentes carriles de potencia de suministro, los cuales son normalmente mantenidos a niveles de voltaje diferentes, mientras al menos un carril de potencia de suministro está transicionando entre dos niveles de voltaje constantes. La circuitería de control de multiplexor de potencia y los múltiples mosaicos de multiplexor de potencia realizan conjuntamente una operación de multiplexación de potencia basándose en una señal de conmutación de carril de potencia que es proporcionada a un mosaico de multiplexor de potencia inicial y es propagada entre mosaicos de multiplexor de potencia consecutivos a lo largo de la cadena en una única pasada. La siguiente descripción explica principios de ejemplo en términos de dos carriles de potencia de suministro -un primer carril de potencia y un segundo carril de potencia. Sin embargo, los principios descritos también son aplicables a circuitos integrados que tienen tres o más carriles de potencia de suministro.
El primer carril de potencia es mantenido a un primer voltaje, y el segundo carril de potencia es mantenido a un segundo voltaje. Los múltiples mosaicos de multiplexor de potencia están acoplados entre el primer y segundo carriles de potencia y el carril de potencia de carga. La circuitería de control de multiplexor de potencia incluye un comparador para detectar si un carril de potencia tiene un nivel de voltaje cambiante que cruza otro nivel de voltaje de otro carril de potencia. El comparador produce una señal de voltaje relativa basándose en una comparación que incluye el primer voltaje y el segundo voltaje. Un cambio en el valor de la señal de voltaje relativa es indicativo de que un primer nivel de voltaje ha cruzado un segundo nivel de voltaje porque al menos uno del primer voltaje o el segundo voltaje está cambiando. La circuitería de control de multiplexor de potencia genera la señal de conmutación de carril de potencia basándose en la señal de voltaje relativa.
Sin embargo, el ruido de voltaje u otros problemas de red de distribución de potencia pueden provocar un cambio en los niveles de voltaje de los carriles de potencia de suministro que produce inadvertidamente un cambio en el valor de la señal de voltaje relativa. En otras palabras, un cambio de la señal de voltaje relativa puede ser falso. Para aumentar la certeza de una determinación de que un nivel de voltaje en un carril de potencia de suministro está cambiando intencionalmente, la circuitería de control de multiplexor de potencia genera la señal de conmutación de carril de potencia basándose también en una señal de indicación de nivel de voltaje. Un controlador de voltaje proporciona la señal de indicación de nivel de voltaje, la cual es indicativa de que el controlador de voltaje ha emitido una orden para cambiar un nivel de voltaje en un carril de potencia de suministro. El controlador de voltaje puede emitir una orden tal a, por ejemplo, un circuito integrado de gestión de potencia (PMIC) que mantiene carriles de potencia de suministro a voltajes particulares. La circuitería de control de multiplexor de potencia inicia una operación de multiplexación de potencia proporcionando la señal de conmutación de carril de potencia a la disposición encadenada de mosaicos de multiplexor de potencia.
Cada mosaico de multiplexor de potencia de los múltiples mosaicos de multiplexor de potencia incluye un primer circuito de conmutación acoplado entre el primer carril de potencia y el carril de potencia de carga y un segundo circuito de conmutación acoplado entre el segundo carril de potencia y el carril de potencia de carga. Cada mosaico de multiplexor de potencia también incluye circuitería de control de mosaico para controlar el funcionamiento del primer circuito de conmutación y el segundo circuito de conmutación en una única pasada a lo largo de la disposición encadenada de mosaicos de multiplexor de potencia. Durante la única pasada a lo largo de la cadena, en cada mosaico de multiplexor de potencia, un circuito de conmutación se desconecta de un carril de potencia de suministro, y el otro circuito de conmutación se conecta al otro carril de potencia de suministro.
De estas maneras, los cuatro problemas expuestos arriba son abordados y al menos parcialmente mitigados para situaciones en las cuales al menos un nivel de voltaje cambiante cruza otro nivel de voltaje. Al menos uno del primer circuito de conmutación o el segundo circuito de conmutación a través de la disposición encadenada de múltiples mosaicos de multiplexor de potencia puede estar continuamente proporcionando potencia durante la operación de multiplexación de potencia. Esto posibilita la carga de circuito para continuar funcionando correctamente, incluido si una señal de reloj periódica es aplicada a la carga de circuito, mientras realiza operaciones activas durante la operación de multiplexación de potencia. Para contrarrestar una caída de voltaje potencial en un carril de potencia de destino, la irrupción de potencia es gestionada activando secuencialmente circuitos de conmutación que están acoplados al carril de potencia de destino a lo largo de la serie encadenada de mosaicos de multiplexor de potencia durante una única pasada.
La FIG. 1 ilustra una porción de ejemplo de un circuito integrado 100 que incluye múltiples mosaicos de multiplexor de potencia 110-1 a 110-3, o múltiples mosaicos de mux de potencia, y una carga de circuito 108. Como está mostrado, el circuito integrado 100 incluye tres carriles de potencia: un primer carril de potencia 102 (PR1), un segundo carril de potencia 104 (PR2), y un carril de potencia de carga 106 (PRL). El circuito integrado 100 también incluye la carga de circuito 108, una capacitancia intrínseca 118, y una red de distribución de potencia 120 (PDN). Además de los carriles de potencia, la red de distribución de potencia 120 puede incluir un controlador de voltaje 122 o un circuito integrado de gestión de potencia 124 (PMIC). Aunque el circuito integrado 100 está ilustrado como que incluye tres mosaicos de multiplexor de potencia 110-1, 110-2, y 110-3, más o menos pueden ser alternativamente implementados para una operación de multiplexación de potencia.
La carga de circuito 108 puede corresponder a un núcleo, o bloque de circuito, del circuito integrado 100. Ejemplos para la carga de circuito 108 incluyen memoria, un procesador, un grupo de flip-flops de retención (RFF), o alguna combinación de estos. La capacitancia intrínseca 118 representa efectos capacitivos que resultan de una arquitectura o un material usado para construir los dispositivos de circuito de la carga de circuito 108. Por ejemplo, líneas de metal y transistores típicamente tienen o generan una capacitancia intrínseca. Aunque la capacitancia intrínseca 118 está ilustrada como un bloque monolítico en la FIG. 1, la capacitancia intrínseca 118 está en realidad distribuida por los dispositivos de circuito abarcando el área a través de la carga de circuito 108.
El circuito integrado de gestión de potencia 124 está implementado como una fuente de voltaje para suministrar voltajes 126 a carriles de potencia a niveles de voltaje específicos a través de conversión o regulación de voltaje. El circuito integrado de gestión de potencia 124 mantiene el primer carril de potencia 102 y el segundo carril de potencia 104 a diferentes voltajes según los voltajes en chip 126. Uno o más carriles de potencia de suministro forman al menos parte de la red de distribución de potencia 120 que distribuye potencia a diferentes ubicaciones y varia circuitería alrededor del circuito integrado 100. La red de distribución de potencia 120 puede incluir el controlador de voltaje 122 o el circuito integrado de gestión de potencia 124.
El controlador de voltaje 122 emite órdenes 130 al circuito integrado de gestión de potencia 124. Cada orden 130 ordena al circuito integrado de gestión de potencia 124 que cambie, tal como establecer o ajustar, uno de los voltajes 126. El controlador de voltaje 122 o el circuito integrado de gestión de potencia 124 puede ser parte de o estar separado del circuito integrado 100. En otras palabras, el controlador de voltaje 122 o el circuito integrado de gestión de potencia 124 puede estar en el mismo o un diferente chip de circuito integrado.
Los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 pueden funcionar como un conmutador para proporcionar potencia a la carga de circuito 108. Como está mostrado, los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 forman un conmutador de cabezal 128. Generalmente, un conmutador de cabezal está conectado entre un carril de potencia de suministro que está sirviendo como una fuente de voltaje y una carga de circuito que está realizando procesamiento digital para proporcionar alguna funcionalidad. Para el circuito integrado 100, el conmutador de cabezal 128 está conectado entre el primer carril de potencia 102 y la carga de circuito 108 y entre el segundo carril de potencia 104 y la carga de circuito 108. El conmutador de cabezal 128 puede ser implementado usando, por ejemplo, dispositivos de semiconductor de óxido de metal de tipo p o canal p (PMOS) que están formados con tecnología de sustrato n o pozo n, tal como un transistor de efecto de campo de tipo p (PFET). El conmutador de cabezal 128 puede ser realizado como un conmutador de cabezal distribuido globalmente (GDHS) o como un conmutador de cabezal de bloque (BHS).
El conmutador de cabezal 128 incluye múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. Específicamente, tres mosaicos de multiplexor de potencia 110-1, 110-2, y 110-3 están mostrados distribuidos a lo largo de la carga de circuito 108. Sin embargo, el conmutador de cabezal 128 puede incluir un número diferente de mosaicos de multiplexor de potencia 110. Múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 están dispuestos al menos parcialmente alrededor de la carga de circuito 108 en un diseño particular, tal como a lo largo de un lado o a lo largo de dos o más lados de la carga de circuito 108, para facilitar la provisión de potencia uniformemente a través de la carga de circuito 108. Sin embargo, otros diseños de mosaico de multiplexor de potencia pueden ser alternativamente implementados. Además, aunque no está ilustrado así en la FIG. 1, los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 pueden ser alternativamente implementados como parte de un conmutador de pedal.
El primer carril de potencia 102 y el segundo carril de potencia 104 están ambos acoplados a cada mosaico de multiplexor de potencia 110. Cada mosaico de multiplexor de potencia 110 está además acoplado al carril de potencia de carga 106, y el carril de potencia de carga 106 está acoplado a la carga de circuito 108. Para el circuito integrado 100, el primer carril de potencia 102 y el segundo carril de potencia 104 están configurados para suministrar potencia al carril de potencia de carga 106 y por lo tanto a la carga de circuito 108 a través del conmutador de cabezal 128 usando los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. En funcionamiento, cada mosaico de multiplexor de potencia 110 está configurado para conmutarse de usar el primer carril de potencia 102 a usar el segundo carril de potencia 104, y viceversa, para suministrar potencia a la carga de circuito 108 a través del carril de potencia de carga 106.
El primer carril de potencia 102 es mantenido a un primer voltaje 112 (VI), y el segundo carril de potencia 104 es mantenido a un segundo voltaje 114 (V2). El circuito integrado de gestión de potencia 124 mantiene el primer voltaje 112 en el primer carril de potencia 102 y el segundo voltaje 114 en el segundo carril de potencia 104. Alternativamente, primer y segundo suministros de potencia o reguladores de potencia (no mostrados) pueden mantener el primer voltaje 112 en el primer carril de potencia 102 y el segundo voltaje 114 en el segundo carril de potencia 104. El carril de potencia de carga 106 puede ser mantenido a un voltaje de carga 116 (VL). Por ejemplo, si uno o más de los mosaicos de multiplexor de potencia 110-1 a 110-3 conectan el primer carril de potencia 102 al carril de potencia de carga 106, el carril de potencia de carga 106 puede ser mantenido al primer voltaje 112, y si uno o más mosaicos de multiplexor de potencia 110-1 a 110-3 conectan el segundo carril de potencia 104 al carril de potencia de carga 106, el carril de potencia de carga 106 puede ser mantenido al segundo voltaje 114. Por lo tanto, cada mosaico de multiplexor de potencia 110 se conmuta de proporcionar el primer voltaje 112 como el voltaje de carga 116 a proporcionar el segundo voltaje 114 como el voltaje de carga 116. Una disposición de múltiples mosaicos de multiplexor de potencia, junto con circuitería de control de multiplexor de potencia y señales de control de multiplexor de potencia, es mostrada en la FIG. 2.
La FIG. 2 ilustra una disposición encadenada 200 de ejemplo de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3, los cuales incluyen cada uno primer y segundo circuitos de conmutación acoplados a carriles de potencia, en conjunción con circuitería de control de multiplexor de potencia 206. La FIG. 2 también representa el primer carril de potencia 102 junto con el primer voltaje 112, el segundo carril de potencia 104 junto con el segundo voltaje 114, el carril de potencia de carga 106 junto con el voltaje de carga 116, y la carga de circuito 108 junto con la capacitancia intrínseca 118. En comparación con la FIG. 1, la FIG. 2 añade circuitería de control de multiplexor de potencia 206 (circuitería de control de mux de potencia), señales de control de multiplexor de potencia 208 (señales de control de mux de potencia), una señal de conmutación de carril de potencia 210, y circuitería de propagación de señal entre mosaicos 212. Cada mosaico de multiplexor de potencia 110 incluye un primer circuito de conmutación 202 y un segundo circuito de conmutación 204.
En implementaciones de ejemplo que tienen una disposición encadenada 200, los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 están acoplados en serie, al menos desde una perspectiva de propagación de señal de control. El primer mosaico de multiplexor de potencia en la serie, el mosaico de multiplexor de potencia 110-1, es llamado el mosaico de multiplexor de potencia “ inicial” en el presente documento. Como está mostrado, cada uno de los mosaicos de multiplexor de potencia 110-1 a 110-3 está acoplado tanto al primer carril de potencia 102 y el segundo carril de potencia 104 a través de los circuitos de conmutación. Cada uno de los mosaicos de multiplexor de potencia 110-1 a 110-3 está también acoplado al carril de potencia de carga 106 a través de los circuitos de conmutación. Específicamente, cada primer circuito de conmutación 202 está acoplado entre el primer carril de potencia 102 y el carril de potencia de carga 106, y cada segundo circuito de conmutación 204 está acoplado entre el segundo carril de potencia 104 y el carril de potencia de carga 106.
La circuitería de control de multiplexor de potencia 206 y las señales de control de multiplexor de potencia 208 están representadas como formas de nube para representar que la circuitería y las señales, respectivamente, están distribuidas a través de los múltiples mosaicos de multiplexor de potencia 110-1, 110-2, y 110-3. Una porción de la circuitería de control de multiplexor de potencia 206 puede estar dispuesta de forma interna a cada mosaico de multiplexor de potencia 110. Adicionalmente o alternativamente, una porción de la circuitería de control de multiplexor de potencia 206 puede estar dispuesta de forma externa a los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3, incluido entre o en medio de los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 para propagar una o más señales de las señales de control de multiplexor de potencia 208. Aspectos de ejemplos de la circuitería de control de multiplexor de potencia 206 y las señales de control de multiplexor de potencia 208 están descritos con referencia a las FIG. 4-6.
En una operación de ejemplo, la circuitería de control de multiplexor de potencia 206 provoca que los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 se conmuten de un carril de potencia de origen a un carril de potencia de destino para realizar una operación de multiplexación de potencia. Por ejemplo, la circuitería de control de multiplexor de potencia 206 puede provocar que los mosaicos de multiplexor de potencia 110-1 a 110-3 se conmuten de acoplar el carril de potencia de carga 106 al primer carril de potencia 102 a acoplar el carril de potencia de carga 106 al segundo carril de potencia 104, o viceversa. Generalmente, esta conmutación de fuente de potencia puede ser realizada secuencialmente en una única pasada a lo largo de la disposición encadenada 200 en un orden que comienza desde el mosaico de multiplexor de potencia 101-1 “ inicial”, continúa hasta el tercer mosaico de multiplexor de potencia 110-3, y luego continúa hasta un mosaico de multiplexor de potencia 110 “terminal” (no mostrado explícitamente). Para hacer eso, un circuito de conmutación está cerrado y el otro circuito de conmutación está abierto en cada mosaico de multiplexor de potencia 110. Si los circuitos de conmutación son implementados usando uno o más transistores, un transistor que está apagado corresponde a un conmutador abierto que bloquea el flujo de corriente, y un transistor que está encendido corresponde a un conmutador cerrado que posibilita el flujo de corriente.
La conmutación de carril de potencia para la operación de multiplexación de potencia es realizada secuencialmente de un mosaico de multiplexor de potencia 110 a un mosaico de multiplexor de potencia 110 consecutivo a lo largo de la disposición encadenada 200. Las flechas macizas gruesas indican una progresión secuencial de la señal de conmutación de carril de potencia 210 comenzando desde el mosaico de multiplexor de potencia 110-1 inicial y continuando de izquierda a derecha. Más generalmente, la circuitería de control de multiplexor de potencia 206 implementa un procedimiento de transición de carril de potencia basándose en un nivel de voltaje de un carril de potencia que cruza otro nivel de voltaje de otro carril de potencia como está descrito en el presente documento. Aunque dos carriles de potencia de suministro están representados en la FIG. 2, las operaciones de multiplexación de potencia que están descritas en el presente documento también son aplicables a circuitos integrados con redes de distribución de potencia que tienen tres o más carriles de potencia de suministro (p. ej., un primer carril de potencia, un segundo carril de potencia, y un tercer carril de potencia).
En algunas implementaciones, cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 es capaz de estar en un estado abierto o un estado cerrado. En el estado abierto, un circuito de conmutación bloquea el flujo de corriente. En el estado cerrado, el circuito de conmutación posibilita el flujo de corriente. Si la carga de circuito 108 está siendo alimentada por el primer carril de potencia 102, los múltiples primeros circuitos de conmutación 202 están en el estado cerrado, y los múltiples segundos circuitos de conmutación 204 están en el estado abierto. En cambio, si la carga de circuito 108 está siendo alimentada por el segundo carril de potencia 104, los múltiples primeros circuitos de conmutación 202 están en el estado abierto, y los múltiples segundos circuitos de conmutación 204 están en el estado cerrado. Los primeros circuitos de conmutación 202 y los segundos circuitos de conmutación 204 posibilitan la circuitería de control de multiplexor de potencia 206 para establecer qué carril de potencia de suministro está acoplado al carril de potencia de carga 106.
En un escenario de conmutación de carril de potencia de ejemplo, se asume que la carga de circuito 108 está siendo alimentada por el primer carril de potencia 102 y que la circuitería de control de multiplexor de potencia 206 está gestionando una operación de multiplexación de potencia para conmutar carriles de potencia de tal manera que la carga de circuito 108 debe ser alimentada por el segundo carril de potencia 104. Por lo tanto, al comienzo de este escenario, los múltiples primeros circuitos de conmutación 202 están en el estado cerrado, y los múltiples segundos circuitos de conmutación 204 están en el estado abierto. Inicialmente, el primer voltaje 112 del primer carril de potencia 102 y el segundo voltaje 114 del segundo carril de potencia 104 están a diferentes niveles de voltaje invariables. Aquí, en este ejemplo, el primer voltaje 112 es inicialmente mayor que el segundo voltaje 114. Entonces la circuitería de control de multiplexor de potencia 206 detecta que el segundo voltaje 114 está cambiando. En respuesta al segundo voltaje 114 que cruza el primer voltaje 112, la circuitería de control de multiplexor de potencia 206 genera la señal de conmutación de carril de potencia 210 para iniciar la operación de multiplexación de potencia.
En respuesta a la recepción de la señal de conmutación de carril de potencia 210, el mosaico de multiplexor de potencia 110-1 inicial conmuta el primer circuito de conmutación 202 del estado cerrado al estado abierto y el segundo circuito de conmutación 204 del estado abierto al estado cerrado. Por lo tanto, el mosaico de multiplexor de potencia 110-1 inicial desconecta el carril de potencia de carga 106 del primer carril de potencia 102 y conecta el carril de potencia de carga 106 al segundo carril de potencia 104. El mosaico de multiplexor de potencia 110-1 inicial también transmite la señal de conmutación de carril de potencia 210 al segundo mosaico de multiplexor de potencia 110-2 a través de la circuitería de propagación de señal entre mosaicos 212. En respuesta a la recepción de la señal de conmutación de carril de potencia 210, el segundo mosaico de multiplexor de potencia 110-2 intercambia los estados abierto y cerrado del primer circuito de conmutación 202 y el segundo circuito de conmutación 204.
Este proceso continúa secuencialmente a lo largo de la serie encadenada de mosaicos de multiplexor de potencia 110-1, 110-2, 110-3, y así sucesivamente. La conmutación secuencial a lo largo de la disposición encadenada 200 resulta en un aumento gradual de corriente extraída del segundo carril de potencia 104. Eventualmente, la señal de conmutación de carril de potencia 210 llega a un mosaico de multiplexor de potencia 110 final, o “terminal”, (no mostrado explícitamente). En respuesta a la recepción de la señal de conmutación de carril de potencia 210, el mosaico de multiplexor de potencia 110 terminal conmuta los estados abierto y cerrado del primer circuito de conmutación 202 y el segundo circuito de conmutación 204.
Durante la operación de multiplexación de potencia, hay un período de tiempo de superposición en el cual potencia es suministrada al carril de potencia de carga 106 tanto desde el primer carril de potencia 102 y el segundo carril de potencia 104. Este período de tiempo de superposición es creado al menos con respecto al primer y segundo circuitos de conmutación que están dispuestos dentro de diferentes mosaicos de multiplexor de potencia, pero el período de tiempo de superposición también puede ser creado con respecto a un primer circuito de conmutación 202 y un segundo circuito de conmutación 204 que están dispuestos dentro de un mismo mosaico de multiplexor de potencia 110. Al conmutar los estados abierto y cerrado del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 basándose en una detección de que el segundo voltaje 114 cruza el primer voltaje 112, la probabilidad de una oportunidad de conducción cruzada que conduce a una condición de cortocircuito apreciable es reducida, como está explicado con referencia a la FIG. 3.
Por lo tanto, en esta manera de ejemplo, ninguna corriente de cortocircuito apreciable es posibilitada para fluir entre el primer carril de potencia 102 y el segundo carril de potencia 104 a través del carril de potencia de carga 106. En otras palabras, no se permite que ninguna corriente de cortocircuito sustancial fluya del primer carril de potencia 102 al segundo carril de potencia 104, o viceversa, si la operación de multiplexación de potencia es completada mientras el segundo voltaje 114 está aumentando de forma relativamente lenta justo después de cruzar por encima el primer voltaje 112. Adicionalmente, al intercambiar los estados abierto y cerrado de los circuitos de conmutación de cada mosaico de multiplexor de potencia 110 secuencialmente a lo largo de la disposición encadenada 200, la potencia para el circuito de carga 108 es conmutada entre carriles de potencia de suministro gradualmente de tal manera que una magnitud de una caída de voltaje indeseable a lo largo del segundo carril de potencia 104 es al menos reducida.
La FIG. 3 representa un gráfico 300 que ilustra curvas de nivel de voltaje de ejemplo para dos carriles de potencia a lo largo del tiempo. Como está mostrado, el gráfico 300 incluye un eje de tiempo 306 como la abscisa o eje x y un eje de nivel de voltaje 308 como la ordenada o eje y. Por lo tanto, el tiempo transcurre en una dirección hacia la derecha, y los niveles de voltaje aumentan en una dirección hacia arriba. A lo largo del eje de nivel de voltaje 308, están marcados tres niveles de voltaje de ejemplo: un nivel de voltaje bajo (LVL), un nivel de voltaje medio (MVL), y un nivel de voltaje alto (HVL). El gráfico 300 incluye una curva de nivel de voltaje 302 y una curva de nivel de voltaje 304. Una zona de superposición 310 y una zona de superposición 312 también están representadas. Los varios aspectos de la FIG. 3, tales como las dos zonas de superposición, no están necesariamente representados a escala.
En este ejemplo, un núcleo de procesamiento está siendo alimentado por el primer carril de potencia 102. Un bloque de memoria, el cual es una implementación de ejemplo de la carga de circuito 108, puede ser alimentado por el primer carril de potencia 102 o el segundo carril de potencia 104 a través de la disposición encadenada 200 de los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. La curva de nivel de voltaje 302 representa el primer voltaje 112 para el primer carril de potencia 102 a lo largo del tiempo. La curva de nivel de voltaje 304 representa el segundo voltaje 114 para el segundo carril de potencia 104 a lo largo del tiempo. El nivel de voltaje medio (MVL) corresponde a un nivel de voltaje mínimo que puede alimentar el bloque de memoria de una manera confiable. El nivel de voltaje bajo (LVL) corresponde a un nivel de voltaje para una tasa de utilización regular del núcleo de procesamiento, y el nivel de voltaje alto (HVL) corresponde a un nivel de voltaje reforzado para una tasa de utilización alta del núcleo de procesamiento.
A través del eje de tiempo 306, el primer voltaje 112 para el primer carril de potencia 102 es invariable. Esto está representado por una línea plana para la curva de nivel de voltaje 302 al nivel de voltaje medio (MVL). Sin embargo, el segundo voltaje 114 para el segundo carril de potencia 104 cambia durante algunos períodos de tiempo. Por consiguiente, la curva de nivel de voltaje 304 tiene segmentos con pendientes diferentes a cero. Inicialmente, el núcleo de procesamiento está funcionando a una tasa de utilización regular, y el segundo voltaje 114 está al nivel de voltaje bajo (LVL) como está mostrado en el lado izquierdo de la curva de nivel de voltaje 304. En algún punto, la utilización del procesador aumenta. Para acomodar la tasa de utilización más alta, en respuesta a una orden 130 emitida por el controlador de voltaje 122 (de la FIG. 1), el circuito integrado de gestión de potencia 124 aumenta el segundo voltaje 114 en el segundo carril de potencia 104 a lo largo del tiempo hasta el nivel de voltaje alto (HVL). Para garantizar que el bloque de memoria puede funcionar lo suficientemente rápido para servir al núcleo de procesamiento en el modo reforzado, el bloque de memoria debe ser conmutado al segundo carril de potencia 104 para el nivel de voltaje alto (HVL).
El período de tiempo durante el cual el segundo voltaje 114 es aumentado en el segundo carril de potencia 104 está representado por el segmento de línea que tiene una pendiente positiva en el lado izquierdo de la curva de nivel de voltaje 304. Como está indicado por la zona de superposición 310, hay un tiempo en el cual el segundo nivel de voltaje del segundo voltaje 114 en el segundo carril de potencia 104 cruza el primer nivel de voltaje del primer voltaje 112 en el primer carril de potencia 102, mientras el segundo voltaje está cambiando (p. ej., aumentando). Durante la zona de superposición 310, la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1, 110-2, y 110-3 se conmuta de acoplar el carril de potencia de carga 106 al primer carril de potencia 102 a acoplar el carril de potencia de carga 106 al segundo carril de potencia 104. El bloque de memoria es por lo tanto eventualmente alimentado al nivel de voltaje alto (HVL) a través del segundo carril de potencia 104.
Sin embargo, en algún punto la utilización del procesador disminuye, y el segundo voltaje 114 del segundo carril de potencia 104 puede ser disminuido. El controlador de voltaje 122 emite por lo tanto una orden 130 que ordena al circuito integrado de gestión de potencia 124 que disminuya el segundo voltaje 114 en el segundo carril de potencia 104 a lo largo del tiempo del nivel de voltaje alto (HVL) al nivel de voltaje bajo (LVL). Para garantizar que el bloque de memoria puede funcionar de forma confiable, el bloque de memoria debe ser conmutado de nuevo al primer carril de potencia 102 que está siendo mantenido al nivel de voltaje medio (MVL). El período de tiempo durante el cual el segundo voltaje 114 es disminuido en el segundo carril de potencia 104 está representado por el segmento de línea que tiene una pendiente negativa en el lado derecho de la curva de nivel de voltaje 304. Como está indicado por la zona de superposición 312, hay un tiempo en el cual el segundo nivel de voltaje del segundo voltaje 114 en el segundo carril de potencia 104 cruza el primer nivel de voltaje del primer voltaje 112 en el primer carril de potencia 102, mientras el segundo voltaje está cambiando (p. ej., disminuyendo). Durante la zona de superposición 312, la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1, 110-2, y 110-3 se conmuta de acoplar el carril de potencia de carga 106 al segundo carril de potencia 104 a acoplar el carril de potencia de carga 106 al primer carril de potencia 102. El bloque de memoria es por lo tanto alimentado de una manera confiable al nivel de voltaje medio (MVL) a través del primer carril de potencia 102.
Como está mostrado específicamente para la zona de superposición 312, hay un período de tiempo de superposición 316 correspondiente y rango de voltaje de superposición 314 para tanto la zona de superposición 310 y la zona de superposición 312. El rango de voltaje de superposición 314 es un rango de niveles de voltaje que son lo suficientemente estrechos de tal forma que ninguna corriente de conducción cruzada apreciable es producida entre el primer carril de potencia 102 y el segundo carril de potencia 104 cuando el nivel de voltaje de uno pasa el nivel de voltaje del otro. Si la operación de multiplexación de potencia es realizada durante el período de tiempo de superposición 316, entonces la diferencia de voltaje entre el primer nivel de voltaje del primer voltaje 112 y el segundo nivel de voltaje del segundo voltaje 114 cae dentro del rango de voltaje de superposición 314.
En otras palabras, el carril de potencia de carga 106 puede ser simultáneamente acoplado al primer carril de potencia 102 y el segundo carril de potencia 104 sin posibilitar una corriente de cortocircuito apreciable si la operación de multiplexación de potencia a través de la disposición encadenada 200 es realizada de forma suficientemente rápida en relación con la tasa de cambio de la diferencia de nivel de voltaje entre el primer voltaje 112 y el segundo voltaje 114. En una implementación de ejemplo, la operación de multiplexación de potencia a través de la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1, 110-2, 110-3, y así sucesivamente puede ser lograda en el orden de 100 nanosegundos. Esto se compara con una tasa aproximada de cambio de voltaje de 5 microvoltios por milisegundo en un carril de potencia de suministro cuando el circuito integrado de gestión de potencia 124 cambia el nivel de voltaje. Por lo tanto, en este sentido, la operación de multiplexación de potencia puede ser realizada mientras el segundo nivel de voltaje del segundo voltaje 114 es sustancialmente similar al primer nivel de voltaje del primer voltaje 112.
La realización de una operación de multiplexación de potencia dentro de la zona de superposición 310 o la zona de superposición 312 puede ser lograda al iniciar la operación en respuesta al segundo voltaje 114 que pasa el primer voltaje 112, en una dirección creciente o una decreciente, cuya pasada es detectada basándose en una comparación de los dos voltajes. Esta detección de si el segundo nivel de voltaje cruza el primer nivel de voltaje, en una dirección hacia arriba o una hacia abajo, está descrita en el presente documento con referencia a las FIG. 4 y 5. Aunque el nivel de voltaje está cambiando en solo un carril de potencia de suministro en la FIG. 3, el nivel de voltaje puede estar simultáneamente cambiando en dos o más carriles de potencia durante una zona de superposición.
La FIG. 4 ilustra generalmente en 400 un ejemplo de circuitería de control de multiplexor de potencia 206 y señales de control de multiplexor de potencia 208 asociadas. Como está mostrado, la circuitería de control de multiplexor de potencia 206 incluye un comparador 404, circuitería de iniciación de multiplexor de potencia 402, circuitería de control de mosaico 406, y circuitería de propagación de señal entre mosaicos 212. Las señales de control de multiplexor de potencia 208 incluyen la señal de conmutación de carril de potencia 210 y una señal de voltaje relativa 410. La FIG. 4 también ilustra un árbol de reloj 408 y una señal de reloj 412. El árbol de reloj 408 propaga la señal de reloj 412 alrededor del circuito integrado y distribuye la señal de reloj 412 a varia circuitería, tal como la carga de circuito 108. La señal de reloj 412 es una señal de reloj periódica que oscila entre valores bajos y altos de una manera periódica.
En implementaciones de ejemplo, la circuitería de iniciación de multiplexor de potencia 402 y el comparador 404 pueden ser realizados con un ejemplo cada uno para la disposición encadenada 200 (de la FIG. 2) y son compartidos con múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. La circuitería de control de mosaico 406, en cambio, está incluida con cada mosaico de multiplexor de potencia 110. Por lo tanto, la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 incluye múltiples circuiterías de control de mosaico 406. Implementaciones de ejemplo de la circuitería de control de mosaico 406 están descritas abajo con referencia a las FIG. 8 a 11-2. La circuitería de propagación de señal entre mosaicos 212 está distribuida dentro o entre unos individuales de los múltiples mosaicos de multiplexor de potencia. Implementaciones de ejemplo de la circuitería de propagación de señal entre mosaicos 212 están descritas abajo con referencia a la FIG. 8.
El comparador 404 está acoplado al primer carril de potencia 102 y el segundo carril de potencia 104 para recibir el primer voltaje 112 y el segundo voltaje 114, respectivamente. El comparador 404 realiza una comparación que incluye el primer voltaje 112 del primer carril de potencia 102 y el segundo voltaje 114 del segundo carril de potencia 104 para determinar qué voltaje es relativamente mayor o menor que el otro voltaje. El comparador 404 genera la señal de voltaje relativa 410 que es indicativa de una diferencia de voltaje entre el primer voltaje 112 del primer carril de potencia 102 y el segundo voltaje 114 del segundo carril de potencia 104, tal como qué voltaje es menor que o mayor que el otro o si un nivel de voltaje cambiante de un voltaje pasa un nivel de voltaje del otro voltaje. La señal de voltaje relativa 410 es suministrada a la circuitería de iniciación de multiplexor de potencia 402.
La circuitería de iniciación de multiplexor de potencia 402 usa la señal de voltaje relativa 410 para determinar si el primer voltaje 112 del primer carril de potencia 102 pasa el segundo voltaje 114 del segundo carril de potencia 104, o viceversa, mientras al menos uno de los voltajes está siendo cambiado por el circuito integrado de gestión de potencia 124 (de la FIG. 1). Basándose en la señal de voltaje relativa 410, la circuitería de iniciación de multiplexor de potencia 402 genera la señal de conmutación de carril de potencia 210. Implementaciones de ejemplo del comparador 404 y la circuitería de iniciación de multiplexor de potencia 402 están descritas abajo con referencia a las FIG. 5 a 7-2.
Entre cada mosaico de multiplexor de potencia 110, la circuitería de propagación de señal entre mosaicos 212 propaga la señal de conmutación de carril de potencia 210 de un mosaico de multiplexor de potencia 110 a un mosaico de multiplexor de potencia 110 consecutivo a lo largo de la disposición encadenada 200. La circuitería de propagación de señal entre mosaicos 212 también puede propagar una o más otras señales de las señales de control de multiplexor de potencia 208. Por ejemplo, la circuitería de propagación de señal entre mosaicos 212 puede distribuir la señal de voltaje relativa 410 a la circuitería de control de mosaico 406 de cada mosaico de multiplexor de potencia 110. Basándose en la señal de voltaje relativa 410, la circuitería de control de mosaico 406 selecciona el carril de potencia que tiene el mayor o más alto nivel de voltaje para suministrar potencia a la circuitería de control de mosaico 406.
La FIG. 5 ilustra generalmente en 500 un ejemplo de circuitería de control de multiplexor de potencia 206 que incluye el comparador 404 y la circuitería de iniciación de multiplexor de potencia 402. La circuitería de iniciación de multiplexor de potencia 402 incluye circuitería de disparo de multiplexor de potencia 502. Además de la circuitería de control de multiplexor de potencia 206, la FIG. 5 representa el primer carril de potencia 102, el segundo carril de potencia 104, y el controlador de voltaje 122. El controlador de voltaje 122 produce una señal de indicación de nivel de voltaje 506.
Como parte de la circuitería de control de multiplexor de potencia 206, el comparador 404 está acoplado al primer carril de potencia 102 para recibir el primer voltaje 112 y al segundo carril de potencia 104 para recibir el segundo voltaje 114. El comparador 404 compara el primer voltaje 112 con el segundo voltaje 114 y produce la señal de voltaje relativa 410. La señal de voltaje relativa 410 es indicativa de cuál nivel de voltaje es mayor que, o menor que, el otro nivel de voltaje. Por ejemplo, si el primer voltaje 112 es mayor que el segundo voltaje 114, el comparador 404 acciona un valor “0” lógico (p. ej., un nivel de voltaje bajo) como la señal de voltaje relativa 410. Si, en cambio, el primer voltaje 112 es menor que el segundo voltaje 114, el comparador 404 acciona un valor “1” lógico (p. ej., un nivel de voltaje alto) en la señal de voltaje relativa 410.
En implementaciones de ejemplo, el comparador 404 está realizado como un comparador analógico que acepta dos entradas analógicas y produce una salida digital. El comparador 404 hace una medición de voltaje comparativa para generar la señal de voltaje relativa 410. Además, el comparador 404 puede incluir un filtro de histéresis 504. El filtro de histéresis 504 funciona como un filtro de paso bajo que filtra ruido de alta frecuencia en los niveles de voltaje del primer carril de potencia 102 y el segundo carril de potencia 104. El comparador 404 proporciona la señal de voltaje relativa 410 a la circuitería de disparo de multiplexor de potencia 502 de la circuitería de iniciación de multiplexor de potencia 402.
El controlador de voltaje 122 proporciona la señal de indicación de nivel de voltaje 506 a la circuitería de disparo de multiplexor de potencia 502. La señal de indicación de nivel de voltaje 506 es indicativa del controlador de voltaje 122 que emite una orden para cambiar un nivel de voltaje en uno de los carriles de potencia de suministro. Una orden 130 para cambiar un nivel de voltaje es emitida al circuito integrado de gestión de potencia 124 (de la FIG. 1). Por ejemplo, la señal de indicación de nivel de voltaje 506 puede ser indicativa del controlador de voltaje 122 que emite una orden 130 para cambiar un nivel de voltaje del segundo voltaje 114 en el segundo carril de potencia 104. Además, la señal de indicación de nivel de voltaje 506 puede ser indicativa del controlador de voltaje 122 que emite una orden 130 para aumentar el nivel de voltaje del segundo voltaje 114 en el segundo carril de potencia 104 para que sea mayor que un nivel de voltaje del primer voltaje 112 en el primer carril de potencia 102. Aún además, la señal de indicación de nivel de voltaje 506 puede ser indicativa del controlador de voltaje 122 que emite una orden 130 para aumentar el nivel de voltaje del segundo voltaje 114 en el segundo carril de potencia 104 para que sea mayor que un nivel de voltaje del primer voltaje 112 en el primer carril de potencia 102 en alguna cantidad umbral. Una cantidad umbral de ejemplo es en el orden de 10s de milivoltios. La señal de indicación de nivel de voltaje 506 puede ser implementada para ser la misma señal como aquella para la orden 130 para el circuito integrado de gestión de potencia 124 o para ser una señal separada.
Como está mostrado, la circuitería de iniciación de multiplexor de potencia 402 incluye la circuitería de disparo de multiplexor de potencia 502. La circuitería de disparo de multiplexor de potencia 502 genera al menos una señal de disparo 508. En algunas implementaciones, la circuitería de disparo de multiplexor de potencia 502 recibe la señal de voltaje relativa 410 y genera una señal de disparo 508 basándose en la señal de voltaje relativa 410. Por ejemplo, la señal de disparo 508 puede ser indicativa del segundo voltaje 114 que pasa el primer voltaje 112 cuando el segundo voltaje 114 está siendo aumentado. En otras implementaciones, la circuitería de disparo de multiplexor de potencia 502 recibe la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506. La circuitería de disparo de multiplexor de potencia 502 genera una señal de disparo 508 basándose en la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506. Por ejemplo, la señal de disparo 508 puede ser indicativa de una combinación del segundo voltaje 114 que pasa el primer voltaje 112 y el circuito integrado de gestión de potencia 124 que está bajo una orden 130 del controlador de voltaje 122 para aumentar el segundo voltaje 114. Al incorporar la señal de indicación de nivel de voltaje 506, la circuitería de disparo de multiplexor de potencia 502 aumenta la probabilidad de que al menos una señal de disparo 508 indique correctamente que un nivel de voltaje está realmente cambiando. Implementaciones de ejemplo de la circuitería de disparo de multiplexor de potencia 502 están descritas abajo con referencia a la FIG. 6.
La circuitería de iniciación de multiplexor de potencia 402 genera la señal de conmutación de carril de potencia 210 basándose en la al menos una señal de disparo 508. Implementaciones de ejemplo de la circuitería de iniciación de multiplexor de potencia 402 que tienen componentes adicionales que son usados para generar la señal de conmutación de carril de potencia 210 están descritas abajo con referencia a las FIG. 7-1 y 7-2. Tras la generación, la circuitería de iniciación de multiplexor de potencia 402 proporciona la señal de conmutación de carril de potencia 210 al mosaico de multiplexor de potencia 110-1 inicial (de la FIG. 4).
La FIG. 6 ilustra generalmente en 600 un ejemplo de la circuitería de disparo de multiplexor de potencia 502 que genera al menos una señal de disparo 508. Como está mostrado, la señal de disparo 508 incluye una primera señal de disparo de carril de potencia 602 y una segunda señal de disparo de carril de potencia 604. La circuitería de disparo de multiplexor de potencia 502 recibe la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506. Basándose en la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506, la circuitería de disparo de multiplexor de potencia 502 genera la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604.
En implementaciones de ejemplo, la circuitería de disparo de multiplexor de potencia 502 incluye un primer inversor 606, un segundo inversor 608, una primera puerta AND 610, y una segunda puerta AND 612. La señal de voltaje relativa 410 está acoplada a una entrada del primer inversor 606 y una primera entrada de la segunda puerta AND 612. La señal de indicación de nivel de voltaje 506 está acoplada a una entrada del segundo inversor 608 y una segunda entrada de la segunda puerta AND 612. Una salida del primer inversor 606, la cual es una versión invertida de la señal de voltaje relativa 410, está acoplada a una primera entrada de la primera puerta AND 610. Una salida del segundo inversor 608, la cual es una versión invertida de la señal de indicación de nivel de voltaje 506, está acoplada a una segunda entrada de la primera puerta AND 610. Una salida de la primera puerta AND 610 proporciona la primera señal de disparo de carril de potencia 602, y una salida de la segunda puerta AND 612 proporciona la segunda señal de disparo de carril de potencia 604.
En una operación de ejemplo, mientras un nivel de voltaje del segundo voltaje 114 del segundo carril de potencia 104 está aumentando, la señal de voltaje relativa 410 es afirmada por el comparador 404 (de la FIG. 5). Aquí, una señal afirmada corresponde al comparador 404 que acciona un valor 1 lógico, tal como un nivel de voltaje alto. Sin embargo, un valor 1 lógico puede alternativamente ser implementado con un nivel de voltaje bajo. Puesto que el controlador de voltaje 122 ha ordenado al circuito integrado de gestión de potencia 124 que aumente el segundo voltaje 114, el controlador de voltaje 122 afirma la señal de indicación de nivel de voltaje 506. Por lo tanto, con ambas de las entradas para la segunda puerta AND 612 siendo afirmadas, la segunda señal de disparo de carril de potencia 604 es afirmada debido a la operación AND lógica. Como está descrito abajo, una segunda señal de disparo de carril de potencia 604 afirmada provoca que la disposición encadenada 200 acople el segundo carril de potencia 104 al carril de potencia de carga 106. Mientras tanto, si cualquiera de la señal de voltaje relativa 410 o la señal de indicación de nivel de voltaje 506 es afirmada, el primer inversor 606 o el segundo inversor 608 respectivamente proporciona una señal no afirmada a la primera entrada o la segunda entrada de la primera puerta AND 610. Correspondientemente, la primera puerta AND 610 proporciona una primera señal de disparo de carril de potencia 602 no afirmada debido a la operación AND lógica.
El párrafo anterior se refiere a una situación en la cual el nivel de voltaje del segundo voltaje 114 del segundo carril de potencia 104 está aumentando, lo cual corresponde a la zona de superposición 310 (de la FIG. 3). Con respecto a la zona de superposición 312, el nivel de voltaje del segundo voltaje 114 del segundo carril de potencia 104 está disminuyendo. Además, el controlador de voltaje 122 deja de afirmar la señal de indicación de nivel de voltaje 506 tras ordenar al circuito integrado de gestión de potencia 124 que proporcione un segundo voltaje 114 en el segundo carril de potencia 104 que sea más bajo que el primer voltaje 112 en el primer carril de potencia 102. La señal de indicación de nivel de voltaje 506 está por lo tanto no afirmada para la zona de superposición 312.
Cuando el segundo voltaje 114 pasa el primer voltaje 112 mientras disminuye, el comparador 404 cambia el valor de la señal de voltaje relativa 410 para también no afirmar la señal de voltaje relativa 410 para la zona de superposición 312. Consecuentemente, después de que la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506 pasan a través del primer inversor 606 y el segundo inversor 608, ambas entradas para la primera puerta AND 610 son afirmadas. Por lo tanto, la primera puerta AND 610 afirma la primera señal de disparo de carril de potencia 602 debido a la operación AND lógica. Como está descrito abajo, una primera señal de disparo de carril de potencia 602 afirmada provoca que la disposición encadenada 200 acople el primer carril de potencia 102 al carril de potencia de carga 106. La segunda puerta AND 612 también no afirma la segunda señal de disparo de carril de potencia 604 basándose en la señal de voltaje relativa 410 no afirmada o la señal de indicación de nivel de voltaje 506 no afirmada.
Aunque cuatro dispositivos de circuito están dispuestos en un diseño de circuito particular como está mostrado en la FIG. 6, la circuitería de disparo de multiplexor de potencia 502 puede ser implementada de maneras alternativas. Por ejemplo, un número diferente de dispositivos de circuito, una disposición diferente de dispositivos de circuito, o diferentes tipos de dispositivos de circuito pueden ser usados para producir la al menos una señal de disparo 508 basándose en la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506.
La FIG. 7-1 ilustra generalmente en 700-1 un ejemplo de la circuitería de iniciación de multiplexor de potencia 402 que genera una señal de conmutación de carril de potencia 210-1 usando al menos una señal de disparo. La FIG. 7-2 ilustra generalmente en 700-2 otro ejemplo de la circuitería de iniciación de multiplexor de potencia 402 para generar una señal de conmutación de carril de potencia 210-2 usando al menos una señal de disparo. La FIG. 7-3 ilustra generalmente en 700-3 aún otro ejemplo de la circuitería de iniciación de multiplexor de potencia 402 para generar una señal de conmutación de carril de potencia 210-3 usando al menos una señal de disparo. En las FIG. 7-1, 7-2, y 7-3, la circuitería de disparo de multiplexor de potencia 502 genera la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 basándose en la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506. Como está mostrado, las señales de disparo son suministradas a circuitería de histéresis digital 702.
Específicamente, la circuitería de histéresis digital 702 recibe la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 y demora la transmisión de las señales de disparo hasta que las señales de disparo tienen un valor lógico constante durante algún período de demora. En otras palabras, la circuitería de histéresis digital 702 transmite estas dos señales de disparo si los valores de la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 son invariables durante algún período de demora. Por ejemplo, la circuitería de histéresis digital 702 mantiene las señales de disparo durante algún número designado de ciclos de reloj, en donde el número designado de ciclos de reloj puede ser programable. Si las señales de disparo son invariables durante el número designado de ciclos de reloj, la circuitería de histéresis digital 702 transmite las señales de disparo para el procesamiento adicional o para la propagación como una señal de conmutación de carril de potencia 210.
En la FIG. 7-1, la implementación ilustrada de la circuitería de iniciación de multiplexor de potencia 402 incluye un búfer de paso 704. El búfer de paso 704 recibe la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 desde la circuitería de histéresis digital 702. El búfer de paso 704 pasa los valores lógicos de la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 de una forma invariable. Por lo tanto, la señal de conmutación de carril de potencia 210-1 incluye tanto la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 en esta implementación de ejemplo. Un mosaico de multiplexor de potencia 110 de ejemplo que es apropiado par el uso con esta implementación está descrito en el presente documento con referencia a la FIG. 11-1.
En la FIG. 7-2, la implementación ilustrada de la circuitería de iniciación de multiplexor de potencia 402 incluye circuitería de combinación de señal de disparo 706. La circuitería de combinación de señal de disparo 706 recibe la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 desde la circuitería de histéresis digital 702. La circuitería de combinación de señal de disparo 706 procesa los valores lógicos separados de la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 separadas para producir una señal de disparo combinada 708. La señal de disparo combinada 708 es indicativa de cuál carril de potencia de entre dos o más carriles de potencia debe ser acoplado al carril de potencia de carga 106. Por ejemplo, la circuitería de combinación de señal de disparo 706 acciona un 1 lógico como la señal de disparo combinada 708 si la segunda señal de disparo de carril de potencia 604 es afirmada, pero la circuitería de combinación de señal de disparo 706 acciona un 0 lógico como la señal de disparo combinada 708 si la primera señal de disparo de carril de potencia 602 es afirmada. Por lo tanto, la señal de conmutación de carril de potencia 210-2 incluye la señal de disparo combinada 708 en esta implementación de ejemplo. Circuitería o señalización adicional puede ser implementada para controlar la circuitería de multiplexación de potencia en la cual cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 incluye múltiples conmutadores (p. ej., múltiples transistores) para acomodar escenarios de energización, los cuales están descritos abajo con referencia a las FIG. 9, 10, y 11-2. Un mosaico de multiplexación de potencia 110 de ejemplo que es apropiado para el uso con esta implementación está descrito en el presente documento con referencia a la FIG. 11-2.
En la FIG. 7-3, la implementación ilustrada de la circuitería de iniciación de multiplexor de potencia 402 incluye circuitería de control de conmutador 710. La circuitería de control de conmutador 710 recibe la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 desde la circuitería de histéresis digital 702. La circuitería de control de conmutador 710 procesa los valores lógicos separados de la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 separadas para producir múltiples señales habilitadoras de conmutador. Estas múltiples señales habilitadoras de conmutador incluyen: una primera señal habilitadora de conmutador grande 712, una primera señal habilitadora de conmutador pequeño 714, una segunda señal habilitadora de conmutador pequeño 716, y una segunda señal habilitadora de conmutador grande 718. Estas múltiples señales habilitadoras de conmutador pueden controlar la habilitación o deshabilitación de conmutadores grandes y pequeños incluidos como parte de cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204. Las múltiples señales habilitadoras de conmutador provocan que un carril de potencia de suministro sea desacoplado del carril de potencia de carga 106 y otro carril de potencia de suministro sea acoplado al carril de potencia de carga 106. Por lo tanto, en esta implementación de ejemplo la señal de conmutación de carril de potencia 210-3 incluye la primera señal habilitadora de conmutador grande 712, la primera señal habilitadora de conmutador pequeño 714, la segunda señal habilitadora de conmutador pequeño 716, y la segunda señal habilitadora de conmutador grande 718.
Como está ilustrado, la circuitería de control de conmutador 710 incluye una máquina de estados 720, tal como una máquina de estados finitos (FSM). La máquina de estados 720 recibe la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 y genera las cuatro señales habilitadoras de conmutador representadas. La máquina de estados 720 controla los valores lógicos de estas señales habilitadoras de conmutador para abrir o cerrar conmutadores del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 para desconectarse de un carril de potencia de suministro y conectarse a otro carril de potencia de suministro. Por ejemplo, la máquina de estados 720 acciona un valor lógico en la primera señal habilitadora de conmutador grande 712 y la primera señal habilitadora de conmutador pequeño 714 y otro valor lógico en la segunda señal habilitadora de conmutador pequeño 716 y la segunda señal habilitadora de conmutador grande 718. Las señales habilitadoras de conmutador pueden por lo tanto ser usadas con circuitería de multiplexación de potencia que es capaz de gestionar escenarios de energización, así como escenarios de multiplexación de potencia. Interruptores grandes y pequeños están descritos en el presente documento con referencia a las FIG. 9 y 10. Una aplicación de estas cuatro señales habilitadoras de conmutador está representada en la FIG. 11-3. Por lo tanto, un mosaico de multiplexor de potencia 110 de ejemplo que es apropiado para el uso con esta implementación está descrito en el presente documento con referencia a la FIG. 11-3.
La FIG. 8 ilustra generalmente en 800 una interfaz de control de multiplexación de potencia y disposición de ejemplo para un mosaico de multiplexor de potencia 110. El mosaico de multiplexor de potencia 110 ilustrado representa un mosaico de multiplexor de potencia a lo largo de una disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. El mosaico de multiplexor de potencia 110 ilustrado incluye un primer circuito de conmutación 202, un segundo circuito de conmutación 204, y circuitería de control de mosaico 406. El primer circuito de conmutación 202 está acoplado entre el primer carril de potencia 102 y el carril de potencia de carga 106. El segundo circuito de conmutación 204 está acoplado entre el segundo carril de potencia 104 y el carril de potencia de carga 106. La FIG. 8 también representa la circuitería de propagación de señal entre mosaicos 212.
La circuitería de control de mosaico 406 está configurada para controlar el funcionamiento del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 a través de una señal de control 802 y una señal de control 804, respectivamente. Por ejemplo, la circuitería de control de mosaico 406 puede colocar el primer circuito de conmutación 202 y el segundo circuito de conmutación 204 en un estado cerrado o un estado abierto. La circuitería de control de mosaico 406 está realizada como circuitería combinacional o una máquina de estados que coloca el primer circuito de conmutación 202 y el segundo circuito de combinación 204 en un estado apropiado en respuesta a las señales de control de multiplexor de potencia 208 (de la FIG. 2) para implementar un procedimiento de transición de carril de potencia. La circuitería de control de mosaico 406 puede, por ejemplo, ser implementada como circuitería con temporización automática, la cual funciona independientemente de una señal de reloj periódica.
Desde una porción de circuitería de control centralizada de la circuitería de control de multiplexor de potencia 206 para la disposición encadenada 200 general, la circuitería de control de mosaico 406 recibe una o más de las señales de control de multiplexor de potencia 208. Las señales de control de multiplexor de potencia 208 incluyen la señal de voltaje relativa 410 y la señal de conmutación de carril de potencia 210. Aquí, la señal de conmutación de carril de potencia 210 está mostrada como una señal de conmutación de carril de potencia entrante 210-1 y una señal de conmutación de carril de potencia saliente 210-0. Basándose en la señal de voltaje relativa 410, la circuitería de control de mosaico 406 conoce cuál carril de potencia de suministro tiene en ese momento un nivel de voltaje mayor, o el primer carril de potencia 102 o el segundo carril de potencia 104, y por lo tanto cuál carril de potencia de suministro debe ser usado para alimentar la circuitería de control de mosaico 406. Al usar el carril de potencia de suministro con el nivel de voltaje mayor, o más alto, la circuitería de control de mosaico 406 es capaz de controlar correctamente ambos circuitos de conmutación.
En implementaciones alternativas, la circuitería de control de mosaico 406 también puede usar la señal de voltaje relativa 410 para controlar la operación de multiplexación de potencia. Basándose en la señal de voltaje relativa 410, la circuitería de control de mosaico 406 conoce cuál del primer circuito de conmutación 202 o el segundo circuito de conmutación 204 debe ser activado hasta el estado cerrado o hasta el estado abierto. Por ejemplo, si la señal de voltaje relativa 410 es indicativa de que el segundo voltaje 114 es mayor que el primer voltaje 112, la circuitería de control de mosaico 406 puede determinar colocar el primer circuito de conmutación 202 en el estado abierto y el segundo circuito de conmutación 204 en el estado cerrado. En tales implementaciones, la señal de conmutación de carril de potencia 210 precipita cambios de estado en los circuitos de conmutación del mosaico de multiplexor de potencia 110, pero la información indicativa de cuál conmutador debe ser activado hasta cuál estado está contenida en la señal de voltaje relativa 410.
La circuitería de propagación de señal entre mosaicos 212 puede incluir cables de metal, búferes, y otra circuitería para propagar señales de control entre mosaicos de multiplexor de potencia consecutivos a lo largo de la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. A través de la circuitería de propagación de señal entre mosaicos 212, la circuitería de control de mosaico 406 también recibe y subsiguientemente transmite la señal de conmutación de carril de potencia 210. Más específicamente, de izquierda a derecha, la circuitería de control de mosaico 406 recibe una señal de conmutación de carril de potencia entrante (In-PRSS) desde un mosaico de multiplexor de potencia inmediatamente anterior en la cadena. En respuesta a la señal de conmutación de carril de potencia entrante 210-1, la circuitería de control de mosaico 406 realiza una operación de multiplexación de potencia al nivel de mosaico.
Para realizar la operación de multiplexación de potencia al nivel de mosaico, la circuitería de control de mosaico 406 abre un circuito de conmutación y cierra el otro circuito de conmutación. En una operación de ejemplo, el mosaico de multiplexor de potencia 110 está conmutando de acoplar el primer carril de potencia 102 al carril de potencia de carga 106 a acoplar el segundo carril de potencia 104 al carril de potencia de carga 106. Para hacer eso, la circuitería de control de mosaico 406 envía la señal de control 802 al primer circuito de conmutación 202. En respuesta a la señal de control 802, el primer circuito de conmutación 202 se conmuta de un estado cerrado a un estado abierto. La circuitería de control de mosaico 406 también envía la señal de control 804 al segundo circuito de conmutación 204. En respuesta a la señal de control 804, el segundo circuito de conmutación 204 se conmuta de un estado abierto a un estado cerrado. Estas señales de control pueden ser emitidas secuencialmente o en paralelo, y los cambios de estado pueden ser logrados de conformidad con una señal de reloj periódica o independientes de una señal de reloj periódica.
Más específicamente, la circuitería de control de mosaico 406 provoca que el primer circuito de conmutación 202 desconecte el carril de potencia de carga 106 del primer carril de potencia 102 en respuesta a la recepción de la señal de conmutación de carril de potencia entrante 210-1. La circuitería de control de mosaico 406 también provoca que el segundo circuito de conmutación 204 conecte el carril de potencia de carga 106 al segundo carril de potencia 104 en respuesta a la recepción de la señal de conmutación de carril de potencia entrante 210-1. Tras realizar la operación de multiplexación de potencia al nivel de mosaico, la circuitería de control de mosaico 406 transmite una señal de conmutación de carril de potencia saliente 210-0 (Out-PRSS) a un mosaico de multiplexor de potencia inmediatamente subsiguiente en la cadena a través de la circuitería de propagación de señal entre mosaicos 212. Al provocar que tanto la conexión y la desconexión sean realizadas en respuesta a un único evento de llegada de la señal de conmutación de carril de potencia 210, la circuitería de control de mosaico 406 facilita la compleción de la operación de multiplexación de potencia en una pasada secuencial a lo largo de la disposición encadenada 200.
Cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 puede incluir uno, dos, o más conmutadores internos. En un escenario de ejemplo, la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 debe funcionar como un multiplexor de potencia pero no también como un conmutador durante situaciones de energización. En este escenario, cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 puede ser implementado con un único conmutador que permite a la corriente fluir hasta el carril de potencia de carga 106 o evita que la corriente fluya hasta el carril de potencia de carga 106. En otro escenario de ejemplo, la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 debe funcionar como un multiplexor de potencia en algunos momentos y también como un conmutador durante períodos de energización. Para gestionar problemas de irrupción de corriente de energización potenciales, la corriente es inicialmente restringida a un nivel de flujo de corriente más bajo para abordar la posibilidad de posibilitar la irrupción de corriente. Después de que una carga de circuito ha sido suministrada con alguna carga, la corriente es aumentada hasta un nivel de flujo de corriente mayor. Para posibilitar estos dos niveles de flujo de corriente diferentes, dos conmutadores diferentes -tales como un conmutador pequeño y un conmutador grande- están incluidos en cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204. Las implementaciones descritas con referencia a las FIG. 9, 10, y 11-2 incluyen dos conmutadores por circuito de conmutación. Sin embargo, los principios y circuitería descritos abajo también son aplicables a circuitos de conmutación que tienen un único conmutador, tales como las implementaciones descritas con referencia a la FIG. 11-1.
La FIG. 9 ilustra un ejemplo de un mosaico de multiplexor de potencia 110 con el primer circuito de conmutación 202 y el segundo circuito de conmutación 204 realizados con múltiples conmutadores, incluidos conmutadores grandes y conmutadores pequeños. También está mostrado que el mosaico de multiplexor de potencia 110 incluye la circuitería de control de mosaico 406. La circuitería de control de mosaico 406 recibe al menos la señal de conmutación de carril de potencia 210. El primer circuito de conmutación 202 está acoplado entre el primer carril de potencia 102 y el carril de potencia de carga 106, y el segundo circuito de conmutación 204 está acoplado entre el segundo carril de potencia 104 y el carril de potencia de carga 106.
En implementaciones de ejemplo, el primer circuito de conmutación 202 incluye un primer conmutador pequeño 902 y un primer conmutador grande 906, y el segundo circuito de conmutación 204 incluye un segundo conmutador pequeño 904 y un segundo conmutador grande 908. El primer conmutador pequeño 902 y el primer conmutador grande 906 están acoplados entre el primer carril de potencia 102 y el carril de potencia de carga 106 en paralelo el uno con el otro. El segundo conmutador pequeño 904 y el segundo conmutador grande 908 están acoplados en paralelo el uno con el otro entre el segundo carril de potencia 104 y el carril de potencia de carga 106.
Los dos conmutadores grandes son físicamente más grandes que los dos conmutadores pequeños. Los conmutadores grandes son capaces de conducir una corriente más grande que los conmutadores pequeños. A modo de ejemplo solo, los conmutadores grandes pueden ser de 4 a 20 veces más grandes en términos de tamaño físico o capacidad de conducción de corriente. Los diferentes tamaños entre los conmutadores pequeños y los conmutadores grandes pueden ser empleados para proporcionar diferentes cantidades de flujo de corriente, tales como un flujo de corriente bajo o un flujo de corriente alto, para introducir gradualmente corriente a una carga de circuito que es energizada, o conmutada a un carril de potencia de suministro diferente. Esta técnica es análoga a una implementación de algún transistor frente al resto, aspectos de la cual están descritos en el presente documento con referencia a la FIG. 10.
El primer circuito de conmutación 202 y el segundo circuito de conmutación 204 del mosaico de multiplexor de potencia 110 participan en un procedimiento de transición de carril de potencia al conmutarse entre los estados abierto y cerrado. En el estado abierto, un conmutador bloquea el flujo de corriente entre dos carriles de potencia, tales como un carril de potencia de suministro y un carril de potencia de carga. En el estado cerrado, un conmutador posibilita el flujo de corriente entre dos carriles de potencia.
La circuitería de control de mosaico 406 determina en cuál estado están los varios conmutadores para estar funcionando. La circuitería de control de mosaico 406 controla el primer conmutador pequeño 902 y el primer conmutador grande 906 a través de la señal de control 802-1 y la señal de control 802-2, respectivamente. La circuitería de control de mosaico 406 controla el segundo conmutador pequeño 904 y el segundo conmutador grande 908 a través de la señal de control 804-1 y la señal de control 804-2, respectivamente. La circuitería de control de mosaico 406 controla un estado del primer conmutador pequeño 902, el primer conmutador grande 906, el segundo conmutador pequeño 904, y el segundo conmutador grande 908 basándose en la señal de conmutación de carril de potencia 210.
Un procedimiento de transición de carril de potencia de ejemplo está descrito en términos de conmutar una carga de circuito acoplada al carril de potencia de carga 106 del primer carril de potencia 102 al segundo carril de potencia 104 si un segundo nivel de voltaje del segundo voltaje 114 se vuelve más grande que un primer nivel de voltaje del primer voltaje 112. Inicialmente, el primer conmutador pequeño 902 y el primer conmutador grande 906 están los dos en el estado cerrado, y el segundo conmutador pequeño 904 y el segundo conmutador grande 908 están los dos en el estado abierto. Basándose en la señal de conmutación de carril de potencia 210, la circuitería de control de mosaico 406 usa la señal de control 802-1 para conmutar el primer conmutador pequeño 902 hasta el estado abierto y la señal de control 802-2 para conmutar el primer conmutador grande 906 hasta el estado abierto. Esto desconecta el primer carril de potencia 102 del carril de potencia de carga 106.
También basándose en la señal de conmutación de carril de potencia 210, la circuitería de control de mosaico 406 usa la señal de control 804-1 para conmutar el segundo conmutador pequeño 904 hasta el estado cerrado y la señal de control 804-2 para conmutar el segundo conmutador grande 908 hasta el estado cerrado. Esto conecta el segundo carril de potencia 104 al carril de potencia de carga 106. Mosaicos de multiplexor de potencia subsiguientes a lo largo de la disposición encadenada 200 pueden estar aún acoplando el primer carril de potencia 102 al carril de potencia de carga 106. No obstante, puesto que los niveles de voltaje del primer voltaje 112 y el segundo voltaje 114 están dentro del rango de voltaje de superposición 314 (de la FIG. 3), no ocurre ninguna corriente de conducción cruzada apreciable. Por lo tanto, la operación de multiplexación de potencia puede ser realizada en una única pasada a lo largo de la disposición encadenada 200.
En un escenario de energización de ejemplo, los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 funcionan como un conmutador de potencia distribuido durante una secuencia de energización para una carga de circuito 108 acoplada al carril de potencia de carga 106 cerrando conmutadores pequeños en una primera pasada a lo largo de la disposición encadenada 200 y cerrando conmutadores grandes en una segunda pasada a lo largo de la disposición encadenada 200. En otras palabras, los conmutadores pequeños y los conmutadores grandes pueden ser cerrados en dos pasadas para gestionar corrientes de irrupción. En este ejemplo, una carga de circuito acoplada al carril de potencia de carga 106 está siendo energizada a través del primer carril de potencia 102. Para hacer eso, los primeros conmutadores pequeños 902 son activados hasta el estado cerrado en una primera pasada en una dirección a lo largo de la disposición encadenada 200. Subsiguientemente, los primeros interruptores grandes 906 son activados hasta el estado cerrado en una segunda pasada a lo largo de la disposición encadenada 200, pasada que puede ser en la dirección opuesta.
La FIG. 10 ilustra un ejemplo de un mosaico de multiplexor de potencia 110 con el primer circuito de conmutación 202 y el segundo circuito de conmutación 204 realizados con múltiples conmutadores a un nivel de transistor. Por lo tanto, el primer circuito de conmutación 202 incluye un primer transistor o múltiples primeros transistores, y el segundo circuito de conmutación 204 incluye un segundo transistor o múltiples segundos transistores. Específicamente, cada conmutador del mosaico de multiplexor de potencia 110 está realizado usando al menos un PFET. El primer conmutador pequeño 902 está implementado como un primer transistor pequeño, tal como un PFET 1002; y el primer conmutador grande 906 está implementado como un primer transistor grande, tal como un PFET 1006. El segundo conmutador pequeño 904 está implementado como un segundo transistor pequeño, tal como un PFET 1004; y el segundo conmutador grande 908 está implementado como un segundo transistor grande, tal como un PFET 1008.
En algunas implementaciones, el PFET 1006 y el PFET 1008 son físicamente más grandes que el PFET 1002 y el PFET 1004. Consecuentemente, el PFET 1006 y el PFET 1008 pueden conducir más corriente que los otros dos PFET. El PFET 1006 y el PFET 1008 están por lo tanto representados como siendo relativamente más grandes en la FIG. 10. Las señales de control 802-1, 802-2, 804-1, y 804-2 son encaminadas como está mostrado hasta los terminales de puerta de cada uno del PFET 1002, el PFeT 1006, el PFET 1004, y el PFET 1008, respectivamente. Un voltaje bajo en el terminal de puerta de un PFET enciende el transistor, y un voltaje alto en el terminal de puerta de un PFET apaga el transistor. Para acoplar el carril de potencia de carga 106 al primer carril de potencia 102, por ejemplo, la circuitería de control de mosaico 406 acciona las señales de control 802-1 y 802-2 con un voltaje bajo para encender el PFET 1002 y el PFET 1006, lo cual es análogo a cerrar el primer conmutador pequeño 902 y el primer conmutador grande 906, respectivamente. Para desacoplar el carril de potencia de carga 106 del segundo carril de potencia 104, la circuitería de control de mosaico 406 acciona las señales de control 804-1 y 804-2 con un voltaje alto para apagar el PFET 1004 y el PFET 1008, lo cual es análogo a colocar el segundo conmutador pequeño 904 y el segundo conmutador grande 908, respectivamente, en el estado abierto.
El mosaico de multiplexor de potencia 110 puede ser operado de conformidad con una técnica de suministro de potencia en la cual “algunos” transistores son encendidos antes que el “resto” de los transistores. En un esquema de algún transistor frente al resto, los algunos transistores son encendidos primero para permitir que la corriente fluya hasta una carga de circuito a una tasa relativamente menor para reducir la probabilidad de que una caída de voltaje apreciable ocurra en el carril de potencia de suministro. Después de que los flujos de corriente se han estabilizado o tras algún período de tiempo, el resto de los transistores son encendidos para aumentar la capacidad de corriente general de la potencia que es suministrada. Con el mosaico de multiplexor de potencia 110, los conmutadores pequeños corresponden a los “algunos” transistores, y los conmutadores grandes corresponden al “resto” de los transistores. Correspondientemente, los conmutadores pequeños pueden ser cerrados antes que los conmutadores grandes en escenarios de energización.
Los transistores usados para realizar los conmutadores del mosaico de multiplexor de potencia 110 son PFET en la FIG. 10. Si la disposición encadenada 200 (de la FIG. 2) de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 es implementada como un conmutador de cabezal 128 (de la FIG. 1) que está acoplado entre carriles de potencia de suministro y la carga de circuito 108 para crear un carril de potencia de suministro virtual, los conmutadores están realizados con PFET. Sin embargo, la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 puede alternativamente ser implementada como un conmutador de pedal (no mostrado) que está acoplado entre la carga de circuito 108 y un carril de potencia de tierra para crear un carril de potencia de tierra virtual. Un conmutador de pedal puede ser implementado usando, por ejemplo, dispositivos de semiconductor de óxido de metal de tipo n o canal n (NMOS) que están formados con tecnología de sustrato p o pozo p, tal como un transistor de efecto de campo de tipo n (NFET). Por lo tanto, los conmutadores del mosaico de multiplexor de potencia 110 pueden ser realizados con uno o más NFET en una implementación de conmutador de pedal. Además, los conmutadores pueden ser realizados con otros tipos de transistor, tal como un transistor de unión bipolar (BJT).
Varias implementaciones de ejemplo son descritas arriba. Por ejemplo, cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 puede ser realizado con un conmutador o dos o más conmutadores. Adicionalmente, la señal de conmutación de carril de potencia 210 puede ser realizada como señales separadas como está mostrado en las FIG. 7-1 a 7-3 -p. ej., la señal de conmutación de carril de potencia 210-1 que incluye la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604, o la señal de conmutación de carril de potencia 210-3 que incluye la primera señal habilitadora de conmutador grande 712, la primera señal habilitadora de conmutador pequeño 714, la segunda señal habilitadora de conmutador pequeño 716, y la segunda señal habilitadora de conmutador grande 718. Alternativamente, la señal de conmutación de carril de potencia 210 puede ser realizada como una señal como está mostrado en la FIG. 7-2 -p ej., la señal de conmutación de carril de potencia 210 que incluye la señal de disparo combinada 708. Además, la señal de voltaje relativa 410 del comparador 404 puede ser usada para determinar cuál carril de potencia de suministro debe ser acopado al carril de potencia de carga.
Estos varios ejemplos pueden ser implementados en una miríada de diferentes permutaciones. Sin embargo, tres implementaciones de ejemplo específicas están descritas abajo. En la FIG. 11-1, la señal de conmutación de carril de potencia 210-1 está realizada como dos señales separadas -la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604. También, cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 está realizado con un conmutador (p. ej., un transistor). En la FIG. 11-2, la señal de conmutación de carril de potencia 210-2 está realizada como una señal -la señal de disparo combinada 708. También, cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 está realizado con dos conmutadores (p. ej., dos transistores). En la FIG. 11-3, la señal de conmutación de carril de potencia 210-3 está realizada como cuatro señales separadas -la primera señal habilitadora de conmutador grande 712, la primera señal habilitadora de conmutador pequeño 714, la segunda señal habilitadora de conmutador pequeño 716, y la segunda señal habilitadora de conmutador grande 718. También, cada uno del primer circuito de conmutación 202 y el segundo circuito de conmutación 204 está realizado con dos conmutador (p. ej., dos transistores).
La FIG. 11-1 ilustra un ejemplo de una interfaz de señalización de control de multiplexación de potencia para transistores que realiza el primer y segundo circuitos de conmutación usando una señal de conmutación de carril de potencia de conformidad con aquella de la FIG. 7-1. Por lo tanto, la señal de conmutación de carril de potencia 210-1 está realizada como al menos dos señales separadas -la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604, como está mostrado. También, el primer circuito de conmutación 202 (no indicado de forma separada para la claridad) está implementado como el PFET 1006, y el segundo circuito de conmutación 204 está implementado como el PFET 1008. La circuitería de control de mosaico 406 (no mostrada explícitamente) está implementada para incluir dos inversores: un primer inversor 1102 y un segundo inversor 1104.
El primer inversor 1102 recibe la primera señal de disparo de carril de potencia 602 y genera una versión invertida de esta, la cual es proporcionada a la puerta del PFET 1006. En una operación de ejemplo, si el carril de potencia de carga 106 debe ser acoplado al primer carril de potencia 102, la primera señal de disparo de carril de potencia 602 es afirmada con un nivel de voltaje alto. El primer inversor 1102 invierte a este hasta un nivel de voltaje bajo, el cual enciende el PFET 1006, el cual permite que la corriente fluya del primer carril de potencia 102 al carril de potencia de carga 106. En cambio, si el carril de potencia de carga 106 no debe ser acoplado al primer carril de potencia 102, la primera señal de disparo de carril de potencia 602 es no afirmada con un nivel de voltaje bajo. El primer inversor 1102 invierte a este hasta un nivel de voltaje alto, el cual apaga el PFET 1006, el cual evita que la corriente fluya del primer carril de potencia 102 al carril de potencia de carga 106.
El segundo inversor 1104 recibe la segunda señal de disparo de carril de potencia 604 y genera una versión invertida de esta, la cual es proporcionada a la puerta del PFET 1008. Los niveles de voltaje de la segunda señal de disparo de carril de potencia 604, en conjunción con el segundo inversor 1104, controlan el estado encendido/apagado del PFET 1008 análogamente a cómo la primera señal de disparo de carril de potencia 602 controla el PFEt 1006. De esta manera, las señales de disparo de carril de potencia separadas desconectan el carril de potencia de carga 106 de un carril de potencia de suministro y conectan el carril de potencia de carga 106 a otro carril de potencia de suministro en una pasada a través del mosaico de multiplexor de potencia 110.
La FIG. 11-2 ilustra un ejemplo de una interfaz de señalización de control de multiplexación de potencia para transistores que realiza el primer y segundo circuitos de conmutación usando una señal de conmutación de carril de potencia de conformidad con aquella de la FIG. 7-2. Por lo tanto, la señal de conmutación de carril de potencia 210-2 está realizada como una señal -la señal de disparo combinada 708, como está mostrado. También, el primer circuito de conmutación 202 (no indicado de forma separada para la claridad) está implementado con el PFET 1002 y el PFET 1006, y el segundo circuito de conmutación 204 está implementado como el PFET 1004 y el PFET 1008. La circuitería de control de mosaico 406 (no mostrada explícitamente) está implementada para incluir cuatro puertas NAND y un inversor, el inversor de señal de disparo 1156. Las cuatro puertas NAND incluyen: una primera puerta NAND 1158, una segunda puerta NAND 1160, una tercera puerta NAND 1162, y una cuarta puerta Na Nd 1164. Cada puerta NAND incluye dos entradas y una salida.
El mosaico de multiplexor de potencia 110 de ejemplo de la FIG. 11-2 incluye transistores grandes y pequeños para posibilitar el mosaico de multiplexor de potencia para ser usado para escenarios de energización. Correspondientemente, además de la señal de disparo combinada 708, la señalización de control incluye una señal de transistores pequeños de habilitación 1152 y una señal de transistores grandes de habilitación 1154. Cada una de las puertas Na Nd tiene una salida que está acoplada a un terminal de puerta de un PFET. Específicamente, la primera puerta NAND 1158 está acoplada al PFET 1006, la segunda puerta NAND 1160 está acoplada al PFET 1002, la tercera puerta NAND 1162 está acoplada al PFET 1004, y la cuarta puerta NAND 1164 está acoplada al PFET 1008. Por consiguiente, la primera puerta NAND 1158 y la cuarta puerta NAND 1164 tienen cada una una entrada acoplada a la señal de transistores grandes de habilitación 1154. La segunda puerta NAND 1160 y la tercera puerta NAND 1162 tienen cada una una entrada acoplada a la señal de transistores pequeños de habilitación 1152. Estas señales habilitadoras proporcionan control separado sobre los transistores pequeños y los transistores grandes durante un escenario de energización.
Las puertas NAND también proporcionan control con respecto a conmutar entre el primer carril de potencia 102 y el segundo carril de potencia 104. Por consiguiente, la primera puerta NAND 1158 y la segunda puerta NAND 1160 tienen cada una otra entrada acoplada a la señal de disparo combinada 708. La tercera puerta NAND 1162 y la cuarta puerta NAND 1164 tienen cada una otra entrada acoplada a la inversa de la señal de disparo combinada 708, la cual es proporcionada por el inversor de señal de disparo 1156. La señal de disparo combinada 708 puede por lo tanto controlar si el primer circuito de conmutación 202 o el segundo circuito de conmutación 204 está activado para permitir el flujo de corriente.
En una operación de ejemplo, un escenario de energización comienza con el carril de potencia de carga 106 que recibe potencia desde el primer carril de potencia 102. Correspondientemente, la señal de disparo combinada 708 es afirmada de una manera alta activa. Esto garantiza que la tercera puerta NAND 1162 y la cuarta puerta NAND 1164 generan un 1 lógico debido al inversor de señal de disparo 1156, el cual apaga el PFET 1004 y el PFET 1008, respectivamente. Sin embargo, el valor 1 lógico aplicado a la primera puerta NAND 1158 y la segunda puerta NAND 1160 posibilita el PFET 1006 y el PFET 1002, respectivamente, para ser encendidos si las señales habilitadoras son también accionadas hasta un valor 1 lógico. En una primera pasada a través de la disposición encadenada 200, la señal de transistores pequeños de habilitación 1152 es afirmada, así que los PFET 1002 son encendidos en orden secuencial a lo largo de la cadena. En una segunda pasada, la señal de transistores grandes de habilitación 1154 es afirmada, así que los PFET 1006 también son encendidos en orden secuencial a lo largo de la cadena. El orden secuencial en la segunda pasada puede ser el opuesto a aquel de, o el contrario de, el orden secuencial en la primera pasada.
En este punto, el carril de potencia de carga 106 está siendo alimentado por el primer carril de potencia 102 a través de tanto los PFET 1006 y los PFET 1002 a lo largo de los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. Si la circuitería de disparo de multiplexor de potencia 502 (p. ej., de la FIG. 7-2) detecta que el segundo nivel de voltaje del segundo voltaje 114 en el segundo carril de potencia 104 cruza el primer nivel de voltaje del primer voltaje 112 en el primer carril de potencia 102, la señal de disparo combinada 708 es invertida para ser no afirmada a un valor 0 lógico, tal como un nivel de voltaje bajo. Este nivel de voltaje bajo es aplicado a la primera puerta NAND 1158 y la segunda puerta NAND 1160, las cuales ambas producen un nivel de voltaje alto que apaga el PFET 1006 y el PFET 1002, respectivamente. El inversor de señal de disparo 1156, sin embargo, invierte este nivel de voltaje hasta un nivel de voltaje alto. Con la señal de transistores pequeños de habilitación 1152 y la señal de transistores grandes de habilitación 1154 aún afirmadas, la tercera puerta NAND 1162 y la cuarta puerta NAND 1164 generan niveles de voltaje bajos para encender el PFET 1004 y el PFET 1008, respectivamente. La señal de disparo combinada 708 es además propagada a un mosaico multiplexor de potencia 110 subsiguiente siguiente usando la circuitería de propagación de señal entre mosaicos 212. De esta manera, la operación de multiplexación de potencia continúa a lo largo de la disposición encadenada 200 y puede ser completada en una única pasada.
La FIG. 11-3 ilustra un ejemplo de una interfaz de señalización de control de multiplexación de potencia para transistores que realiza el primer y segundo circuitos de conmutación usando una señal de conmutación de carril de potencia de conformidad con aquella de la FIG. 7-3. Por lo tanto, la señal de conmutación de carril de potencia 210-3 está realizada como al menos cuatro señales separadas -la primera señal habilitadora de conmutador grande 712, la primera señal habilitadora de conmutador pequeño 714, la segunda señal habilitadora de conmutador pequeño 716, y la segunda señal habilitadora de conmutador grande 718, como está mostrado. También, el primer circuito de conmutación 202 (no indicado de forma separada para la claridad) está implementado con el PFET 1002 y el PFET 1006, y el segundo circuito de conmutación 204 está implementado como el PFET 1004 y el PFET 1008. La circuitería de control de mosaico 406 (no mostrada explícitamente) está implementada para incluir cuatro inversores: un inversor 1172, un inversor 1174, un inversor 1176, y un inversor 1178.
La máquina de estados 720 (de la FIG. 7-3) recibe la primera señal de disparo de carril de potencia 602 y la segunda señal de disparo de carril de potencia 604 y determina si el carril de potencia de carga 106 debe ser conmutado de un carril de potencia de suministro a otro carril de potencia de suministro y cuál carril de potencia de suministro es el carril de potencia de suministro de destino. Para implementar funcionalidad de conmutación, la máquina de estados 720 genera los niveles de voltaje como están descritos abajo para provocar que una operación de multiplexación de potencia sea realizada por el mosaico de multiplexor de potencia 110. El inversor 1172 recibe la primera señal habilitadora de conmutador grande 712 y genera una versión invertida de esta, la cual es proporcionada a la puerta del PFET 1006. El inversor 1174 recibe la primera señal habilitadora de conmutador pequeño 714 y genera una versión invertida de esta, la cual es proporcionada a la puerta del PFET 1002.
En una operación de ejemplo, si el carril de potencia de carga 106 debe ser acoplado al primer carril de potencia 102, la primera señal habilitadora de conmutador grande 712 y la primera señal habilitadora de conmutador pequeño 714 son afirmadas con un nivel de voltaje alto. El inversor 1172 y el inversor 1174 invierten a estas desde niveles de voltaje altos a bajos, los cuales encienden el PFET 1006 y el PFET 1002, respectivamente. Encender los transistores permite que la corriente fluya desde el primer carril de potencia 102 hasta el carril de potencia de carga 106 a través del PFET 1006 y el PFET 1002. En cambio, si el carril de potencia de carga 106 no debe ser acoplado al primer carril de potencia 102, la primera señal habilitadora de conmutador grande 712 y la primera señal habilitadora de conmutador pequeño 714 son no afirmadas con un nivel de voltaje bajo. El inversor 1172 y el inversor 1174 invierten a estas desde nivel de voltaje bajo a alto, el cual apaga el PFET 1006 y el PFET 1002, respectivamente. Apagar estos transistores evita que la corriente fluya del primer carril de potencia 102 al carril de potencia de carga 106 en este mosaico de multiplexor de potencia 110.
Con respecto a los transistores acoplados al segundo carril de potencia 104, el inversor 1178 recibe la segunda señal habilitadora de conmutador grande 718 y genera una versión invertida de esta, la cual es proporcionada a la puerta del PFET 1008. El inversor 1176 recibe la segunda señal habilitadora de conmutador pequeño 716 y genera una versión invertida de esta, la cual es proporcionada a la puerta del PFET 1004. En una operación de ejemplo, si el carril de potencia de carga 106 debe ser acoplado al segundo carril de potencia 104, la segunda señal habilitadora de conmutador grande 718 y la segunda señal habilitadora de conmutador pequeño 716 son afirmadas con un nivel de voltaje alto. El inversor 1178 y el inversor 1176 invierten a estas desde niveles de voltaje altos a bajos, los cuales encienden el PFET 1008 y el PFET 1004, respectivamente. Encender los transistores permite que la corriente fluya del segundo carril de potencia 104 al carril de potencia de carga 106 a través del PFET 1008 y el PFET 1004.
En cambio, si el carril de potencia de carga 106 no debe ser acoplado al segundo carril de potencia 104, la segunda señal habilitadora de conmutador grande 718 y la segunda señal habilitadora de conmutador pequeño 716 son no afirmadas con un nivel de voltaje bajo. El inversor 1178 y el inversor 1176 invierten a estas desde un nivel de voltaje bajo a alto, el cual apaga el PFET 1008 y el PFET 1004, respectivamente. Apagar estos transistores evita que la corriente fluya del segundo carril de potencia 104 al carril de potencia de carga 106 en este mosaico de multiplexor de potencia 110. De estas maneras, las cuatro señales habilitadoras de conmutador desconectan el carril de potencia de carga 106 de un carril de potencia de suministro y conectan el carril de potencia de carga 106 a otro carril de potencia de suministro en una pasada a través del mosaico de multiplexor de potencia 110.
La FIG. 12 es un diagrama de flujo que ilustra un proceso de ejemplo 1200 para la multiplexación de potencia con una carga activa. El proceso 1200 está descrito en la forma de un conjunto de bloques 1202-1214 que especifican operaciones que pueden ser realizadas. Sin embargo, las operaciones no están necesariamente limitadas al orden mostrado en la FIG. 12 o descrito en el presente documento, ya que las operaciones pueden ser implementadas en órdenes alternativos o de maneras completamente o parcialmente superpuestas. Las operaciones representadas por los bloques ilustrados del proceso 1200 pueden ser realizadas mediante un circuito integrado, tal como el circuito integrado 100 de la FIG. 1 o el circuito integrado 1310 de la FIG. 13, el cual está descrito abajo. Más específicamente, las operaciones del proceso 1200 pueden ser realizadas mediante la disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3 de la FIG. 2, en conjunción con la circuitería de control de multiplexor de potencia 206 ilustrada en la FIG. 4.
En el bloque 1202, potencia es suministrada a un carril de potencia de carga usando un primer carril de potencia. Por ejemplo, un circuito integrado puede suministrar potencia a un carril de potencia de carga 106 usando un primer carril de potencia 102. Un primer circuito de conmutación 202 que está acoplado entre el primer carril de potencia 102 y el carril de potencia de carga 106 puede estar en un estado cerrado para permitir el flujo de corriente.
En el bloque 1204, un primer voltaje del primer carril de potencia es comparado con un segundo voltaje de un segundo carril de potencia. Por ejemplo, el circuito integrado puede comparar un primer voltaje 112 del primer carril de potencia 102 con un segundo voltaje 114 de un segundo carril de potencia 104. Esta medición de voltaje relativa puede ser realizada por un comparador 404 que está acoplado al primer carril de potencia 102 y el segundo carril de potencia 104. En el bloque 1206, una señal de voltaje relativa es generada basándose en la comparación. Por ejemplo, el circuito integrado puede generar una señal de voltaje relativa 410 basándose en la comparación. Para hacer eso, una implementación analógica del comparador 404 puede producir un valor digital o booleano para la señal de voltaje relativa 410 basándose en cuál nivel de voltaje analógico, aquel del primer voltaje 112 o el segundo voltaje 114, es mayor.
En el bloque 1208, una señal de indicación de nivel de voltaje indicativa de una emisión de una orden para cambiar el segundo voltaje del segundo carril de potencia es obtenida. Por ejemplo, el circuito integrado puede obtener una señal de indicación de nivel de voltaje 506 indicativa de una emisión de una orden 130 para cambiar el segundo voltaje 114 del segundo carril de potencia 104. Un controlador de voltaje 122, por ejemplo, puede generar una señal de indicación de nivel de voltaje 506 que indica que el controlador de voltaje 122 ha emitido una orden 130 a un circuito integrado de gestión de potencia 124 para cambiar el segundo voltaje 114 del segundo carril de potencia 104. Al obtener la señal de indicación de nivel de voltaje 506, la circuitería de control de multiplexor de potencia 206 puede corroborar o verificar que un cambio de nivel de voltaje detectado es intencional, al contrario que el resultado de ruido o un problema falso con una red de distribución de potencia 120.
En el bloque 1210, una señal de conmutación de carril de potencia es generada basándose en la señal de voltaje relativa y la señal de indicación de nivel de voltaje. Por ejemplo, el circuito integrado puede generar una señal de conmutación de carril de potencia 210 basándose en la señal de voltaje relativa 410 y la señal de indicación de nivel de voltaje 506. La circuitería de iniciación de multiplexor de potencia 402 puede generar la señal de conmutación de carril de potencia 210, la cual es afirmada para iniciar una operación de multiplexación de potencia, si un cambio detectado en un diferencial entre niveles de voltaje de suministro es corroborado por una indicación de que el diferencial de voltaje de suministro cambiado está siendo intencionalmente provocado.
En el bloque 1212, una operación de multiplexación de potencia para desconectarse del primer carril de potencia y conectarse al segundo carril de potencia es realizada basándose en la señal de conmutación de carril de potencia. Por ejemplo, el circuito integrado puede realizar una operación de multiplexación de potencia para desconectarse del primer carril de potencia 102 y para conectarse al segundo carril de potencia 104 basándose en la señal de conmutación de carril de potencia 210. Por ejemplo, la circuitería de control de multiplexor de potencia 206 puede provocar que los primeros circuitos de conmutación 202 sean abiertos y los segundos circuitos de conmutación 204 sean cerrados en cada mosaico de multiplexor de potencia 110 a lo largo de una disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3.
En el bloque 1214, potencia es suministrada al carril de potencia de carga usando el segundo carril de potencia. Por ejemplo, el circuito integrado puede suministrar potencia al carril de potencia de carga 106 usando el segundo carril de potencia 104. Por lo tanto, un segundo circuito de conmutación 204 que está acoplado entre el segundo carril de potencia 104 y el carril de potencia de carga 106 en cada mosaico de multiplexor de potencia 110 puede continuar estando en un estado cerrado para permitir que la corriente fluya.
Una implementación de ejemplo de la generación de señal de voltaje relativa en el bloque 1206 incluye determinar que la señal de voltaje relativa 410 es indicativa de que el segundo voltaje 114 es mayor que el primer voltaje 112 y determinar que la señal de indicación de nivel de voltaje 506 es indicativa de la emisión de una orden 130 para aumentar el segundo voltaje 114 por encima del primer voltaje 112.
Implementaciones de ejemplo del proceso 1200 pueden además incluir una operación de filtrar ruido que afecta al primer voltaje 112 o al segundo voltaje 114. El filtrado puede ser realizado usando, por ejemplo, un filtro de histéresis 504 o circuitería de histéresis digital 702. Otras implementaciones de ejemplo del proceso 1200 pueden además incluir una operación de, durante la realización de la operación de multiplexación de potencia, proporcionar una señal de reloj 412 oscilante a una carga de circuito 108 acoplada al carril de potencia de carga 106 y continuar la operación activa de la carga de circuito 108 en respuesta a la señal de reloj 412 oscilante.
Una implementación de ejemplo de la realización de operación de multiplexación de potencia en el bloque 1212 incluye propagar la señal de conmutación de carril de potencia 210 a lo largo de una disposición encadenada 200 de múltiples mosaicos de multiplexor de potencia 110-1 a 110-3. La realización incluye además, en cada mosaico de multiplexor de potencia 110, desconectar el carril de potencia de carga 106 del primer carril de potencia 102 en respuesta a la recepción de la señal de conmutación de carril de potencia 210 y conectar el carril de potencia de carga 106 al segundo carril de potencia 104 en respuesta a la recepción de la señal de conmutación de carril de potencia 210. En otras implementaciones de ejemplo, la desconexión y la conexión son realizadas en una única pasada secuencial a lo largo de la disposición encadenada 200 de los múltiples mosaicos de multiplexor de potencia 110-1 a 110-3.
La FIG. 13 representa un dispositivo electrónico 1302 de ejemplo que incluye un circuito integrado (IC) 1310 que tiene múltiples núcleos. Como está mostrado, el dispositivo electrónico 1302 incluye una antena 1304, un transceptor 1306, y una interfaz de entrada/salida (I/O) de usuario 1308 además del circuito integrado 1310. Ejemplos ilustrados del circuito integrado 1310, o núcleos de este, incluyen un microprocesador 1312, una unidad de procesamiento de gráficos (GPU) 1314, una matriz de memoria 1316, y un módem 1318. En una o más implementaciones, técnicas de gestión de potencia como están descritas en el presente documento pueden ser implementadas mediante el circuito integrado 1310.
El dispositivo electrónico 1302 puede ser un dispositivo móvil o alimentado por batería o un dispositivo fijo que está diseñado para ser alimentado por una rejilla eléctrica. Ejemplos del dispositivo electrónico 1302 incluyen un ordenador servidor, un conmutador de red o rúter, una cuchilla de un centro de datos, un ordenador personal, un ordenador de sobremesa, un ordenador notebook o portátil, una tableta, un teléfono inteligente, un dispositivo de entretenimiento, o un dispositivo de computación transportable tal como un reloj inteligente, gafas inteligentes, o una prenda de vestir. Un dispositivo electrónico 1302 también puede ser un dispositivo, o una porción de este, que tiene electrónica integrada. Ejemplos del dispositivo electrónico 1302 con electrónica integrada incluyen un vehículo de pasajeros, equipo industrial, un frigorífico u otro aparato electrodoméstico, un drone u otro vehículo aéreo no tripulado (UAV), o una herramienta eléctrica.
Para un dispositivo electrónico con una capacidad inalámbrica, el dispositivo electrónico 1302 incluye una antena 1304 que está acoplada a un transceptor 1306 para posibilitar la recepción o transmisión de una o más señales inalámbricas. El circuito integrado 1310 puede ser acoplado al transceptor 1306 para posibilitar el circuito integrado 1310 para tener acceso a señales inalámbricas recibidas o para proporcionar señales inalámbricas para la transmisión a través de la antena 1304. El dispositivo electrónico 1302 como está mostrado también incluye al menos una interfaz I/O de usuario 1308. Ejemplos de la interfaz I/O de usuario 1308 incluyen un teclado, un ratón, un micrófono, una pantalla sensible al tacto, una cámara, un acelerómetro, una mecanismo háptico, un altavoz, una pantalla de visualización, o un proyector.
El circuito integrado 1310 puede comprender, por ejemplo, uno o más ejemplos de un microprocesador 1312, una GPU 1314, una matriz de memoria 1316, un módem 1318, y así sucesivamente. El microprocesador 1312 puede funcionar como una unidad de procesamiento central (CPU) u otro procesador de uso general. Algunos microprocesadores incluyen diferentes piezas, tal como múltiples núcleos de procesamiento, que pueden ser individualmente encendidas o apagadas. La GPU 1314 puede estar especialmente adaptada para procesar datos relativos a visuales para la visualización. Si datos relativos a visuales no están siendo reproducidos o de lo contrario procesados, la GPU 1314 puede ser completamente o parcialmente apagada. La matriz de memoria 1316 almacena datos para el microprocesador 1312 o la GPU 1314. Tipos de ejemplo de memoria para la matriz de memoria 1316 incluyen memoria de acceso aleatorio (RAM), tal como RAM dinámica (DRAM) o RAM estática (SRAM); memoria flash; y así sucesivamente. Si programas no están accediendo a datos almacenados en memoria, la matriz de memoria 1316 puede ser apagada en general o bloque por bloque. El módem 1318 demodula una señal para extraer información codificada o modula una señal para codificar información dentro de la señal. Si no hay ninguna información que descodificar de una comunicación entrante o que codificar para una comunicación saliente, el módem 1318 puede estar inactivo para reducir el consumo de potencia. El circuito integrado 1310 puede incluir piezas adicionales o alternativas a aquellas que están mostradas, tales como una interfaz I/O, un sensor tal como un acelerómetro, un transceptor u otra pieza de una cadena de receptor, un procesador incrustado en el código o personalizado tal como un circuito integrado para aplicaciones específicas (ASIC), y así sucesivamente.
El circuito integrado 1310 también puede comprender un sistema en un chip (SOC). Un SOC puede integrar un número suficiente de diferentes tipos de componentes para posibilitar el SOC para proporcionar funcionalidad computacional como un ordenador notebook, un teléfono móvil, u otro aparato electrónico que usa un chip, al menos principalmente. Los componentes de un SOC, o un circuito integrado 1310 generalmente, pueden ser llamados núcleos o bloques de circuito. Un núcleo o bloque de circuito de un SOC puede ser apagado si no está en uso, tal como al experimentarse un colapso de potencia o ser multiplexado a un carril de potencia que tiene un nivel de voltaje menor, de acuerdo con las técnicas descritas en este documento. Ejemplos de núcleos o bloques de circuito incluyen, además de aquellos que están ilustrados en la FIG. 13, un regulador de voltaje, una memoria principal o bloque de memoria caché, un controlador de memoria, un procesador de uso general, un procesador criptográfico, un procesador de imagen o vídeo, un procesador vectorial, una radio, una interfaz o subsistema de comunicaciones, un controlador inalámbrico, o un controlador de visualización. Cualquiera de estos núcleos o bloques de circuito, tal como un núcleo de procesamiento o GPU, puede incluir además múltiples núcleos internos o bloques de circuito.
A menos que el contexto dicte lo contrario, el uso en el presente documento de la palabra “o” puede ser considerado uso de un “o inclusivo”, o un término que permite la inclusión o aplicación de uno o más elementos que están vinculados por la palabra “o” (p. ej., una expresión “A o B” puede ser interpretada como que permite solo “A”, como que permite solo “B”, o como que permite tanto “A” y “B”). Además, los elementos representados en las figuras adjuntas y los términos discutidos en el presente documento pueden ser indicativos de uno o más elementos o términos, y por lo tanto la referencia se puede hacer intercambiablemente a formas individuales o plurales de los elementos y términos en esta descripción escrita.

Claims (15)

REIVINDICACIONES
1. Un dispositivo electrónico (100) que comprende:
un primer carril de potencia (102) configurado para ser mantenido a un primer voltaje (112);
un segundo carril de potencia (104) configurado para ser mantenido a un segundo voltaje (114);
un carril de potencia de carga (106);
múltiples mosaicos de multiplexor de potencia (110) acoplados en serie en una disposición encadenada y configurados para realizar conjuntamente una operación de multiplexación de potencia en respuesta a una señal de conmutación de carril de potencia, cada mosaico de multiplexor de potencia configurado para conmutarse entre acoplar el carril de potencia de carga (106) al primer carril de potencia (102) y acoplar el carril de potencia de carga (106) al segundo carril de potencia (104); y
una circuitería de control de multiplexor de potencia (206) acoplada al primer carril de potencia y el segundo carril de potencia, incluyendo la circuitería de control de multiplexor de potencia un comparador (404) configurado para producir una señal de voltaje relativa (410) basándose en el primer voltaje y el segundo voltaje, estando el dispositivo electrónico caracterizado por que la circuitería de control de multiplexor de potencia (206) está incluyendo:
una circuitería de iniciación de multiplexor de potencia (402) configurada para recibir una señal de indicación de nivel de voltaje (506) de un controlador de voltaje (122) y
para generar la señal de conmutación de carril de potencia (210) basándose en la señal de voltaje relativa y la señal de indicación de nivel de voltaje (506), emitiendo la señal de indicación de nivel de voltaje indicativa del controlador de voltaje (122) una orden para cambiar un segundo nivel de voltaje del segundo voltaje en el segundo carril de potencia.
2. El dispositivo electrónico (100) de la reivindicación 1, que comprende, además:
una carga de circuito (108) acoplada al carril de potencia de carga (106),
en donde la circuitería de control de multiplexor de potencia (206) está configurada para superponer el acoplamiento del carril de potencia de carga al primer carril de potencia y el acoplamiento del carril de potencia de carga al segundo carril de potencia para proporcionar continuamente potencia a la carga de circuito (108) a través de al menos uno del primer carril de potencia o el segundo carril de potencia durante la operación de multiplexación de potencia.
3. El dispositivo electrónico (100) de la reivindicación 2, en donde la carga de circuito (108) está configurada para recibir una señal de reloj (412) periódica y para continuar la operación activa basándose en la señal de reloj periódica durante la operación de multiplexación de potencia.
4. El dispositivo electrónico (100) de la reivindicación 1, en donde la circuitería de control de multiplexor de potencia (206) incluye circuitería de propagación de señal entre mosaicos (212) que acopla los múltiples mosaicos de multiplexor de potencia (110) en serie y está configurada para propagar la señal de conmutación de carril de potencia (210) entre mosaicos de multiplexor de potencia consecutivos a lo largo de la disposición encadenada.
5. El dispositivo electrónico (100) de la reivindicación 1, en donde:
el comparador (404) está configurado para comparar el primer voltaje con el segundo voltaje; y
la señal de voltaje relativa es indicativa de si el primer carril de potencia (102) o el segundo carril de potencia (104) tiene un nivel de voltaje mayor.
6. El dispositivo electrónico (100) de la reivindicación 1, en donde el comparador (404) comprende un comparador analógico que incluye un filtro de histéresis (504) configurado para filtrar ruido de voltaje de alta frecuencia en al menos uno del primer carril de potencia o el segundo carril de potencia.
7. El dispositivo electrónico (100) de la reivindicación 1, en donde la señal de indicación de nivel de voltaje (506) es indicativa de que el controlador de voltaje (122) está emitiendo la orden para aumentar el segundo nivel de voltaje del segundo voltaje en el segundo carril de potencia para ser mayor que el primer nivel de voltaje del primer voltaje en el primer carril de potencia.
8. El dispositivo electrónico (100) de la reivindicación 1, en donde:
la circuitería de iniciación de multiplexor de potencia (402) incluye circuitería de disparo de multiplexor de potencia (502) configurada para generar al menos una señal de disparo basándose en la señal de voltaje relativa del comparador y la señal de indicación de nivel de voltaje del controlador de voltaje; y
la circuitería de iniciación de multiplexor de potencia está configurada para generar la señal de conmutación de carril de potencia (210) basándose en la al menos una señal de disparo.
9. El dispositivo electrónico (100) de la reivindicación 8, en donde la circuitería de disparo de multiplexor de potencia (502) está configurada para generar la al menos una señal de disparo (508) en respuesta al segundo nivel de voltaje del segundo voltaje que cruza un primer nivel de voltaje del primer voltaje.
10. El dispositivo electrónico (100) de la reivindicación 8, en donde la al menos una señal de disparo (508) es indicativa de que el segundo voltaje es mayor que el primer voltaje basándose en una medición de voltaje hecha por el comparador y una orden emitida por el controlador de voltaje.
11. El dispositivo electrónico (100) de la reivindicación 8, en donde la circuitería de iniciación de multiplexor de potencia (402) incluye circuitería de histéresis digital (702) configurada para recibir la al menos una señal de disparo (602, 604) y para demorar la transmisión de la al menos una señal de disparo hasta que la al menos una señal de disparo tiene un valor lógico constante durante un período de demora.
12. El dispositivo electrónico (100) de la reivindicación 1, en donde un mosaico de multiplexor de potencia de los múltiples mosaicos de multiplexor de potencia (110) incluye:
un primer circuito de conmutación (202) acoplado entre el primer carril de potencia y el carril de potencia de carga, el primer circuito de conmutación configurado para desconectar el carril de potencia de carga del primer carril de potencia o para conectar el carril de potencia de carga al primer carril de potencia en respuesta a la señal de conmutación de carril de potencia (210); y
un segundo circuito de conmutación (204) acoplado entre el segundo carril de potencia y el carril de potencia de carga, el segundo carril de potencia configurado para desconectar el carril de potencia de carga del segundo carril de potencia o para conectar el carril de potencia de carga al segundo carril de potencia en respuesta a la señal de conmutación de carril de potencia.
13. El dispositivo electrónico (100) de la reivindicación 12, en donde:
el primer circuito de conmutación (202) incluye un primer transistor acoplado entre el primer carril de potencia y el carril de potencia de carga, el primer transistor configurado para ser encendido o apagado en respuesta a la señal de conmutación de carril de potencia; y
el segundo circuito de conmutación (204) incluye un segundo transistor acoplado entre el segundo carril de potencia y el carril de potencia de carga, el segundo transistor configurado para ser encendido o apagado en respuesta a la señal de conmutación de carril de potencia.
14. Un método (1200) para la multiplexación de potencia con una carga activa, comprendiendo el método:
suministrar (1202) potencia a un carril de potencia de carga usando un primer carril de potencia;
comparar (1204) un primer voltaje del primer carril de potencia con un segundo voltaje de un segundo carril de potencia;
generar (1206) una señal de voltaje relativa basándose en la comparación;
obtener (1208) una señal de indicación de nivel de voltaje indicativa de una emisión de una orden para cambiar el segundo voltaje del segundo carril de potencia;
generar (1210) una señal de conmutación de carril de potencia basándose en la señal de voltaje relativa y la señal de indicación de nivel de voltaje;
realizar (1212) una operación de multiplexación de potencia para desconectarse del primer carril de potencia y para conectarse al segundo carril de potencia basándose en la señal de conmutación de carril de potencia; y
suministrar (1214) potencia al carril de potencia de carga usando el segundo carril de potencia.
15. Un circuito integrado (100) que comprende:
un primer carril de potencia (102) configurado para ser mantenido a un primer voltaje (112);
un segundo carril de potencia (104) configurado para ser mantenido a un segundo voltaje (114);
un carril de potencia de carga (106);
múltiples mosaicos de multiplexor de potencia (110) acoplados entre el primer carril de potencia y el carril de potencia de carga y entre el segundo carril de potencia y el carril de potencia de carga, los múltiples mosaicos de multiplexor de potencia configurados para conmutarse entre acoplar el carril de potencia de carga al primer carril de potencia y acoplar el carril de potencia de carga al segundo carril de potencia basándose en una señal de conmutación de carril de potencia; y está
caracterizado por que el circuito integrado comprende
una circuitería de control de multiplexor de potencia (206) acoplada al primer carril de potencia y el segundo carril de potencia y configurada para generar la señal de conmutación de carril de potencia (210) basándose en al menos una señal de disparo, incluyendo la circuitería de control de multiplexor de potencia:
una circuitería de disparo de multiplexor de potencia configurada para generar la al menos una señal de disparo en respuesta a un segundo nivel de voltaje del segundo voltaje que cruza un primer nivel de voltaje del primer voltaje.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200019229A1 (en) * 2018-07-11 2020-01-16 Qualcomm Incorporated Power sequencing based on active rail
KR102627594B1 (ko) * 2018-09-18 2024-01-22 삼성전자주식회사 복수의 입력 전압에 기초하여 전압을 출력하는 전자 회로
WO2020163360A1 (en) * 2019-02-04 2020-08-13 Nigam Vivek P Intelligent current limiter for a computing device
US10908663B2 (en) * 2019-06-06 2021-02-02 Apple Inc. Power switch multiplexer with configurable overlap
TWI744058B (zh) * 2020-10-28 2021-10-21 啓碁科技股份有限公司 乙太網路供電裝置
US20230066436A1 (en) * 2021-08-31 2023-03-02 Qualcomm Incorporated Multi-Input Voltage Regulation
US11687106B1 (en) * 2022-05-09 2023-06-27 Qualcomm Incorporated Systems and methods for adaptive power multiplexing with a first type of power multiplexer and a second type of power multiplexer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125501B2 (en) 2001-11-20 2012-02-28 E Ink Corporation Voltage modulated driver circuits for electro-optic displays
US8015419B2 (en) 2006-08-31 2011-09-06 Ati Technologies Ulc Method and apparatus for soft start power gating with automatic voltage level detection
JP5169415B2 (ja) * 2008-04-11 2013-03-27 株式会社リコー 電源装置および電源装置の出力電圧変更方法
US7906871B2 (en) * 2008-12-30 2011-03-15 International Business Machines Corporation Apparatus, system, and method for reducing power consumption on devices with multiple power supplies
US20120320632A1 (en) * 2011-06-20 2012-12-20 Shamrock Micro Devices Corp. Power switch controllers and methods used therein for improving conversion effeciency of power converters
US8896147B2 (en) 2011-12-23 2014-11-25 Ati Technologies Ulc Low power implementation to allow for high potential rails to come up in any order
US9164560B2 (en) * 2012-05-01 2015-10-20 Maxim Integrated Products, Inc. Daisy chain configuration for power converters
JP5902998B2 (ja) * 2012-05-28 2016-04-13 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
US9134777B2 (en) * 2012-06-06 2015-09-15 Qualcomm Incorporated Bi-modal power delivery scheme for an integrated circuit comprising multiple functional blocks on a single die to achieve desired average throughput for the integrated circuit
US9401657B2 (en) * 2013-03-13 2016-07-26 Power Integrations, Inc. Input voltage sensor responsive to load conditions
CN105453398A (zh) 2013-03-14 2016-03-30 弗吉尼亚大学专利基金会以弗吉尼亚大学许可＆合资集团名义经营 用于simo dc-dc转换器的方法及装置
JP6169892B2 (ja) * 2013-05-21 2017-07-26 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
US9570907B2 (en) 2014-01-16 2017-02-14 Nvidia Corporation Input rail dynamic power balancing and merging
KR102275497B1 (ko) * 2014-10-20 2021-07-09 삼성전자주식회사 전원 경로 제어기를 포함하는 시스템 온 칩 및 전자 기기
US10050448B2 (en) 2015-04-15 2018-08-14 Qualcomm Incorporated Providing current cross-conduction protection in a power rail control system
US9977480B2 (en) 2015-04-15 2018-05-22 Qualcomm Incorporated Selective coupling of power rails to a memory domain(s) in a processor-based system
US9654101B2 (en) 2015-07-30 2017-05-16 Qualcomm Incorporated Integrated circuit power rail multiplexing

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