ES2865114T3

ES2865114T3 - Cámara sincrónica

Info

Publication number: ES2865114T3
Application number: ES13897245T
Authority: ES
Inventors: Junji Kishi
Original assignee: Toshiba Teli Corp
Current assignee: Toshiba Teli Corp
Priority date: 2013-11-11
Filing date: 2013-11-25
Publication date: 2021-10-15
Anticipated expiration: 2033-11-25
Also published as: JP5802727B2; JP2015095720A; EP3070926B1; US20160234404A1; US9807282B2; WO2015068313A1; EP3070926A1; EP3070926A4

Abstract

Un sistema de cámara sincrónica, que comprende una cámara sincrónica (1), que es una de una pluralidad de cámaras sincrónicas, conectada a un controlador externo (2) a través de un bus de interfaz en serie (3), en el que las cámaras sincrónicas se controlan sincrónicamente de acuerdo con una velocidad de fotograma (FR) establecida por el controlador externo (2), en el que el controlador externo (2) establece la velocidad de fotograma (FR) como una velocidad de fotograma común a la pluralidad de cámaras sincrónicas, en función de una condición operativa de la cámara, como la velocidad de obturación y/o el tamaño de imagen, que se establece de antemano a un módulo de mantenimiento de condiciones de ajuste de la pluralidad de cámaras, en el que el controlador externo (2) además transfiere la velocidad de fotograma (FR) establecida a la pluralidad de cámaras a través del bus de interfaz en serie (3) de acuerdo con un inicio de una operación del sistema, en el que el controlador externo (2), cuando se inicia la operación del sistema, además transmite, a través del bus de interfaz en serie (3) en un ciclo de bus de intervalos predeterminados, un paquete (TMP) que incluye un valor de temporizador a la pluralidad de cámaras, en el que cada cámara sincrónica comprende: un medio de recepción (111) para recibir el paquete (TMP) en el que está incluido el valor de temporizador, siendo emitido el paquete (TMP) desde el controlador externo a intervalos regulares; un registro de temporizador (114) configurado para realizar una operación de recuento de un valor de temporizador interno (TMI) correspondiente al valor de temporizador transportado por el paquete; un medio de operación (15) para calcular un valor de referencia de temporizador (TMR) común a la pluralidad de cámaras sincrónicas conectadas al bus de interfaz en serie (3), basado en un valor de temporizador (TM) emitido desde el registro de temporizador (114) y la velocidad de fotograma (FR) común a la pluralidad de cámaras sincrónicas conectadas al bus de interfaz en serie (3); un circuito de generación de señales de sincronización (16) para generar una señal de sincronización basada en la salida del valor de referencia de temporizador (TMR) y la salida del valor de temporizador (TM) del registro de temporizador (114), un medio de transmisión (112) para transmitir un fotograma de imagen capturado desde un sensor de imagen (13) al controlador externo a través del bus de interfaz en serie (3), basado en el valor de referencia de temporizador (TMR) calculado por el medio de operación (15), caracterizado porque cada cámara sincrónica comprende además: un medio de procesamiento de operación de filtro de paso bajo (113) para comparar un valor de temporizador (TMS) transportado por el paquete (TMP) con el valor de temporizador interno (TMI) contado por el registro de temporizador (114), y corregir el valor de temporizador interno para que se acerque al valor de temporizador transportado por el paquete, y operar de acuerdo con las siguientes condiciones: (i) si una desviación del valor de temporizador interno (TMI) es mayor o igual que un valor especificado predeterminado, el valor de temporizador interno (TMI) se reemplaza por el valor de temporizador (TMS) transportado por el paquete (TMP) y la operación de recuento de temporizador del registro de temporizador (114) se inicia a partir de este valor de temporizador (S15), (ii) si la desviación del valor de temporizador interno (TMI) del registro de temporizador (114) es menor que el valor especificado, y el valor de temporizador interno (TMI) del registro de temporizador (114) es mayor que el valor de temporizador (TMS) transportado por el paquete (TMP), entonces el valor de temporizador interno (TMI) del registro de temporizador (114) se reduce en un recuento de unidad (S17), (iii) si la desviación del valor de temporizador interno (TMI) del registro de temporizador (114) es menor que el valor especificado, el valor de temporizador interno (TMI) del registro de temporizador (114) es menor o igual que el valor de temporizador (TMS) transportado por el paquete (TMP), y el valor de temporizador (TMS) transportado por el paquete (TMP) es mayor que el valor de temporizador interno (TMI) del registro de temporizador (114), entonces el valor de temporizador interno (TMI) del registro de temporizador (114) se incrementa en un recuento de unidad (S19), (iv) si la desviación del valor de temporizador interno (TMI) del registro de temporizador (114) es menor que el valor especificado, y el valor de temporizador interno (TMI) del registro de temporizador (114) es igual que el valor de temporizador (TMS) transportado por el paquete (TMP), entonces se hace que el registro de temporizador (114) realice una operación de recuento de temporizador subsiguiente tal como está.

Description

DESCRIPCIÓN

Cámara sincrónica

Campo

Las realizaciones descritas en la presente memoria se refieren en general a una cámara sincrónica conectada a un bus en serie, tal como IEEE 1394 o USB 3.0.

Antecedentes

Como medio para operar sincrónicamente una pluralidad de cámaras conectadas a un bus en serie, tal como IEEE 1394 o USB 3.0, convencionalmente, existe una estructura en la que se proporciona un medio de generación de señales de sincronización fuera de las cámaras, y una estructura en la que un medio de generación de señales de sincronización está integrado dentro de las cámaras.

En una estructura en la que el medio de generación de señales de sincronización se proporciona fuera de las cámaras, separado de la conexión del bus mediante un bus en serie, se proporciona externamente un generador de señales de sincronización y una línea de señal dedicada para la sincronización que suministra una salida de señales de sincronización desde el generador de señales de sincronización para cada una de las cámaras. Al suministrar una salida de señales de sincronización desde el generador de señales de sincronización a cada una de las cámaras a través de la línea de señal dedicada para la sincronización, se realiza un control sincrónico para cada una de las cámaras conectadas al bus en serie.

Además, en una estructura en la que el medio de generación de señales de sincronización está integrado en cada una de las cámaras, se proporciona un circuito de generación de señales de sincronización para realizar la sincronización entre las cámaras en cada cámara conectada al bus en serie. El circuito de generación de señales de sincronización integrado en cada cámara genera una señal de sincronización mediante el uso de un paquete específico a través del bus en serie.

El documento de patente JP 2009017413 A (JP 4445984 B) se refiere a una cámara sincrónica que simplifica una configuración de sistema y una configuración de una cámara en el interior para su sincronización, y crea un sistema de imágenes para sincronizar y controlar una pluralidad de cámaras en un bus IEEE1394 mediante el uso de una configuración económicamente ventajosa.

El documento de patente US 2011/249132 A1 se refiere a un sistema de cámara, un dispositivo de cámara, un controlador de cámara y un dispositivo de transmisión.

Sumario de la invención

De las estructuras descritas anteriormente, una estructura de sistema en la que se proporciona un medio de generación de señales de sincronización fuera de las cámaras tiene el problema de que la estructura de todo el sistema se vuelve complicada ya que esta estructura requiere que se proporcione externamente un generador de señales de sincronización, por separado de la estructura de conexión de la cámara a través del bus en serie, y se suministra una salida de señales de sincronización de dicho generador de señales de sincronización a cada cámara a través de una línea de señal dedicada para la sincronización. Además, en la estructura en la que el medio de generación de señales de sincronización está integrado en cada cámara, un generador de señales de sincronización integrado en cada cámara genera una señal de sincronización usando un valor de un paquete específico emitido desde otro aparato en el lado de control y una señal de intervalos predeterminados generados dentro de la cámara. Por esta razón, esta estructura tiene el problema de que la estructura de un circuito de control de sincronización dentro de la cámara se vuelve complicada.

Por consiguiente, el Solicitante de la presente solicitud ha realizado una cámara sincrónica de acuerdo con las reivindicaciones adjuntas capaz de construir fácilmente un sistema de cámara que controla sincrónicamente una pluralidad de cámaras a través del bus IEEE 1394 con una estructura económicamente ventajosa (JP 4445984 B).

La cámara sincrónica descrita anteriormente tiene la característica de que se puede simplificar una estructura de sistema para la sincronización y la estructura dentro de la cámara, y que el sistema de cámara que controla sincrónicamente una pluralidad de cámaras a través del bus IEEE 1394 se construye fácilmente de este modo con una estructura económicamente ventajosa. Sin embargo, la estructura antes mencionada ocasiona el problema de que no se puede garantizar un cierto nivel de confiabilidad para otras interfaces de bus en serie de alta velocidad (por ejemplo, una interfaz de bus en serie USB 3.0) que permiten una mayor fluctuación en el tiempo de llegada de paquetes en comparación con el control sincrónico sobre el bus IEEE 1394.

La presente realización se ha logrado a la luz de los puntos anteriores, y está destinada a proporcionar una cámara sincrónica que pueda construir fácilmente un sistema de cámara capaz de realizar un control sincrónico altamente confiable entre cámaras, que está dirigido a varios tipos de bus en serie de alta velocidad que incluye USB 3.0, con una estructura económicamente ventajosa.

Una cámara sincrónica de acuerdo con la presente realización es del tipo en el que una pluralidad de cámaras sincrónicas están conectadas a un controlador externo a través de un bus en serie, y son controladas de forma sincrónica de acuerdo con una velocidad de fotograma establecida por el controlador. La cámara sincrónica está caracterizada porque comprende: un medio de recepción para recibir un paquete al que se suma un valor de temporizador (un paquete que transporta un valor de temporizador), que se emite desde el controlador a intervalos regulares; un registro de temporizador que realiza una operación de recuento de un valor de temporizador interno correspondiente al valor de temporizador transportado por el paquete; un medio de procesamiento de operación de filtro de paso bajo para comparar el valor de temporizador transportado por el paquete con el valor de temporizador interno contado por el registro de temporizador, y corregir el valor de temporizador interno de modo que se acerque al valor de temporizador transportado por el paquete; un medio de operación para calcular un valor de referencia de temporizador común a la pluralidad de cámaras conectadas al bus en serie, basado en el valor de temporizador interno emitido desde el registro de temporizador y la velocidad de fotograma; y un medio de transmisión para transmitir un fotograma de imagen capturado al controlador a través del bus en serie, basado en el valor de referencia de temporizador calculado por el medio de operación. Además, en la cámara sincrónica, el medio de procesamiento de operación de filtro de paso bajo está caracterizado porque comprende lógica de hardware. Más específicamente, el medio de procesamiento de operación de filtro de paso bajo está configurado para: formar un bucle de retroalimentación negativa entre el medio de procesamiento de operación de filtro de paso bajo y el registro de temporizador; comparar el valor de temporizador transportado por el paquete con el valor de temporizador interno contado por el registro de temporizador; y en esta comparación, si se produce una desviación que es múltiplo de un valor de recuento de unidad (una desviación de múltiples recuentos) en el valor de recuento del registro de temporizador, cada vez que se reciba un paquete al que se suma el valor de temporizador, aumentar o disminuir gradualmente el valor de temporizador interno contado por el registro de temporizador por el valor de recuento de unidad del registro de temporizador, convergiendo así la desviación.

Con la cámara sincrónica de acuerdo con la presente realización, es posible construir fácilmente un sistema de cámara capaz de realizar un control sincrónico altamente confiable entre cámaras, que está dirigido a varios tipos de bus en serie de alta velocidad, incluido USB 3.0, con una estructura económicamente ventajosa.

Breve descripción de los dibujos

La Figura 1 es un ejemplo de configuración de un sistema de cámara que emplea una conexión de bus de interfaz en serie, que se construye usando una pluralidad de cámaras sincrónicas de acuerdo con la presente realización.

La Figura 2 es un diagrama de bloques que muestra la estructura de la cámara sincrónica de acuerdo con la realización.

La Figura 3 es un diagrama de flujo que muestra las etapas del proceso de un circuito de operación de filtro de paso bajo usado para la cámara sincrónica de la realización.

La Figura 4 es un diagrama de bloques que muestra la estructura de un circuito de operación de temporizador usado para la cámara sincrónica de la realización.

Descripción detallada

Las realizaciones serán descritas con referencia a los dibujos.

Una cámara sincrónica de acuerdo con la realización converge una desviación de un valor de temporizador interno por un circuito de operación de filtro de paso bajo, basado en información del temporizador (es decir, un temporizador de ciclo en IEEE 1394, y una marca de tiempo isócrona en USB 3.0) exhibida, por ejemplo, por IEEE 1394 y USB 3.0 conforme a un estándar del bus en serie de alta velocidad. Además, al calcular un valor de referencia de temporizador común a las cámaras para operar de forma sincrónica las cámaras mediante un circuito de operación de temporizador, los fotogramas de imagen capturados por las respectivas cámaras se transmiten a un controlador externo a través del bus en serie, basado en el valor de referencia de temporizador calculado por el circuito de operación de temporizador. Más adelante se describirá una estructura específica de la cámara sincrónica con referencia a las Figuras 2 a 4.

La Figura 1 muestra un ejemplo de configuración de un sistema de cámara que emplea una conexión de bus de interfaz en serie, que se construye usando una pluralidad de cámaras sincrónicas de acuerdo con la realización. Como se muestra en la Figura 1, el sistema de cámara comprende una pluralidad de cámaras sincrónicas (en lo sucesivo simplemente denominadas cámaras) 1, ... 1, un controlador externo 2 y un bus en serie de alta velocidad (en lo sucesivo, simplemente denominado bus de interfaz en serie) 3, tal como IEEE 1394 o USB 3.0 que exhibe información del temporizador en el estándar del bus, lo que permite una transmisión de imágenes en tiempo real por la pluralidad de cámaras. En este caso, aunque se muestra un ejemplo en el que tres cámaras (cámara A, cámara B y cámara C) están conectadas al bus de interfaz en serie 3, se pueden conectar más cámaras siempre que el estándar del bus permita dicha conexión.

De los elementos constituyentes anteriores, cada una de las cámaras 1, ..., 1 comprende un circuito de interfaz en serie (número de referencia 11 mostrado en la Figura 2) que se describirá más adelante, establece una conexión de interfaz con el controlador externo 2 a través del bus de interfaz en serie 3, y transmite fotogramas de imagen capturados en un tiempo común a las cámaras 1, ..., 1 al controlador externo 2.

Cada una de las cámaras 1, ..., 1 recibe una velocidad de fotograma común a estas cámaras 1, ..., 1 del controlador externo 2, y también recibe un paquete (TMP) al que se le suma un valor de temporizador. que se emite a intervalos regulares. Cada una de las cámaras 1, ..., 1 comprende un primer medio de procesamiento, un segundo medio de procesamiento y un tercer medio de procesamiento. El primer medio de procesamiento compara, cada vez que se recibe el paquete, un valor de temporizador transportado por el paquete con un valor de temporizador interno contado por un registro de temporizador que realiza una operación de recuento del valor de temporizador interno correspondiente al valor de temporizador. El primer medio de procesamiento corrige el valor de temporizador interno mediante un proceso de operación del filtro de paso bajo de modo que se acerque al valor de temporizador transportado por el paquete, y converge una desviación del recuento de temporizador interno. El segundo medio de procesamiento calcula un valor de referencia de temporizador común a las cámaras 1, ..., 1 conectadas al bus de interfaz en serie 3, basado en el valor de temporizador interno emitido desde el registro de temporizador a través del primer medio de procesamiento y la velocidad de fotograma. El tercer medio de procesamiento transmite un fotograma de imagen capturado al controlador externo 2 a través del bus de interfaz en serie 3, basado en el valor de referencia de temporizador calculado por el segundo medio de procesamiento. En lo anterior, el paquete (TMP) al que se suma el valor de temporizador que se emite a intervalos regulares desde el controlador externo 2 se emite para solicitar la sincronización de la temporización del bus a todos los dispositivos conectados al mismo bus. En el caso de IEEE 1394, tal paquete puede ser un "paquete de inicio de ciclo", y en el caso de USB 3.0, tal paquete puede ser un "paquete de marca de tiempo isócrona". En cualquier caso, el paquete se emite en un ciclo de bus de intervalos predeterminados (por ejemplo, cada 125 js).

El controlador externo 2 establece una velocidad de fotograma común a las cámaras 1, ..., 1, en función de una condición operativa de la cámara, como la velocidad de obturación y/o el tamaño de imagen, que se establece de antemano a un módulo de mantenimiento de condiciones de ajuste (consulte el número de referencia 14a que se muestra en la Figura 2) de las cámaras 1, ..., 1. Luego, el controlador externo transfiere esta velocidad de fotograma a cada una de las cámaras 1, ..., 1 a través del bus de interfaz en serie 3 de acuerdo con el inicio de una operación del sistema. Además, cuando se inicia la operación del sistema, el paquete (TMP) al que se suma el valor de temporizador se transmite a través del bus de interfaz en serie 3 en el ciclo del bus de los intervalos predeterminados.

El bus de interfaz en serie 3 es un bus en serie de alta velocidad que se utiliza para la transferencia de paquetes de datos intercambiados entre el controlador externo 2 y las respectivas cámaras 1, ..., 1. En esta realización, el bus de interfaz en serie 3 se realiza mediante un bus en serie de alta velocidad, tal como IEEE 1394 o USB 3.0, y se utiliza para transferir una velocidad de fotograma desde el controlador externo 2 a las respectivas cámaras 1, ..., 1, transferencia del paquete (TMP) al que se suma el valor de temporizador, transferencia de fotogramas de imagen desde las respectivas cámaras 1, ..., 1 al controlador externo 2, y similares. El bus de interfaz en serie 3 no se limita a IEEE 1394 y USB 3.0 descritos anteriormente, y se puede emplear otro bus en serie de alta velocidad que exhiba información de temporizador conforme al estándar del bus.

En el sistema de cámara mostrado en la Figura 1, el controlador externo 2 emite periódicamente un paquete (TMP) al que se suma un valor de temporizador. El paquete (TMP) al que se suma el valor de temporizador se transmite a cada una de las cámaras 1, ..., 1 a través del bus de interfaz en serie 3. Cada una de las cámaras 1, ..., 1 recibe el paquete (TMP) al que se suma el valor de temporizador. Cada una de estas cámaras realiza una operación predeterminada basada en un valor de temporizador transportado por el paquete recibido, y una velocidad de fotograma que se ajusta a una condición operativa de las cámaras 1, ..., 1 (las condiciones de ajuste tales como el tamaño de imagen y/o la velocidad de obturación) que se ha establecido. Luego, cada una de estas cámaras calcula un valor de referencia de temporizador común a las cámaras 1, ..., 1. El control de la temporización de salida de imagen se realiza en función del valor de temporizador calculado común a las cámaras 1, ..., 1 (un valor de temporizador común). De esta manera, todas las cámaras 1, ..., 1 son operadas periódicamente sincronizadas. En este momento, la velocidad de fotograma que se ajusta a las condiciones operativas de las cámaras 1, ..., 1 (las condiciones de ajuste, como el tamaño de imagen y/o la velocidad de obturación) es la misma en estas cámaras y, por lo tanto, las respectivas cámaras 1, ..., 1 son operadas con la misma señal de sincronización.

Más específicamente, un tiempo de captura de imagen, un tiempo de emisión de imagen, etc., se controlan sincrónicamente entre las cámaras. Tomando el tiempo de emisión de imagen como ejemplo, cada una de las cámaras 1, ..., 1 espera hasta que la temporización alcanza el valor de referencia de temporizador común a las cámaras y luego genera un fotograma de imagen. De este modo, la emisión de datos de imagen se normaliza mediante el valor de referencia de temporizador común. Dado que todas las cámaras 1, ..., 1 están normalizadas por el valor de referencia de temporizador común, la operación sincrónica mutua de las cámaras 1, ..., 1 se realiza como consecuencia.

Con referencia a las Figuras 2 a 4, se describirá una estructura de la parte esencial de la cámara sincrónica 1 de acuerdo con la realización a la que se aplica el sistema de cámara mostrado en la Figura 1.

Como se muestra en la Figura 2, la cámara 1 que tiene una función de cálculo del valor de referencia de temporizador de acuerdo con la realización comprende un circuito de interfaz en serie 11, un circuito de control de sensor de imagen 12, un sensor de imagen 13, una CPU 14, un módulo de mantenimiento de condiciones de ajuste 14a, un circuito de operación de temporizador 15, y un circuito de generación de señales de sincronización 16.

El circuito de interfaz en serie 11 comprende un circuito de recepción de paquetes 111, un circuito de transmisión de paquetes 112, un circuito de operación de filtro de paso bajo 113 y un registro de temporizador 114.

El circuito de recepción de paquetes 111 recibe un paquete (TMP) al que se suma el valor de temporizador, que ha sido transmitido desde el controlador externo 2 a través del bus de interfaz en serie 3, y transmite un valor de temporizador (TMS) transportado por este paquete. (TMP) al circuito de operación de filtro de paso bajo 113. Además, al comienzo de la operación del sistema, el circuito de recepción de paquetes 111 recibe un paquete que transporta una velocidad de fotograma común a las cámaras 1, ..., 1 y establecida por el controlador externo 2, y transmite la velocidad de fotograma transportada por el paquete a la CPU 14. Esta velocidad de fotograma se mantiene en la CPU 14.

El circuito de transmisión de paquetes 112 realiza un proceso de transmisión de paquetes que consiste en transmitir una salida de fotograma de imagen desde el circuito de control de sensor de imagen 12 al controlador externo 2 a través del bus de interfaz en serie 3.

El circuito de operación del filtro de paso bajo 113 constituye un circuito de interfaz en serie, que permite la comunicación conforme al estándar del bus en serie, que incluye IEEE 1394 y USB 3.0, junto con el registro de temporizador 114, el circuito de recepción de paquetes 111 y el circuito de transmisión de paquetes 112. El circuito de operación del filtro de paso bajo 113 forma un bucle de retroalimentación negativa 115 entre el registro de temporizador 114 y tiene una función de proceso de operación del filtro de paso bajo. Con esta función, una operación de recuento de un valor de temporizador interno (TMI) realizada por el registro de temporizador 114 se detiene temporalmente cada vez que se recibe un paquete (TMP) al que se suma un valor de temporizador, y el valor de temporizador (TMS) transportado por el paquete (TMP) recibido se compara con el valor de temporizador interno (TMI) contado por el registro de temporizador 114. Si se produce una desviación de múltiples recuentos (es decir, una desviación que es múltiplo de un valor de recuento de unidad) en el valor de recuento del registro de temporizador 114, se realiza un proceso de corrección con la función de proceso de operación del filtro de paso bajo para hacer converger la desviación mencionada anteriormente. En este proceso de corrección, el valor de temporizador interno (TMI) contado por el registro de temporizador 114 aumenta o disminuye gradualmente por un valor de recuento de unidad (por ejemplo, "1") del registro de temporizador 114. Mediante el proceso anterior, incluso si la fluctuación temporal en el tiempo de llegada del paquete (TMP) es causada por la congestión de una banda de bus en el bus de interfaz en serie 3, la fluctuación puede converger y se puede lograr un control sincrónico altamente confiable entre cámaras para un bus en serie de alta velocidad que incluye USB 3.0. La función de proceso de operación del filtro de paso bajo se describirá más adelante con referencia a la Figura 3.

Después de almacenar el valor de temporizador obtenido por el proceso de operación mediante el circuito de operación del filtro de paso bajo 113, el registro de temporizador 114 actualiza el valor de temporizador interno (TMI) en una temporización de recuento correspondiente a un recuento de temporizador del controlador externo 2.

La Figura 3 muestra las etapas del proceso de operación del filtro de paso bajo del circuito de operación de filtro de paso bajo 113 descrito anteriormente.

El proceso de operación del filtro de paso bajo se realiza de acuerdo con un inicio de la operación del sistema. Si un paquete (TMP) al que se suma un valor de temporizador se recibe en el circuito de interfaz en serie 11 (etapa S11), la operación de recuento del registro de temporizador 114 se detiene una vez y el valor de temporizador interno (TMI) se obtiene o se adquiere desde el registro de temporizador 114 (etapa S12). Luego, el valor de temporizador (TMS) transportado por el paquete (TMP) recibido se compara con el valor de temporizador interno (TMI) contado por el registro de temporizador 114 (etapa S13).

En este caso, se determina si el valor de recuento del registro de temporizador 114 es mayor o igual que un valor especificado predefinido (por ejemplo, un valor de recuento de temporizador correspondiente a un periodo de transferencia [125 ps] del paquete [TMP]) (etapa S14). Si se produce una desviación mayor o igual que el valor especificado en el valor de recuento del registro de temporizador 114 (Sí, en la etapa S14), el valor de temporizador interno (TMI) del registro de temporizador 114 se reemplaza de forma única por el valor de temporizador (TMS) transportado por el paquete (TMP) recibido (etapa S15).

Por medio de este proceso, al inicio de la operación del sistema, el valor de temporizador (TMS) transportado por el paquete (TMP) recibido inicialmente se establece de forma única como el valor de temporizador interno (TMI) en el registro de temporizador 114, y una operación de recuento de temporizador del registro de temporizador 114 se inicia a partir de este valor de temporizador.

Mientras tanto, si el valor de recuento del registro de temporizador 114 está dentro del valor especificado (No, en la etapa S14), se determina si el valor de temporizador interno (TMI) es mayor que el valor de temporizador (TMS) transportado por el paquete (TMP) (etapa S16). Si el valor de temporizador interno (TMI) tiene un valor mayor (Sí, en la etapa S16), se hace que el registro de temporizador 114 realice una operación de recuento de temporizador posterior disminuyendo (es decir, realizando una corrección negativa [-]) el valor de temporizador interno (TMI) por un valor de recuento de unidad (un valor de un recuento) (etapa S17).

Además, si el valor de recuento del registro de temporizador 114 está dentro del valor especificado (No, en la etapa S14), y el valor de temporizador interno (TMI) es menor que el valor de temporizador (TMS) transportado por el paquete (TMP) (Sí, en la etapa S18), el registro de temporizador 114 se lleva a cabo para realizar una operación de recuento de temporizador subsiguiente incrementando (es decir, realizando una corrección positiva [+]) el valor de temporizador interno (TMI) por el valor de recuento de unidad (un valor de un recuento) (etapa S19).

Además, si el valor de temporizador interno (TMI) es igual que el valor de temporizador (TMS) transportado por el paquete (TMP) (No, en las etapas S16 y S18), el proceso anterior no se lleva a cabo y el registro de temporizador 114 se lleva a cabo para realizar una operación de recuento de temporizador subsiguiente tal como está.

El valor de temporizador (TM) que ha pasado por el proceso de operación del filtro de paso bajo se emite desde el registro de temporizador 114 de esta manera. Mediante el proceso de operación del filtro de paso bajo, si se produce una desviación de múltiples recuentos (es decir, una desviación que es múltiplo del valor de recuento de unidad) en el valor de recuento del registro de temporizador 114, el valor de temporizador interno (TMI) contado por el registro de temporizador 114 se corrige mediante el valor de recuento de unidad (por ejemplo, 1) del registro de temporizador 114, y se hace converger gradualmente dentro de una pluralidad de ciclos de bus. Mediante este proceso, incluso si se produce una fluctuación temporal en el tiempo de llegada del paquete (TMP), dicha fluctuación temporal puede converger. Además, incluso una desviación de un minuto del valor de temporizador interno por el recuento interno de cada cámara se puede corregir con precisión.

El circuito de interfaz en serie 11 que permite la conexión de bus en serie de la cámara sincrónica está constituido por el circuito de recepción de paquetes 111, el circuito de transmisión de paquetes 112, el circuito de operación del filtro de paso bajo 113 y el registro de temporizador 114.

El circuito de control del sensor de imagen 12 controla el sensor de imagen 13 basándose en una salida de señales de sincronización del circuito de generación de señales de sincronización 16, adquiere datos sobre un fotograma de imagen del sensor de imagen 13 y envía los datos del fotograma de imagen al circuito de transmisión de paquetes 112.

El sensor de imagen 13 captura un sujeto predeterminado de acuerdo con la condición operativa de la cámara, tal como la velocidad de obturación y/o el tamaño de imagen, cuya condición operativa está preestablecida de antemano, y envía los datos en el fotograma de imagen capturada al circuito de control del sensor de imagen 12. La CPU 14 gestiona el control de la cámara 1 en su conjunto, incluido un proceso de comunicación sobre el bus de interfaz en serie 3. En este caso, la CPU 14 mantiene una velocidad de fotograma (FR) común a las cámaras 1, ..., 1 establecida por el controlador externo 2 basándose en las condiciones de ajuste (condiciones operativas de la cámara tales como la velocidad de obturación y/o el tamaño de imagen) mantenidas en el módulo de mantenimiento de condiciones de ajuste 14a. Además, la CPU 14 suministra esta velocidad de fotograma (FR) al circuito de operación de temporizador 15 de modo que se genera una señal de sincronización en una temporización común a las cámaras 1, ..., 1.

El circuito de operación de temporizador 15 realiza una operación mencionada más adelante basándose en el valor de temporizador (TM) emitido a través de la operación del filtro de paso bajo desde el registro de temporizador 114 y sobre la velocidad de fotograma (FR) suministrada desde la CPU 14, y calcula un valor de referencia de temporizador (TMR), correspondiente a la temporización en la que se va a llevar a cabo la sincronización a continuación, común a las cámaras 1, ..., 1.

El circuito de generación de señales de sincronización 16 genera una señal de sincronización basada en la salida del valor de referencia de temporizador (TMR) del circuito de operación de temporizador 15 y la salida del valor de temporizador (TM) del registro de temporizador 114. En función de la señal de sincronización, se lleva a cabo el control de salida de fotograma de imagen del circuito de control de sensor de imagen 12. En este caso, usando el valor de referencia de temporizador (TMR) como una temporización de inicio de salida del fotograma de imagen, el control de salida de fotogramas de imagen consecutivos se realiza de acuerdo con la temporización de actualización del valor de temporizador (TM).

La Figura 4 muestra los elementos constituyentes internos del circuito de operación de temporizador 15 descrito anteriormente.

Como se muestra en la Figura 4, el circuito de operación de temporizador 15 comprende un divisor de números enteros 151, un sumador 152 y un multiplicador de números enteros 153.

El divisor de números enteros 151 divide el valor de temporizador (TM) emitido desde el registro de temporizador 114 por la velocidad de fotograma (FR) suministrada desde la CPU 14, y extrae un valor de la parte entera. El sumador 152 ejecuta un proceso de redondeo que consiste en sumar un valor de actualización (1) a un valor (valor entero) emitido desde el divisor de números enteros 151.

El multiplicador de números enteros 153 multiplica el valor de salida del sumador 152 por la velocidad de fotograma (FR), y calcula el valor de referencia de temporizador (TMR), correspondiente a la temporización en la que se va a llevar a cabo la sincronización a continuación, común a las cámaras 1, ..., 1.

Un procedimiento específico para calcular el valor de referencia de temporizador (TMR) será ejemplificado con referencia a la Figura 4. Como se describió anteriormente, el circuito de operación de temporizador 15 comprende el divisor de números enteros 151, el sumador 152 y el multiplicador de números enteros 153. En este caso, un ejemplo de cálculo de un valor de referencia de temporizador, correspondiente a la temporización en la que se llevará a cabo la sincronización a continuación, común a las cámaras 1, ..., 1 se describe en base a un caso en el que el valor de temporizador del registro de temporizador 114 es "547", y la velocidad de fotograma común a las cámaras 1, ..., 1 es "100".

El divisor de números enteros 151 deriva "5", que es el valor entero, obtenido dividiendo el valor de temporizador "547" por la velocidad de fotograma "100". El sumador 152 suma el valor de actualización "1" a "5" calculado por el divisor de números enteros 151. El multiplicador de números enteros 153 multiplica "6" calculado por el sumador 152 por la velocidad de fotograma "100", y deriva "600" como el valor de referencia de temporizador (TMR), correspondiente a la temporización en la que se va a llevar a cabo la sincronización a continuación, común a las cámaras 1, ..., 1.

Se describirá la operación de la cámara 1 de acuerdo con la estructura anterior. Antes del inicio de la operación del sistema, una velocidad de fotograma común a las cámaras 1, ..., 1 establecida por el controlador externo 2 en función de las condiciones de ajuste (condiciones operativas de la cámara, como la velocidad de obturación de la cámara y/o el tamaño de imagen) mantenidas en el módulo de mantenimiento de condiciones de ajuste 14a de cada una de las cámaras 1, ..., 1 conectadas al bus de interfaz en serie 3 se transfiere en un paquete desde el controlador externo 2 a cada una de las cámaras 1,. .., 1. Además, la velocidad de fotograma transportada por el paquete se mantiene en un área de registro de la CPU 14.

En el bus de interfaz en serie 3, existen paquetes que se emiten principalmente desde un host de manera periódica, tales como paquetes de inicio de ciclo en el caso de IEE^e1394 o paquetes de marca de tiempo isócrona en el caso de USB 3.0. Dichos paquetes se proporcionan para solicitar la sincronización de la temporización del bus a todos los dispositivos conectados al mismo bus, y se transmiten con el valor actual del temporizador escrito adicionalmente.

El circuito de recepción de paquetes 111 recibe el paquete (TMP) al que se suma el valor de temporizador, y envía el valor de temporizador (TMS) al circuito de operación de filtro de paso bajo 113. El circuito de operación de filtro de paso bajo 113 compara el valor de temporizador recibido (TMS) con el valor de temporizador (TMI) mantenido en el registro de temporizador 114, y realiza el proceso de operación del filtro de paso bajo descrito anteriormente. El resultado del proceso de operación se guarda en el registro de temporizador 114. El registro de temporizador 114 continúa realizando la operación de recuento excluyendo el proceso de operación del filtro de paso bajo en el momento de recibir el paquete.

El circuito de operación de temporizador 15 crea el valor de referencia de temporizador (TMR), correspondiente a la temporización en la que se llevará a cabo la sincronización a continuación, basado en la velocidad de fotograma (FR) suministrada desde la CPU 14 y la salida del valor de temporizador (TM) del registro de temporizador 114.

El circuito de generación de señales de sincronización 16 genera una señal de sincronización basada en la salida del valor de temporizador (TM) del registro de temporizador 114 y en la salida del valor de referencia de temporizador (TMR) del circuito de operación de temporizador 15.

El circuito de control del sensor de imagen 12 recibe la salida de la señal de sincronización del circuito de generación de señales de sincronización 16, y controla el sensor de imagen 13 basándose en la señal de sincronización recibida. Además, se lee una imagen de salida del sensor de imagen 13 y el fotograma de imagen se envía al circuito de transmisión de paquetes 112.

El circuito de transmisión de paquetes 112 empaqueta datos en el fotograma de imagen recibido desde el circuito de control de sensor de imagen 12 para su transmisión, y transmite los datos empaquetados al controlador externo 2 a través del bus de interfaz en serie 3.

Mediante tal operación, las respectivas cámaras 1, ..., 1 conectadas al bus de interfaz en serie 3 inician un proceso de transmisión del fotograma de imagen basándose en el valor de referencia de temporizador (TMR) emitido desde el circuito de operación de temporizador 15. Es decir, las respectivas cámaras 1, ..., 1 esperan hasta que el valor de temporizador común llegue hasta un múltiplo integral de un ciclo de sincronización y luego emitan el fotograma de imagen. De esta manera, la salida de datos de imagen de cada una de las cámaras 1, ..., 1 se normaliza por el valor de temporizador común, lo que permite realizar la operación sincrónica mutua de las cámaras 1, ..., 1, como resultado.

De acuerdo con la realización anterior, incluso si se produce una fluctuación temporal en el tiempo de llegada del paquete (TMP) al que se suma el valor de temporizador, la fluctuación puede converger. Por lo tanto, un sistema de cámara que permite un control sincrónico altamente confiable entre cámaras que está dirigido a varios tipos de bus en serie de alta velocidad, incluido USB 3.0, puede ser construido fácilmente mediante una estructura económicamente ventajosa.

En la realización descrita anteriormente, el controlador externo 2 establece una velocidad de fotograma basándose en las condiciones de ajuste de cada una de las cámaras 1, ..., 1 conectadas al bus de interfaz en serie 3. Sin embargo, si estas cámaras 1, ..., 1 operan bajo las mismas condiciones de ajuste, la CPU 14 de cada una de las cámaras 1, ..., 1 puede estar estructurada para calcular una velocidad de fotograma común a las cámaras 1, ..., 1 en función de las condiciones operativas como el tamaño de imagen y/o la velocidad de obturación. En otras palabras, haciendo que la velocidad de fotograma sea la misma en cada una de las cámaras 1, ..., 1, se puede realizar un mecanismo de control sincrónico que usa el valor de referencia de temporizador. Además, incluso si las velocidades de fotograma de las cámaras son diferentes entre sí, cuando la velocidad de fotograma de una cámara es el múltiplo integral de la velocidad de fotograma de las otras cámaras, se puede aplicar el control sincrónico que utiliza el valor de referencia de temporizador mediante la operación de la realización.

Además, incluso en una interfaz de bus que no sea IEEE 1394 o USB 3.0, si hay un reloj sincrónico de bus equivalente al paquete (TMP) al que se suma el valor de temporizador, el mecanismo de control sincrónico utiliza el valor de referencia de temporizador de acuerdo con la realización.

Claims

REIVINDICACIONES

1. Un sistema de cámara sincrónica, que comprende una cámara sincrónica (1), que es una de una pluralidad de cámaras sincrónicas, conectada a un controlador externo (2) a través de un bus de interfaz en serie (3), en el que las cámaras sincrónicas se controlan sincrónicamente de acuerdo con una velocidad de fotograma (FR) establecida por el controlador externo (2),

en el que el controlador externo (2) establece la velocidad de fotograma (FR) como una velocidad de fotograma común a la pluralidad de cámaras sincrónicas, en función de una condición operativa de la cámara, como la velocidad de obturación y/o el tamaño de imagen, que se establece de antemano a un módulo de mantenimiento de condiciones de ajuste de la pluralidad de cámaras,

en el que el controlador externo (2) además transfiere la velocidad de fotograma (FR) establecida a la pluralidad de cámaras a través del bus de interfaz en serie (3) de acuerdo con un inicio de una operación del sistema,

en el que el controlador externo (2), cuando se inicia la operación del sistema, además transmite, a través del bus de interfaz en serie (3) en un ciclo de bus de intervalos predeterminados, un paquete (TMP) que incluye un valor de temporizador a la pluralidad de cámaras,

en el que cada cámara sincrónica comprende:

un medio de recepción (111) para recibir el paquete (TMP) en el que está incluido el valor de temporizador, siendo emitido el paquete (TMP) desde el controlador externo a intervalos regulares; un registro de temporizador (114) configurado para realizar una operación de recuento de un valor de temporizador interno (TMI) correspondiente al valor de temporizador transportado por el paquete; un medio de operación (15) para calcular un valor de referencia de temporizador (TMR) común a la pluralidad de cámaras sincrónicas conectadas al bus de interfaz en serie (3), basado en un valor de temporizador (TM) emitido desde el registro de temporizador (114) y la velocidad de fotograma (FR) común a la pluralidad de cámaras sincrónicas conectadas al bus de interfaz en serie (3);

un circuito de generación de señales de sincronización (16) para generar una señal de sincronización basada en la salida del valor de referencia de temporizador (TMR) y la salida del valor de temporizador (TM) del registro de temporizador (114),

un medio de transmisión (112) para transmitir un fotograma de imagen capturado desde un sensor de imagen (13) al controlador externo a través del bus de interfaz en serie (3), basado en el valor de referencia de temporizador (TMR) calculado por el medio de operación (15), caracterizado porque cada cámara sincrónica comprende además: un medio de procesamiento de operación de filtro de paso bajo (113) para comparar un valor de temporizador (TMS) transportado por el paquete (TMP) con el valor de temporizador interno (TMI) contado por el registro de temporizador (114), y corregir el valor de temporizador interno para que se acerque al valor de temporizador transportado por el paquete, y operar de acuerdo con las siguientes condiciones:

(i) si una desviación del valor de temporizador interno (TMI) es mayor o igual que un valor especificado predeterminado, el valor de temporizador interno (TMI) se reemplaza por el valor de temporizador (TMS) transportado por el paquete (TMP) y la operación de recuento de temporizador del registro de temporizador (114) se inicia a partir de este valor de temporizador (S15),

(ii) si la desviación del valor de temporizador interno (TMI) del registro de temporizador (114) es menor que el valor especificado, y el valor de temporizador interno (TMI) del registro de temporizador (114) es mayor que el valor de temporizador (TMS) transportado por el paquete (TMP), entonces el valor de temporizador interno (TMI) del registro de temporizador (114) se reduce en un recuento de unidad (S17),

(iii) si la desviación del valor de temporizador interno (TMI) del registro de temporizador (114) es menor que el valor especificado, el valor de temporizador interno (TMI) del registro de temporizador (114) es menor o igual que el valor de temporizador (TMS) transportado por el paquete (TMP), y el valor de temporizador (TMS) transportado por el paquete (TMP) es mayor que el valor de temporizador interno (TMI) del registro de temporizador (114), entonces el valor de temporizador interno (TMI) del registro de temporizador (114) se incrementa en un recuento de unidad (S19),

(iv) si la desviación del valor de temporizador interno (TMI) del registro de temporizador (114) es menor que el valor especificado, y el valor de temporizador interno (TMI) del registro de temporizador (114) es igual que el valor de temporizador (TMS) transportado por el paquete (TMP), entonces se hace que el registro de temporizador (114) realice una operación de recuento de temporizador subsiguiente tal como está.

2. El sistema de cámara sincrónica según la reivindicación 1, caracterizado porque el medio de operación (15) de cada cámara sincrónica (1) comprende:

un divisor de números enteros (151) configurado para calcular un valor entero obtenido dividiendo el valor de temporizador interno (TMI) por la velocidad de fotograma (FR);

un sumador (152) configurado para agregar un valor de actualización fijo al valor calculado por el divisor (151); y

un multiplicador de números enteros (153) configurado para multiplicar un valor obtenido mediante la suma en el sumador (152) por la velocidad de fotograma (FR), y en el que el valor de referencia de temporizador (TMR) se obtiene mediante el multiplicador de números enteros.

3. El sistema de cámara sincrónica según la reivindicación 1, caracterizado porque el medio de procesamiento de operación de filtro de paso bajo (113) de cada cámara sincrónica (1) constituye un circuito de interfaz en serie (11), que permite la comunicación conforme a un estándar del bus en serie que incluye IEEE 1394 y USB 3.0, junto con el registro de temporizador (114), el medio de recepción (111) y el medio de transmisión (112).