ES2777999B2 - Convertidor analogico-digital con modulo de balance de valores - Google Patents
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Description
DESCRIPCIÓN
CONVERTIDOR ANALÓGICO-DIGITAL CON MÓDULO DE BALANCE DE VALORES
OBJETO DE LA INVENCIÓN
El objeto de la invención es un convertidor analógico-digital con módulo de balance de valores, que logra una alta velocidad de conversión y una alta resolución en términos de número de bits.
ANTECEDENTES DE LA INVENCIÓN
Los convertidores analógico-digitales (CAD) se utilizan en multitud de aplicaciones, pues la mayoría de señales captadas por sensores electrónicos son analógicas, y en muchas aplicaciones estas señales deben ser procesadas por sistemas digitales, por lo que es necesaria su conversión de señal analógica a señal digital. Las señales digitales se caracterizan por su resolución, que se mide por el número de bits. Cuanto mayor es el número de bits, mayor resolución tiene el CAD.
Existen diferentes tipos de CAD, entre los que destacan los convertidores tipo flash, de aproximaciones sucesivas o sigma-delta. Los convertidores tipo flash son los que realizan la conversión de forma más rápida. Como inconveniente, su implementación requiere de un número muy elevado de circuitos comparadores. En concreto, necesitan 2 " - 1 comparadores, siendo n el número de bits de resolución. Esto hace que los convertidores tipo flash estén limitados a 10 bits de resolución, ya que es difícil fabricar convertidores con más de 1024 comparadores internos (210 - 1). Por el contrario, los convertidores de aproximaciones sucesiva o los de sigma-delta necesitan muchos menos componentes internos, pero son mucho más lentos en la conversión.
En el estado de la técnica, el documento US2019268557A1 hace referencia a un dispositivo convertidor analógico-digital que emplea amplificadores operacionales y resistencias, con comparadores secuenciales en etapas conectadas en serie, con una alta velocidad de conversión y bajo consumo energético.
Por su parte, el documento JPH0522139A describe un dispositivo convertidor analógicodigital con una alta velocidad de conversión que distribuye las entradas entre grupos de
comparadores manteniendo una impedancia de entrada constante y reduciendo la longitud de los caminos conductores, lo que reduce el espacio que ocupa el circuito y el número de comparadores.
DESCRIPCIÓN DE LA INVENCIÓN
El convertidor analógico-digital de la presente invención se divide en cuatro módulos: un módulo de balance de valores, un módulo de generación de tensiones de rail, un módulo de generación de bits y un módulo de generación de fracciones de tensión de referencia.
El convertidor analógico-digital de la presente invención, en su implementación con resolución de n bits, comprende:
- un módulo de balance de valores, que comprende n-1 comparadores de balance de valores, conectados en serie,
- un módulo de generación de tensiones de raíl, que comprende 2(n-1) generadores de tensión de raíl, estando cada uno conectado a un comparador de balance de valores, - un módulo de generación de bits, que comprende n comparadores de generación de bits conectados al módulo de balance de valores, y
- un módulo generador de fracciones de tensión de referencia (Vrê ), que comprende n generadores de fracciones de tensión de referencia, y que alimentan a los comparadores de balance de valores y a los comparadores de generación de bits.
A continuación, se describen cada uno de los módulos, y las relaciones existentes entre ellos.
Tanto el módulo de generación de bits como el módulo de tensiones de raíl comprenden una serie de comparadores, que se han denominado comparadores de balance de valores en un caso y comparadores de generación de bits en otro, para facilitar su diferenciación.
En cualquier caso, todos los comparadores analógicos comprenden dos entradas analógicas (una entrada analógica positiva (V+) y una entrada analógica negativa (y - )) y una salida (y0). Además, comprenden un terminal de alimentación positivo (ycc+) y un terminal de alimentación negativo (Vcc_).
En general, cuando la entrada positiva (V+) tiene una tensión mayor que la tensión en la entrada negativa (y - ), la salida (V0) toma un valor alto. Si la entrada positiva (V+) tiene una tensión menor que la de la entrada negativa (y - ), la salida (V0) toma un valor bajo.
Si como comparador se emplea un amplificador operacional raíl a raíl, los valores alto y bajo corresponden casi exactamente con los valores que se colocan en los terminales de alimentación positivo (ycc+) y negativo (ycc_). Es decir, cuando la entrada positiva (y+) tiene una tensión mayor que la que hay en la entrada negativa (y_), la salida (V0) tendrá el mismo valor que el terminal de alimentación positivo (ycc+), mientras que cuando la entrada positiva (y+) tiene una tensión menor que la tensión en la entrada negativa (y_), la salida (V0) tiene el mismo valor que el terminal de alimentación negativo (ycc_).
A continuación, y por simplicidad se describe el funcionamiento de un convertidor analógicodigital con circuito de balance de valores de 4 bits, es decir, con n = 4, siendo la extensión al caso de un mayor número de bits (8, 10, 12, etc.) extrapolable a partir de la descripción que sigue.
Concretamente, en el caso de n = 4, el módulo de balance de valores comprenderá n - 1 = 3 comparadores de balance de valores, el módulo de generación de tensión de raíl comprenderá 2 ( n - 1) = 6 generadores de tensiones de raíl, el módulo de generación de bits comprende n = 4 comparadores de generación de bits y n = 4 generadores de fracciones de tensión de referencia (Vref).
Una señal analógica a digitalizar (y00) se introduce en la entrada negativa (y_) de un primer comparador de balance del módulo de balance de valores. Por la entrada positiva (y+) se introduce una tensión igual a la mitad de una tensión de referencia (Vref ). La tensión yre/ es la máxima tensión a digitalizar, también llamada tensión de fondo de escala (FS). Es una tensión interna de valor muy exacto y estable.
Si la tensión de entrada y00 es superior a yre/ /2 , la salida V01 del primer comparador de balance de valores toma el valor de la tensión en el terminal de alimentación negativo (ycc_). Por el contrario, si la tensión de entrada V00 es inferior a Vrej / 2, la salida V01 del primer comparador de balance de valores toma el valor de la tensión en el terminal de alimentación positivo (ycc+), es decir V01 = yoo.
La tensión en el terminal de alimentación negativo (Vcc_) es igual a V00 - Vref l 2 y se obtiene del módulo de generación de tensiones de raíl, que se describe más adelante en detalle.
En esta primera comparación del primer comparador de balance de valores, se analiza si la tensión de entrada V00 es mayor o menor que la mitad de la tensión de referencia (Vrê ), lo cual condiciona el valor de su salida V01.
Por otra parte, el módulo de generación de bits permite generar el segundo bit de mayor peso a partir de la salida V01, y el MSB a partir de V00.
El primer comparador de balance de valores obtiene en su salida V01 una señal analógica que se introduce en un segundo comparador de balance de valores, concretamente en la entrada negativa V_. En su entrada positiva V+ se introduce una tensión igual a la cuarta parte de la tensión de referencia (Vref) . Por lo tanto, la tensión de entrada negativa V_ es función de la tensión de salida del primer comparador de balance de valores.
Si la tensión en la entrada negativa (V01) es superior a Fre/|4 , la tensión en la salida del segundo comparador de balance de valores (V02) toma el valor de la tensión en el terminal de alimentación negativo (Vcc_), que en este caso es V01 - Vref l4. Por el contrario, si la tensión V01 es inferior a Vrej l4 , la salida (V02) toma el valor de la tensión en el terminal de alimentación positivo, es decir V02 = V01.
La tensión V01 - V refl4 del terminal de alimentación negativo (Vcc_) se obtiene del módulo de generación de tensiones de raíl.
En esta segunda comparación del segundo comparador de balance de valores se analiza si la tensión de salida del primer comparador de balance de valores (V01) es mayor o menor que la cuarta parte de la tensión de referencia Vreíl4 , lo que condiciona el valor de su salida V02. El módulo de generación de bits generará el valor del tercer bit de mayor peso a partir de la salida V02.
De forma similar se conectará un tercer comparador de balance de valores.
En resumen, el funcionamiento del módulo de balance de valores es tal que cuando la entrada negativa (V_) de cada comparador de balance de valores tiene un peso analógico
superior a la fracción correspondiente de Vref (Vref /2 en el primero, yre/ / 4 en el segundo, etc.), la tensión en la salida (V0) será la diferencia entra la entrada negativa (y - ) y dicha fracción.
Está tensión de salida (V0) entra en el siguiente comparador de balance de valores, y también en el módulo de generación de bits, que genera un nivel alto lógico ("1”). En el caso de que la entrada negativa (y - ) no tenga el peso suficiente (es decir, que sea inferior a la fracción correspondiente de yre/), la salida será directamente el mismo valor de la entrada. Está tensión de salida entrará en el siguiente comparador de balance de valores, y también en el módulo de generación de bits, que generará un nivel lógico bajo ("0”).
El módulo de generación de bits comprende unos comparadores de generación de bits, en este caso cuatro. La tensión en su entrada positiva es y00 en el caso del primer comparador, y01 en el segundo, y02 en el tercero y así sucesivamente. La tensión en su entrada negativa es Vref / 2 en el primero, yre/ / 4 en el segundo, yre/ /8 en el tercero y así sucesivamente. Los comparadores de generación de bits proporcionan un nivel lógico alto cuando la tensión en su entrada positiva (y+) es mayor que la tensión en su entrada negativa (y - ), y un nivel lógico bajo cuando la tensión en su entrada positiva (y+) es menor que la tensión en su entrada negativa (y - ).
El nivel lógico alto corresponde a la tensión introducida por su terminal de alimentación positiva (ycc+) y el nivel lógico bajo corresponde a la tensión introducida por su terminal de alimentación negativa (ycc-). Por ejemplo, cuando los comparadores de generación de bits son alimentados con una tensión de 5V en su terminal de alimentación positivo (ycc+) y 0V en el terminal de alimentación negativo (ycc-), el nivel alto será 5 V y el nivel bajo 0 V.
El convertidor analógico-digital con módulo de balance de valores descrito presenta las ventajas de tener una alta velocidad de conversión, del rango de los convertidores CAD tipo flash, pero con un menor número de comparadores. Por lo tanto, se implementa un convertidor CAD con un número de bits de resolución mayor que 8, manteniendo velocidades de conversión alta.
DESCRIPCIÓN DE LAS FIGURAS
Para complementar la descripción que se está realizando y con objeto de ayudar a una mejor comprensión de las características de la invención, de acuerdo con un ejemplo preferente de realización práctica de la misma, se acompaña como parte integrante de dicha descripción, un juego de figuras en donde con carácter ilustrativo y no limitativo, se ha representado lo siguiente:
Figura 1.- Muestra esquema de un comparador analógico con dos entradas analógicas (V+ y V - ), una salida (V0) y dos terminales de alimentación (Vcc+ y Vcc-).
Figura 2.- Muestra un esquema del primer comparador de balance de valores.
Figura 3.- muestra un esquema del segundo comparador de balance de valores.
Figura 4.- Muestra un esquema del módulo de balance de valores para el caso de resolución de cuatro bits.
Figura 5.- Muestra un esquema de la conexión entre el módulo de balance de valores y el módulo de generación de bits, para el caso de resolución de cuatro bits.
Figura 6.- Muestra un esquema del funcionamiento de la primera etapa en el caso de tensión de entrada Vin = 3.13 V.
Figura 7.- Muestra un esquema de funcionamiento de la segunda etapa en el caso de tensión de entrada Vin = 3.13 V.
Figura 8.- Muestra un esquema de funcionamiento de la tercera etapa en el caso de tensión de entrada Vin = 3.13 V.
Figura 9.- Muestra un esquema de funcionamiento de la primera etapa en el caso de tensión de entrada Vin = 1.563 V.
Figura 10.- Muestra un esquema de funcionamiento de la segunda etapa en el caso de tensión de entrada Vin = 1.563 V.
Figura 11.- Muestra un esquema de funcionamiento de la tercera etapa en el caso de tensión de entrada Vin = 1.563 V.
Figura 12.- Muestra el módulo de balance de valores en un aspecto de la invención.
Figura 13.- Muestra un esquema del módulo de generación de tensiones de raíl en un aspecto de la invención.
Figura 14.- Muestra cuatro ejemplos de generadores de fracciones de tensión de referencia en un aspecto de la invención.
Figura 15.- Muestra un esquema general de un convertidor analógico-digital de resolución 4 bits, con el módulo de balance de valores (superior), el módulo de integración de tensiones de raíl (cuadrados en el centro), y el módulo de generación de bits (inferior), en el que las flechas discontinuas representan el camino más lento que realiza la señal al ser procesada por cada módulo.
Figura 16.- Muestra el estado del arte de los convertidores CAD en términos de número de bits (eje de ordenadas) y velocidad de conversión (eje de abscisas), siendo la línea en negrita el convertidor CAD con módulo de balance de valores.
Figura 17.- Muestra un esquema general del convertidor analógico-digital de resolución 4 bits, con el módulo de balance de valores (superior), el módulo de integración de tensiones de raíl (cuadrados en el centro), el módulo de generación de bits (inferior), y las conexiones a los módulos generadores de fracciones de tensión de referencia.
Figura 18.- Muestra un esquema del convertidor analógico-digital de n bits.
REALIZACIÓN PREFERENTE DE LA INVENCIÓN
A continuación se describen, con ayuda de las figuras 1 a 18, una serie de aspectos del convertidor analógico-digital (60) con módulo de balance de valores, objeto de la presente invención.
El convertidor analógico-digital (60) tiene una resolución de n bits, se representa esquemáticamente en la figura 17 (para el caso de n = 4), y comprende:
- un módulo de balance de valores (1), que comprende n-1 comparadores de balance de valores (101, 102, 103) conectados en serie, representados en las figuras 2 y 3 de manera individual, y conectados en la figura 4,
- un módulo de generación de tensiones de raíl (3), representado en la figura 13, que comprende 2(n-1) generadores de tensión de raíl (301, 302, 303), conectados a los comparadores de balance de valores (101, 102, 103),
- un módulo de generación de bits (2), que comprende n comparadores de generación de bits (201, 202, 203, 204), representados en la figura 5, conectados al módulo de balance de valores (1), y
- un módulo generador (4) de fracciones de tensión de referencia (Vrê ), representado en la figura 14, que comprende n generadores de fracciones (41, 42, 43, 44), conectados al módulo de balance de valores (1) y al módulo de generación de bits (2).
Además, en la figura 1 se representa un comparador analógico genérico, que es el elemento básico para la implementación del módulo de balance de valores (1) y del módulo de generación de bits (2), los cuales se han denominado comparadores de balance de valores en un caso (101, 102, 103) y comparadores de generación de bits (201, 202, 203, 204) en otro, para facilitar su diferenciación.
En cualquier caso, todos los comparadores, tal y como se representa en la figura 1, comprenden dos entradas analógicas (una entrada analógica positiva (y+) y una entrada analógica negativa (y - ) y una salida (y0). Además, comprenden un terminal de alimentación positivo (ycc+) y un terminal de alimentación negativo (ycc-).
Su funcionamiento es tal que cuando la entrada positiva (y+) tiene una tensión mayor que la tensión en la entrada negativa (y - ), la salida (y0) toma un valor alto. Si la entrada positiva (y+) tiene una tensión menor que la de la entrada negativa (y - ), la salida (V0) toma un valor bajo.
A continuación, se explica el funcionamiento del convertidor analógico-digital (60) objeto de invención, en el caso de un convertidor analógico-digital (60) con resolución de n=4 bits con tensión de referencia yre/ = 5 V. Concretamente, se va a explicar el funcionamiento de cada uno de los módulos para dos ejemplos de tensión de entrada: 3.13 V y 1.563 V.
En el caso de tensión de entrada 3.13 V, en una primera etapa representada en la figura 6, la tensión de entrada y00, que se introduce en el módulo a través de la entrada negativa (y - )
de un primer comparador de balance de valores (101) sería V00 = 3.13 V. Dado que 3.13 V es mayor que 
= 2.5 y, en la salida (y0) del primer comparador de balance de valores
(101) existe una tensión V01 = V00 - ( -y ^ ) = 0.63 V , que pasa a la entrada negativa (y - ) de un segundo comparador de balance de valores (102), tal y como se muestra en la figura 6. Simultáneamente, dado que 3.13 V es mayor que = 2.5 y, y que es la tensión que se introduce por la entrada positiva (y+) del primer comparador de generación de bits (201), el bit tomará un valor de 5 V, es decir, un valor lógico alto (este es el Bit 0, MSB, según la figura 5).
En una segunda etapa, representada esquemáticamente en la figura 7, V01 = 0.63 V, que se introduce por la entrada negativa (y - ) del segundo comparador de balance de valores (102). En esta etapa, ya que 0.63 V es menor que ^ ^ = 1.25 V la salida (y0) del segundo comparador de balance de valores (102) tendrá un valor igual al de la entrada negativa (y - ), es decir V02 = 0.63y. Este valor de tensión será el que entre en un tercer comparador de balance de valores (103). Simultáneamente, ya que V01 = 0.63 V, es menor que ^ £ = 1.25 y. y que es la tensión que se introduce por la entrada positiva (y+) del segundo comparador de generación de bits (202), el módulo de generación de bits (2) genera en esta posición un bit de valor bajo (este es el Bit 1 según la figura 5).
En la figura 8 se representa esquemáticamente el funcionamiento de una tercera etapa, que en este ejemplo concreto es la última etapa. La tensión de entrada en la entrada negativa (y - ) del tercer comparador de balance de valores (103) es V02 = 0.63 V. Al compararla con el valor de la entrada positiva (y+), que en este caso tiene un valor de
= 0.625 V, provoca que la salida (V0) del tercer comparador de balance de valores (103) adopte un valor de V02 - 
= 0.005 V. Simultáneamente, ya que V02 = 0.63 V, es mayor que v- ^ = 0.625 V y que es la tensión que se introduce por la entrada positiva (y+) del tercer comparador de generación de bits (203), el módulo de generación de bits (2) genera en esta posición un bit de valor alto (este es el Bit 2 según la figura 5).
Finalmente, el módulo de generación de bits (2) compara el valor de la salida (y03) del tercer comparador de balance de valores (103) con 
= 0.3125 V, y genera el bit de menor peso (este es el Bit 3, LSB, según la figura 5), que es 0 en este caso, pues 0.005 V es menor que 0.3125 V.
Por tanto, en este ejemplo de realización, el resultado final del convertido analógico-digital, generado en el módulo de generación de bits (2), es 1010.
En el caso de que la tensión de entrada sea 1.563 V, en la primera etapa, representada en la figura 9, la tensión de entrada V00, que se introduce en el módulo a través de la entrada negativa ( y - ) del primer comparador de balance de valores (101), sería V00 = 1.563 y.
Dado que 1.563 V es en este caso menor que
= 2.5 V y que es la tensión que se introduce por la entrada negativa (y - ) del primer comparador de balance de valores (101), en la salida (y0) del primer comparador de balance (101) existe una tensión V01 = V00 = 1.563 y, que pasa a la entrada negativa (y - ) de un segundo comparador de balance de valores (102), tal y como se muestra en la figura 9.
Simultáneamente, ya que 1.563 V es menor que ^ p = 2.5 V y que es la tensión que se introduce por la entrada positiva (y+) del primer comparador de generación de bits (201), el bit más significativo (MSB) tomará un valor de 0 V, es decir, un valor lógico bajo.
En la segunda etapa, representada esquemáticamente en la figura 10, V01 = 1.563 V, que se introduce por la entrada negativa (y - ) del segundo comparador de balance de valores (102).
En esta etapa, ya que 1.563 V es mayor que = 1.25 y, y que es el valor introducido por la entrada negativa (y - ) del segundo comparador de balance de valores (102), la salida (y0) del segundo comparador de balance de valores (102) tendrá un valor y01 - - ^ £ = o.313y. Este valor de tensión será el que entre en un tercer comparador de balance de valores (103).
Simultáneamente, el módulo de generación de bits (2) genera un bit de valor alto, ya que 1.563 V es mayor que = 1.25 y, y que es el valor introducido por la entrada positiva (y+) del segundo comparador de generación de bits (202).
En la figura 11 se representa esquemáticamente el funcionamiento de la tercera etapa. La tensión de entrada en la entrada negativa (y - ) del tercer comparador de balance de valores (103) es y02 = 0.313 y. Al compararla con el valor de la entrada positivo (y+), que en este
caso tiene un valor de 8 = 0.625 V, provoca que la salida (V0) del tercer comparador de balance de valores (103) es igual a ^>3 = ^02 = 0.313 V.
Simultáneamente, ya que 0.313 V es menor que = 0.625 V, y que es el valor introducido por la entrada positiva (V+) del tercer comparador de generación de bits (203), el módulo de generación de bits (2) genera en esta posición un bit de valor bajo.
Finalmente, el módulo de generación de bits (2) compara el valor de la salida (V0) del tercer comparador de balance de valores (103) con = 0.3125 V, y genera el bit de menor peso, que es 1 en este caso, pues 0.313 es mayor que 0.3125 V.
Por tanto, en este ejemplo de realización, el resultado final del convertido analógico-digital, que genera el módulo de generación de bits (2), es 0101.
En la figura 12, se muestra una posible implementación para cada uno de los comparadores de balance de valores (101, 102, 103). Se muestra en concreto para el primer comparador de balance de valores (102). Comprende un amplificador operacional (7) alimentado de forma simétrica con ±5 V en sus terminales de alimentación positivo y negativo (Vcc+, ycc_), respectivamente. Conectados a la salida del amplificador operacional (7), se sitúa un par complementario de transistores (8), de tipo MOSFETs, uno pMOS y otro nMOS.
Cuando V00 en la entrada positiva (V+) es mayor que yre/ /2 de la entrada negativa (y - ), la salida del amplificador operacional satura en positivo (+Vsat), provocando que el pMOS esté en estado de no conducción, y que el nMOS esté en conducción, lo que permite tener en y01 la tensión y00 - yre/ /2.
Por el contrario, si y00 es menor que yre/ /2 , la salida del operacional satura en negativo ( - y Sat), provocando que el nMOS esté en estado de no conducción, y que el pMOS esté en estado de conducción, lo que permite tener en V01 la tensión y00.
Por su parte, como se muestra en la figura 5, el módulo de generación de bits (2) en los ejemplos anteriores, comprende n comparadores analógicos (201, 202, 203, 204).
Además, el módulo de generación de tensiones de raíl (3) es el encargado de proporcionar las tensiones de los terminales de alimentación negativos (Vcc_) a los comparadores de
balance de valores (101, 102, 103). Las tensiones de los terminales de alimentación positivo (Vcc+) se obtienen directamente de la tensión de entrada positiva (V+) de cada comparador de balance de valores (101, 102, 103). La figura 13 muestra la estructura general para lograr las tensiones de los terminales de alimentación negativas (Vcc_). Cada una de estas tensiones (Vcc_) es la diferencia entre la tensión de entrada positiva (V+) de los comparadores de balance de valores (101, 102, 103) y una fracción de la tensión de referencia.
El funcionamiento es el siguiente. Vref es la tensión de referencia de escala del convertidor analógico-digital (60) y V00 es la entrada analógica que se desea digitalizar. Tomando como ejemplo el caso de un convertidor analógico digital (60) de n = 4 bits, como el de la figura 5, la tensión del terminal de alimentación negativo (Vcc_) del primer comparador de balance de valores (101) se consigue mediante un primer amplificador inversor con una resistencia de alimentación de valor R/2 (301), seguido de un sumador inversor ponderado (302) que proporciona una salida de valor V00 - Vref /2.
De forma similar, la tensión del terminal de alimentación negativo (Vcc_) del segundo comparador de balance de valores (102) se obtiene mediante un primer amplificador inversor (301) con una resistencia de realimentación de valor R /4, seguido de un sumador inversor ponderado (302) en el que se introduce directamente la salida (V0) del primer comparador de balance de valores (101). Con ello se logra una tensión de salida de valor V01 - Vref /4 , y así sucesivamente.
Para conseguir tensiones equivalentes a fracciones de la tensión de referencia (Vrê ) se utiliza, en un aspecto de la invención, el módulo de generación (4) de fracciones de tensión de referencia (yref), que comprende n amplificadores operacionales. En la figura 14 se muestran cuatro divisores resistivos seguidos de circuitos buffer basados en amplificador operacional (41, 42, 43, 44). El primero genera una tensión Vrej / 2, el segundo Vref /4 , y así sucesivamente.
En resumen, tal y como se muestra en la figura 18, la implementación del convertidor analógico-digital (60) con módulo de balance de valores de n bits de resolución comprende un total de n - 1 comparadores de balance de valores (101, 102, 103) para el módulo de balance de valores (1), n comparadores de generación de bits (201, 202, 203, 204) para el módulo de generación de bits (2), 2(n-1) amplificadores operacionales (301, 302) para el
módulo de generación de tensiones de raíl (3), y n amplificadores operacionales de generación (41, 42, 43, 44) para el módulo generador (4) de fracciones de tensión de referencia (Vrê ). En total, 2n - 1 comparadores y 3 n - 2 amplificadores operacionales.
Si consideramos que los comparadores podrían ser basados en amplificadores operacionales raíl a raíl, el total de amplificadores sería 5 n - 3. Esto implica que para un convertidor analógico-digital (60) de 8 bits se requieren solo 37 amplificadores operacionales, frente a los 256 que requiere un convertidor CAD tipo flash.
La diferencia es todavía mayor para el caso de un convertidor de 10 bits, donde solo un convertidor CAD de tipo flash necesita 1024 amplificadores operacionales, mientras que, con un convertidor analógico-digital (60) con módulo de balance de valores, como el de la presente invención, solo se necesitan 47 amplificadores operacionales.
El parámetro crítico a la hora de comparar distintas arquitecturas de convertidores analógicos-digitales es el tiempo de conversión, que sería el tiempo que el convertidor requiere para realizar una conversión completa.
Su inversa es la velocidad de conversión, que se mide en mega muestras por segundo (MS/s). Para poder estimar el tiempo de conversión del convertidor analógico-digital (60) con circuito de balance de valores, tomamos como ejemplo el caso de un convertidor de n=4 bits, como el mostrado en la figura 5. En la figura 15 se muestra el mismo esquema eléctrico resaltando con flechas discontinuas el camino más lento en el procesamiento de la señal de entrada V00. Cada flecha representa el procesamiento por parte de un amplificador operacional del módulo generador de tensiones de raíl (3) o de un comparador del módulo de balance de valores (1) o del módulo de generación de bits (2).
Se asume que tanto la tensión de referencia (Fre/) como sus diferentes fracciones obtenidas mediante el módulo de generación de tensiones de raíl (3), mostrado en la figura 13, están disponibles en cuanto se alimenta el convertidor, por lo que no contribuyen al tiempo de conversión analógico-digital.
En primer lugar, la señal V00 debe pasar a través del módulo de generación de tensiones de raíl (3) para poder generar una tensión V00 - y re //2. Para poder crear esta tensión de raíl hay que esperar un tiempo de retraso tA0 asociado al segundo amplificador operacional
(302) del módulo de generación de tensiones de raíl (3) mostrado en la figura 13 (el primer amplificador operacional (9) no se debe tener en cuenta en este análisis).
Una vez se tiene disponible la tensión V00 - —^ - habrá que esperar un tiempo de retraso t c asociado al primer comparador de balance de valores (101). A partir de ahí el análisis se repite hasta llegar a la salida V0 del tercer comparador de balance de valores (103). Una vez ahí, solo queda sumar el tiempo t c asociado al cuarto comparador de generación de bits (204), que genera el bit menos significativo (LSB). Con todo se deduce que el tiempo de conversión de todo un convertidor analógico-digital (60) con módulo de balance de valores de n bits es n ■ ( tA0+ tc) + t c.
El tiempo de retraso t c asociado a un comparador raíl a raíl puede ser tan pequeño como 4.5 ns. Para los amplificadores operacionales se tienen tiempos de retraso tA0 de 5 ns. Con estos valores orientativos es posible estimar el tiempo de conversión y la velocidad de conversión en función del número de bits.
La figura 16 muestra la posición relativa que ocupa el convertidor analógico-digital (60) con módulo de balance de valores en relación a otros tipos de convertidores ya establecidos como un convertidor CAD tipo flash (50), un convertidor CAD de aproximaciones sucesivas (51), o un convertidor CAD sigma-delta (52).
Se trata de un esquema en el que el convertidor analógico-digital (60) de la presente invención se compara con el estado de la técnica actual, representando en el eje de abscisas de la gráfica la velocidad de conversión (MS/s) y en el eje de ordenadas el número de bits del convertidor. Como se puede comprobar en la figura 16, los resultados confirman que el convertidor analógico-digital (60) con módulo de balance de valores presenta ventajas en términos de resolución y velocidad, especialmente cuando el número de bits es elevado (24).
Claims (3)
1. - Convertidor analógico-digital (60) con módulo de balance de valores, de resolución n bits, que comprende:
- un módulo de balance de valores (1), que comprende n-1 comparadores de balance de valores (101, 102, 103) con una entrada positiva (y+), una entrada negativa (y - ), una salida (y0) y unos terminales de alimentación positivo y negativo (VCC+,VCC-), alimentándose la entrada negativa (y - ) de un primer comparador de balance de valores (101) con una tensión de entrada y00, y estando conectada en serie la salida (V0 ) de cada comparador de balance de valores (101, 102, 103) n-1 a la entrada negativa (y - ) del siguiente comparador de balance de valores (101, 102, 103) n,
- un módulo de generación de tensiones de raíl (3), que comprende 2(n-1) generadores de tensión de raíl (301, 302, 303), que comprenden una entrada alimentada por una tensión de referencia Vref y una salida de alimentación al terminal de alimentación negativo (Vcc-) de los comparadores de balance de valores (101, 102, 103), con una tensión de valor Von - Vref/2 n+1 ,
- un módulo de generación de bits (2), que comprende n comparadores de generación de bits (201, 202, 203, 204), estando cada uno alimentado en su entrada positiva (y+) por la tensión V0,n-1 de los comparadores de balance de valores (101, 102, 103), y generando en su salida V0 un bit, generando en un primer comparador de generación de bits (201) el bit de mayor peso, y un n comparador de generación de bits el bit de menor peso, y
- un módulo generador (4) de fracciones de tensión de referencia (Vref), que comprende n generadores de fracciones (41, 42, 43, 44) que alimentan con una tensión Vref/2 n+1 a los n-1 comparadores de balance de valores (101, 102, 103) por sus respectivas entradas positivas (y+) y a los n comparadores de generación de bits (201, 202, 203, 204) por sus respectivas entradas negativas (y - ).
2. - El convertidor analógico-digital (60) de la reivindicación 1, en el que los comparadores de balance de valores (101, 102, 103) comprenden un amplificador operacional (7) alimentado de forma simétrica en sus terminales de alimentación positivo y negativo (VCC+,VCC-) respectivamente, y transistores (8) conectados a la salida de un amplificador operacional (7).
3.- El convertidor analógico-digital (60) de la reivindicación 1, en el que los generadores de tensión de raíl (301, 302, 303) comprenden un primer amplificador inversor (9) con una resistencia de alimentación de valor R /2n+1 (10), seguido de un sumador inversor ponderado (11) que proporciona una salida de valor valor Von - Vreí/2 n+1.
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