ES2624798T3

ES2624798T3 - Manejo de una fuente de luz

Info

Publication number: ES2624798T3
Application number: ES08789294.9T
Authority: ES
Inventors: Constant P. M. J. Baggen; Andries P. Hekstra; Johan P. M. G. Linnartz
Original assignee: Philips Lighting Holding BV
Current assignee: Signify Holding BV
Priority date: 2007-07-16
Filing date: 2008-07-14
Publication date: 2017-07-17
Anticipated expiration: 2028-07-14
Also published as: EP2172083A2; WO2009010916A2; EP2172083B1; US20100188004A1; TW200920182A; CN101755485A; CN101755485B; JP2010533948A; RU2010105239A; KR101517355B1; JP5441900B2; PL2172083T3; KR20100049069A; ES2624798T8; RU2516852C2; TWI451805B; WO2009010916A3; US8253353B2

Abstract

Método para manejar una fuente (11, 12, 13,), en donde la fuente de luz es alternativamente conmutada a PRENDIDO y APAGADO en un patrón PRENDIDO/APAGADO en donde el ciclo de trabajo de patrón PRENDIDO/APAGADO es variado al variar la intensidad de luz promedio de la fuente de luz, y en donde la forma del patrón PRENDIDO/APAGADO varia para transmitir los datos que comprende las etapas de: definir una proporción Δ del ciclo de trabajo en el rango de 0 a 1, siendo Δ no igual a 0.5; definiendo una base de tiempo dividida en celdas (C(1), C(2) de tiempo) que tienen una duración TC; en donde cada celda de tiempo es subdividida en dos segmentos (CS1(1), (CS2(1), (CS1(2), (CS2(2)) de celda; en donde, en al menos una celda de tiempo, el primer segmento de celda tiene una duración Δ⋅ TC, el segundo segmento de celda tiene una duración (1-Δ)⋅ TC, y la fuente de luz es conectada en el primer segmento de celda y desconectada en el segundo segmento de celda para codificar un bit que tiene un primer valor; y en donde, en al menos otra celda de tiempo, el primer segmento de celda tiene una duración (1-Δ)⋅ TC, el segundo segmento de celda tiene una duración Δ⋅ TC, y la fuente de luz es desconectada en el primer segmento de celda y conectada en el segundo segmento de celda para codificar un bit que tiene un segundo valor diferente del primer valor.

Description

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Además, la presente invención está destinada a suministrar un método para procesar una señal de luz recibida de tal manera que los datos digitales y el ciclo de trabajo se puedan determinar confiablemente e independientemente el uno del otro.

La Figura 3A es una gráfica, comparable con la Figura 2C, de una señal SD de manejo propuesta mediante la presente invención. De nuevo, la señal se divide en celdas de tiempo, indicadas como C(1), C(2), etc., cada celda de tiempo representa un bit digital. Las celdas tienen duración TC mutuamente igual la cual se puede determinar mediante una señal de reloj (no mostrada por motivos de simplicidad). De nuevo, cada celda C(i) de tiempo se subdivide en dos segmentos CS1(i), CS2(i) de celda consecutiva. De nuevo, la señal SD puede tener dos valores H y L de señal solamente, y el valor de señal en el segundo segmento CS2(i) de celda siempre es el opuesto al valor de señal en el primer segmento CS1(i) de celda. El segmento de celda que tiene valor H se indicará como el segmento H mientras que el otro segmento se indicará como segmento L. Así, el primer segmento CS1(i) de celda es H mientras que el segundo segmento SC2(i) de celda es L, lo que aplica a la primera celda C(1) en la Figura 3A, o el segundo segmento CS2(i) de celda es H mientras que el primer segmento CS1(i) de celda es L, lo que aplica a la segunda celda C(2) en la Figura 3A. El valor de la primera celda C(1) se indicara como HL, mientras que el valor de la segunda celda C(2) se indicará como LH. Estos dos diferentes valores definen un digital 0 y un digital 1, respectivamente, siendo irrelevante si HL indica a 0 y LH indica a 1 o al contrario.

En la Figura 3A, la primera celda C(1) inicia en t0(1) y la segunda celda C(2) inicia en t0(2), de tal manera que la duración TC de la celda es igual a t0(2)-t0(1). El tiempo de transición entre dos segmentos CS1(i), CS2(i) de celda consecutivos se indica como tT(i) . En cada celda C(i), la duración t1(i) del primer segmento CS1(i) de celda es igual a tT(i)-t0(i) mientras que la duración t2(i) del segundo segmento CS2(i) de celda es igual a t0(i+1)-tT(i). En cada celda C(i), un ciclo de trabajo Δ(i) se define como la proporción de la duración del segmento H a la duración TC de la celda. Así, en el caso de la primera celda C(1) el ciclo de trabajo Δ(1) = t1(1)/TC aplica, mientras que en el caso de la segunda celda C(2) el ciclo de trabajo Δ(2) = t2(2/TC aplica).

Así, la señal contiene datos así como también información del ciclo de trabajo

En la Figura 3A, el ciclo de trabajo de la señal es menor de 50%, a saber, aproximadamente igual a 25%. La Figura 3B es comparable a la Figura 3A, pero ahora el ciclo de trabajo de la señal es mayor del 50%, a saber, aproximadamente igual al 75%. De nuevo, los bits digitales “0” y “1” están claramente definidos mediante el valor HL y LH de la celda, respectivamente.

De la explicación anterior, debe ser claro que el ciclo de trabajo de la señal (y así la intensidad promedio de la luz emitida) pueden variar durante un gran rango sin afectar el contenido de datos, mientras que al contrario el contenido de datos se puede seleccionar libremente sin afectar el ciclo de trabajo (y la intensidad promedio). En otras palabras, el contenido de datos y el ciclo de trabajo (o la intensidad promedio) son independientes el uno del otro.

Se debe notar que, en la anterior explicación, la duración t1 de los primeros segmentos CS1 de celda no es constante: la duración de los segmentos H es constante, pero tal segmento puede ser el primer segmento de celda o el segundo segmento de celda, dependiendo de si los datos de celda son “1” o “0”. Otra manera de describir lo anterior seria al decir que cada celda contiene la combinación de un segmento H de una duración tH especificada y un segmento L de una duración tL = tT-tH, especificada, en donde tH y tL son constantes, y en donde el segmento H es el primer segmento o el segmento L es el primer segmento. Aún otra manera de describir lo anterior seria al decir que cada celda se subdivide en TRES segmentos: un primer segmentó de una duración tx<Tc, un segundo segmento de duración Tc-2tx, y un tercer segmento de duración tx, en donde el primer segmento es un segmento H y el tercer segmento es un segmento L para los datos “1” de celda o viceversa para los datos “0” de celda, y en donde el segundo segmento es H o L dependiendo del ciclo de trabajo que es más del 50% o menos del 50% sin influenciar los datos de la celda.

Las señales ilustradas en las Figuras 3A-B son las señales SD de manejo que manejan el LED, pero debe ser claro que la salida de la luz del LED sigue la misma curva, y también que la señal de salida del sensor 41 que recibe la salida de la luz seguirá básicamente la misma curva, aunque quizás con algún ruido y/o interferencia causado por los alrededores, por ejemplo, por otras fuentes de luz. Un aspecto adicional en la presente invención se relaciona con el problema de analizar la señal recibida, es decir, la señal de salida del sensor. En la explicación que sigue, se asume que la señal de salida del sensor 41 se comunica al controlador 30 central (enlace 42 de retroalimentación), y que el controlador 30 central de un lado es diseñado para decodificar el contenido de datos de la señal y de otro lado es diseñado para medir la intensidad pico de la luz tal como es recibida por el sensor. Alternativamente, por ejemplo, un decodificador separado se podría suministrar en el dispositivo 40 de recepción.

Para analizar la señal de detección, la presente invención propone utilizar filtros de case. Los filtros de case para analizar señales digitales son conocidos per se. Básicamente, tal filtro contiene una forma de onda preprogramada, y esta correlaciona la señal recibida a ser analizada con la forma de onda preprogramada; Su señal de salida tiene un valor que indica la cantidad de correlación entre la señal recibida y la forma de onda preprogramada. Este valor de correlación de salida indica que tanta señal recibida corresponde a la forma de onda preprogramada del filtro. De

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Desafortunadamente, no es posible medir de manera directa el ciclo de trabajó sobre la base del nivel de señal promedio de la señal Si de entrada, en vista del hecho de que el valor H no es fijo sino que depende, entre otros, de la distancia entre el LED y el sensor.

La presente invención suministra un método para solucionar este problema.

La Figura 5A es un diagrama de bloque que ilustra esquemáticamente un circuito 60 de decodificación de señal, que comprende dos filtros 61 y 62 de case dispuestos en paralelo. El circuito 60 tiene una entrada 63 de circuito para recibir la señal Si a ser analizada; los dos filtros 61 y 62 de case tienen sus entradas respectivas acopladas a la entrada 63 del circuito, de tal manera que ellos reciben ambos la misma señal. Se debe notar que el circuito 60 puede comprender un amplificador de entrada, no mostrados por motivos de simplicidad. Los dos filtros 61 y 62 de case tienen formas FS1 y FS2 de filtro, respectivamente, que son mutuamente diferentes.

La Figura 5B ilustra el perfil general de una forma de filtro. Para el tiempo t=0 a tx, la forma FS del filtro tiene el valor +1. Para el tiempo t=(Tc-tx) a Tc, la forma FS de filtro tiene valor -1. Entre los tiempos tx y (Tc-tx), la forma FS del filtro tiene valor 0.

Como se explicó anteriormente, tales formas de filtro son óptimas para decodificar una señal que tiene un ciclo de trabajo Δ=tx/Tc. Por lo tanto, en lo que sigue, esta forma de filtro se denominará mediante el valor del ciclo de trabajo Δ. Así, la forma del filtro de la Figura 4B se indicara como el 50% de la forma del filtro, y el filtro de case que tiene esta forma de filtro se indicará como un 50% del filtro. Además, se dice que el filtro tiene un valor Δ de ciclo de trabajo.

Los dos filtros 61 y 62 de case del circuito 60 de decodificación de señal tienen valores Δ1 y Δ2 de ciclo de trabajo mutuamente diferentes, respectivamente. Aunque no es esencial, se prefiere que uno de los filtros tenga un valor del 50% del ciclo de trabajo; por lo tanto, en la realización de ejemplo de la Figura 5A, el primer filtro 61 de case es un 50% del filtro (ver Figura 4B). El segundo filtro 62 de case tiene un valor Δ2 de ciclo de trabajo más pequeño que Δ1; por vía de ejemplo, el segundo valor Δ2 de ciclo de trabajo puede ser tan bajo como 0.1% (por motivos de claridad, Δ2 se exagera en las Figuras 5B-5D).

La Figura 5C es una gráfica que muestra el valor absoluto de las señales So1 y So2 de salida del primer y segundo filtro 61, 62 de case, respectivamente (eje vertical) como una función del ciclo de trabajo Δ(Si) de las señales Si de entrada a ser analizada. En referencia a la explicación anterior, el valor absoluto |So1| de la señal So1 de salida del primer filtro 61 de case tiene un valor |So1| máximo = 0.5∙Tc∙H si el ciclo de trabajo Δ(Si) de la señal Si de entrada es igual al 50%. Si el ciclo de trabajo Δ(Si) de la señal Si de entrada es menos del 50%, el valor absoluto |So1| de la señal So1 de salida del primer filtro 61 de case también es menor. Más específicamente, si el ciclo de trabajo Δ(Si) de la señal Si de entrada esta entre 0 y 50%, el valor absoluto entre |So1| de la señal So1 de salida del primer filtro 61 de case es proporcional al ciclo de trabajo Δ(Si) de acuerdo a |So1| = Δ(Si)∙Tc∙H (porción 71 de línea). De manera similar, si el ciclo de trabajo Δ(Si) de la señal Si de entrada está entre 50% y 100%, el valor absoluto |So1| de la señal So1 de salida del primer 61 de case es inversamente proporcional al ciclo de trabajo Δ(Si) de acuerdo a |So1| = (1-Δ(Si))∙Tc∙H (porción de línea 72).

Con respecto al segundo filtro 62 de case, que tiene un ciclo de trabajo Δ2 menor del 50%, se puede ver fácilmente que existe una relación similar. Si el ciclo de trabajo Δ(Si) de la señal Si de entrada está entre 0 y Δ2, el valor absoluto |So2| de la señal So2 de salida del segundo filtro 62 de case es proporcional al ciclo de trabajo Δ(Si) de acuerdo al |So2|=Δ(Si)∙Tc∙H (porción de línea 73), mientras que, si el ciclo de trabajo Δ(Si) de la señal Si de salida está entre 100% -Δ2 y 100%, el valor absoluto |So2| de la señal So2 de salida del segundo filtro 62 de case es inversamente proporcional al ciclo de trabajo Δ(Si) de acuerdo a |So2|= (1-Δ(Si)), Tc.H (porción de línea 74). Ya que la señal Si de entrada del tiempo Δ2∙Tc al tiempo (100%-Δ2).Tc no contribuye la señal So2 de salida, el valor absoluto |So2| de la señal So2 de salida del segundo filtro 62 de case no cambia si el ciclo de trabajo Δ(Si) de la señal Si de entrada se cambia entre Δ2 y (100%-A2) es decir, el valor absoluto |So2| de la señal So2 de salida del segundo filtro 62 de case es constante si el ciclo de trabajo Δ(Si) de la señal Si de entrada esta entre Δ2 y (100% Δ2) (porción de línea 75).

Esto le permite a un procesador 64 que tiene una primera entrada 65 recibir las señales So1 de salida del primer filtro 61 de case y que tiene una segunda entrada 66 que recibe la señal So2 de salida del segundo filtro 62 de case para calcular una señal indicativa del ciclo de trabajo Δ(Si) de la señal Si de entrada al calcular la proporción R de sus dos señales de entrada de acuerdo a R=|So1|/|So2|. Si el ciclo de trabajo Δ(Si) de la señal Si de entrada esta entre Δ2 y 50%, dicha proporción R es igual a Δ(Si)/Δ2, así Δ(Si) se puede calcular de acuerdo a Δ(Si) = R∙Δ2. Si el ciclo de trabajo Δ(Si) de la señal Si de entrada esta entre el 50% y (100%-Δ2), dicha proporción R es igual a (1Δ(Si))/Δ2, así Δ(Si) se puede calcular de acuerdo a Δ(Si) = 1-R∙Δ2.

El ciclo de trabajo Δ(Si) es ya un parámetro importante para un controlador 30 central o cualquier otro receptor. Además, es posible que el ciclo de trabajo Δ(Si) calculado de la señal recibida se utilice para adaptar el ciclo de trabajo Δ2 del segundo filtro 62 de case para ser sustancialmente igual al ciclo de trabajo Δ(Si) calculado de la señal recibida, de tal manera que el proceso de decodificar la corriente de datos contenida en la señal Si de entrada se

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optimice. Esta afinación del segundo filtro 62 de case se indica mediante la línea 69 punteada en la Figura 5A. El procesador 64 (o un procesador diferente) tomara la señal So2 de salida del segundo filtro 62 de case afinado como la entrada para detectar “0” y “1” bits codificados en las celdas HL y LH, respectivamente.

Se debe notar aquí que el receptor requiere saber si el ciclo de trabajo está por debajo o por encima del 50%; esta información puede estar contenida en los datos decodificados de la señal.

Se debe notar además que el procesador 64 también tiene suficiente información para permitírsele calcular el nivel Smax de salida de luz máxima posible a ser esperado en el sitio del dispositivo 40 de recepción de acuerdo a Smax=|So2|/Δ2, si el ciclo de trabajo Δ(Si) de la señal Si de entrada esta entre Δ2 y (100%-Δ2).

Se debe notar adicionalmente que, en lugar de basarse en el ciclo de trabajo que está siendo medido, es posible que la transmisión de datos comprenda información del sistema. Por ejemplo, se pueden transmitir datos en cuadros, cada cuadro contiene un número de campos de dato, y uno de estos campos de datos puede contener información que revela el ciclo de trabajo. En tal caso, el procesador 64 puede derivar el ciclo de trabajo Δ(Si) de los datos de la señal Si de entrada, y posiblemente afinar el segundo filtro 62 sobre la base de esta información.

El método anterior se basa en el uso de dos filtros 61 y 62 de case. En un método alternativo, solo se requiere un filtro 62 de case afinable. Una señal Si de salida es recibida, la cual tiene un ciclo de trabajo Δ(Si) especifico; asumiendo que este ciclo de trabajo Δ(Si) sea menor que el 50%. La Figura 5D es una gráfica, que ilustra el valor absoluto |So2| del filtro 62 de case afinable (eje vertical) como una función del ciclo de trabajo Δ2 del filtro 62 de case afinable (eje horizontal). En tanto que el ciclo de trabajo Δ2 del filtro 62 de case afinable es mayor que el ciclo de trabajo Δ(Si) especifico de la señal Si de entrada, el valor absoluto |So2| de la señal So2 de salida del filtro 62 de case sintonizable es constante (porción 77 de línea). Si el ciclo Δ2 de trabajo del filtro 62 de case afinable es inferior que el ciclo de trabajo Δ(Si) especifico de la señal Si de entrada, el valor absoluto |So2| de la señal So2 de salida del filtro 62 de case afinable es proporcional al ciclo de trabajo Δ2 del filtro 62 de case afinable de acuerdo a |So2| = Δ2.Tc.H (porción de línea 78).

Así, la presente invención propone un método para determinar el ciclo de trabajo Δ(Si) de una señal Si de entrada, un método que comprende las etapas de variar el ciclo de trabajo Δ2 del filtro 62 de case afinable con el fin de encontrar un valor Δx especifico donde la porción 78 de línea inclinada se encuentra con la porción 77 de línea horizontal: el ciclo de trabajo Δ(Si) de la señal Si de entrada será igual a Δx. En una realización específica, el método puede comprender la etapa de incrementar el ciclo de trabajo Δ2 del filtro 62 de case afinable que inicia en cero, o disminuye el ciclo de trabajo Δ2 al filtro 62 de case afinable que inicia en 50%.

En lo anterior, la celda de tiempo solo contiene un bit de información. La presente invención además está destinada a suministrar una mejora, en donde el número de bits por celda puede ser mayor de uno, y donde el ciclo de trabajo de la señal puede aún variar.

La Figura 6A es una gráfica, comparable con las Figuras 2C, de una señal SD de manejo propuesta por la presente invención. De nuevo, la señal es dividida en celdas de tiempo, indicadas como C(1), C(2), etc. Las celdas tienen duración TC mutuamente igual que se puede determinar por una señal de reloj (no mostrada) por motivos de simplicidad. Cada celda C(i) de tiempo esta subdivida en una pluralidad N de segmentos CS1, CS2, CS3,…CS(N) segmentos consecutivos de celda de duración mutuamente igual. Como tal, se puede considerar como una generalización de la señal codificada bifase, donde N = 2. De nuevo, la señal SD puede tener dos valores H y L de señal solamente. Más particularmente, en cada segmento de celda la señal SD es H o L, en donde los valores de la señal de diferentes segmentos CS de celda puede establecerse independientemente el uno del otro

Los segmentos de celda que tienen valor H se indicaran como segmentos H mientras que los otros segmentos se indicarán como segmentos L. En cada celda C(i), se define un ciclo de trabajo Δ(i) como la proporción a la duración combinada de los segmentos H de la de la duración TC de celda. Así, el ciclo de trabajo Δ(i) se puede describir como N(H)/N, en donde N(H) indica el número de segmentos H. Así, es posible variar el ciclo de trabajo Δ(i) en las celdas entre 0 y 1 en las etapas de 1/N.

Se debe notar que, normalmente, el ciclo de trabajo puede ser sustancialmente constante durante un periodo de tiempo mayor que la duración de la celda. Por lo tanto, en la siguiente discusión, se asumirá que el ciclo de trabajo es constante.

La Figura 6A muestra un ejemplo de una señal que tiene un ciclo de trabajo Δ=1/n. En este ejemplo, el primer segmento CS1 de celda de la celda C(1) es H mientras que los otros segmentos de celda son L. En la celda C(2) el cuarto segmento CS4 de celda es H mientras que los otros segmentos son L.

Debe ser claro que, en tanto se relacione con el ciclo de trabajo, no importa cuál de los segmentos de celda es H. De otra parte, la selección de cual celda es H contiene información: existen N posibilidades de tal manera que la celda pude tener un “valor” de 1 a N. Por motivos de simplicidad, asumir que N = 2n. En ese caso, una celda puede codificar para n bits. Esto se ilustra en la Figura 6A, donde n se selecciona para ser igual a 4 de tal manera que

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velocidad de datos es de solo el 43%, como se mencionó. Sin embargo, también es posible solo utilizar un LED en un ciclo de trabajo del 50% aunque manteniendo los otros LED apagados: en ese caso, la salida de luz del sistema como un todo corresponderá a un al 12.5% del máximo, mientras que la capacidad de la velocidad de datos se ha incrementado a un 100%.

De manera similar, en el caso de fuentes de luz que van a ser operadas a una salida de luz del 87.5%, la capacidad de la velocidad de datos se incrementa si un LED es conmutado a un ciclo de trabajo del 50% aunque manteniendo los otros LED continuamente prendidos.

Así, en general, en caso de que una fuente de luz que comprende X LED va a ser operada a una salida de luz de Y%, la presente invención propone operar solo parte de aquellos LED aunque manteniendo los otros LED prendidos

o apagados (dependiendo de Y siendo mayor o menor del 50%). El número de LED operado se selecciona de tal manera que el ciclo de trabajo es tan cercano al 50% como sea posible.

Se debe notar que no es necesario que los otros LED estén todos prendidos o apagados: es posible que algunos de los otros LED estén continuamente prendidos mientras que el resto de los otros LED estén continuamente apagados. Por ejemplo, si un LED es conmutado a un ciclo de trabajo del 50%, un LED está continuamente prendido, y el resto de los dos LED están continuamente apagados, la salida de luz promedio es igual al 37,5%

Se debe notar que se puede lograr más flexibilidad si el número de los LED operados difiere de una celda de tiempo a la siguiente, en tanto que no sea visible el parpadeo en que se incurre. Por ejemplo, si en una celda de tiempo solamente se opera un LED en un ciclo de trabajo del 50% y los otros tres LED están apagados, el promedio de salida de luz total considerado sobre aquellos cuatro LED es igual al 12.5% de la salida de luz máxima (cuyo máximo se lograría si todos los cuatro LED estuvieran continuamente prendidos). Si en la siguiente celda de tiempo dos LED están operados a un ciclo de trabajo del 50% y los otros tres LED están apagados, el promedio de salida de luz total considerado sobre aquellos cuatro LED es igual al 25%. Considerados sobre aquellas dos celdas de tiempo, la salida de luz total promedio será igual a 18.75%. Si este segundo LED se usa solamente una vez cada tres celdas de tiempo, la salida de luz total promedio considerada sobre aquellas tres celdas de tiempo y considerada sobre aquellos cuatro LED es igual al 16.6%. Así, es posible combinar un ciclo de trabajo del 50% con el fin de lograr una velocidad de datos máxima con una salida de luz total promedio que difiere del 50%. Es además posible que el ciclo de trabajo de los LED activos se establezca para estar cercano a 50 pero no igual a 50, para ser posible aproximar el nivel de salida de luz pretendida más cercanamente. Notoriamente, sin embargo, esta aproximación introduce contenido de baja frecuencia y de esta manera incrementa las posibilidades de parpadeo visible.

Un incremento adicional en la velocidad de datos es posible sino es necesario que los LED sean operados en paralelo: como se puede ver fácilmente en la Figura 7, la velocidad de datos combinados de los cuatro LED operados independientemente el uno del otro en un ciclo de trabajo del 12.5% cada uno es mayor que la velocidad de datos de un LED operado en un ciclo de trabajo del 50%.

La Figura 8 es un diagrama de bloque que ilustra un manejador 90 de fuente de acuerdo con la presente invención, que permite el método de operación anterior, para manejar una fuente que comprende 4 LED 11A, 11B, 11C, 11D . El manejador 90 tiene una primera entrada 91 para recibir una señal de comando de nivel de atenuación Sc(DL) y una segunda entrada 92 para recibir una señal Si(D) de entrada de datos. Aquellas dos entradas pueden ser físicamente distintas, pero ellas también se pueden ejecutar como una entrada combinada. En un modo de operación, el manejador 90 determina un número m de segmentos de celda activos sobre la base de la señal Sc(DL) del comando de nivel de atenuación de m=DL∙N, donde DL indica el nivel de atenuación. Si se requiere, m puede ser redondeado. Con este número m de segmentos activos, es decir, segmentos que tienen el valor H, el manejador 90 entonces puede manejar todos los LED en paralelo, efectuando m de N codificaciones; esto requiere solo una salida.

Para una velocidad de datos más eficiente, el manejador comprende cuatro interruptores 96A, 96B, 96C, 96D, de tres vías controlables, cada una asociada con un LED 11A, 11B, 11C, 11D, respectivo. Por motivos de claridad, solamente un interruptor 96A se muestra, asociado con el primer LED 11A. El manejador 90 tiene una salida 93 de datos, y cuatro salidas de control de interruptor, 94A, 94B, 94C, 94D de control de interruptor, cada una acoplada a un terminal de control de uno de los interruptores 96A, 96B, 96C, 96D, correspondientes. Cada interruptor tiene una primera entrada acoplada a una fuente VcI de voltaje constante, una segunda entrada acoplada a un voltaje cero, y una tercera entrada acoplada a la salida 93 de datos. Además, cada interruptor tiene una salida acoplada al LED 11A, 11B, 11C, 11D correspondiente. Controlado por una señal de control de interruptor desde la respectiva salida 94A, 94B, 94C, 94D de control de interruptor, un interruptor 96A, 96B, 96C, 96D de tres vías es una primera condición operativa donde su salida es continuamente acoplada a su primera entrada de tal manera que el correspondiente LED 11A, 11B, 11C, 11D está continuamente PRENDIDO, o en una segunda condición operativa donde su salida está continuamente acoplada a su segunda entrada de tal manera que el correspondiente LED 11A, 11B, 11C, 11D está continuamente APAGADO, o en una tercera condición operativa donde su salida está continuamente acoplada a su tercera entrada de tal manera que el correspondiente LED 11A, 11B, 11C, 11D esta operado en un modo de conmutación de ciclo de trabajo. Con base en la señal de comando del nivel de atenuación, el manejador calcula los valores adecuados para m, para un número de m1 de LED que estarán continuamente

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PRENDIDOS, y para un número m2 de LED que estarán continuamente APAGADOS. Él manejador genera entonces sus señales de control de interruptor para los interruptores 96A, 96B, 96C, 96D, de tal manera que m3 interruptores están en su tercera condición operativa, m1 interruptores están en su primera condición operativa, y m2 interruptores están en su segunda condición operativa, donde m3=NLS-m1-m2, NLS indicando el número total de fuentes de luz.

Se debe notar que los interruptores 96A, 96B, 96C, 96D pueden ser internos o externos al manejador 90

Se debe notar que la explicación anterior se relaciona con el número de LED que están PRENDIDOS, APAGADOS,

o conmutados, no necesariamente a la identidad de los LED. Por ejemplo, es posible que un LED específico este continuamente PRENDIDO durante la primera celda de tiempo y continuamente APAGADO durante la segunda celda de tiempo mientras que otro LED especifico está continuamente APAGADO durante la primera celda de tiempo y continuamente PRENDIDO durante la segunda celda de tiempo: aunque esto cambia la identidad de los LED PRENDIDOS y los LED APAGADOS, este no cambia el número de LED PRENDIDOS o el número de LED APAGADOS.

La explicación anterior se relaciona con el uso de N segmentos en una celda de tiempo, y controlar el ciclo de trabajo al establecer m de N segmentos para ser iguales a H mientras que los otros son L; esto se indicará como m de N operaciones. En una mejora adicional, la presente invención propone combinar las m de N operaciones con el concepto bifase. De nuevo, una celda de tiempo se subdivide en N segmentos de celda, siendo N un número par. Cada segmento es pareado con otro segmento, de tal manera que existen N/2 pares, aquí, la frase “par” se utiliza para significar dos segmentos asociados el uno con el otro. Cada segmento puede ser H o L. En el concepto bifase original como se describió anteriormente, donde N=2, los segmentos pareados siempre tienen valor opuesto, de tal manera que el par solo puede ser HL o LH. Esta característica se puede utilizar en una implementación donde el ciclo de trabajo se fija a 50%. Con el fin de permitir que se varíe el ciclo de trabajo, la presente invención propone además que cada segmento de un par pueda ser individualmente establecido en H o L, independientemente del valor del otro segmento, de tal manera que el par puede ser LL, LH, HL, o HH. El valor del par se puede medir utilizando un filtro de case que es +1 para el primer segmento y -1 para el segundo segmento del par, y el cual es 0 para todos los otros segmentos. Por vía de ejemplo, la Figura 9 ilustra una forma de filtro para un filtro pareado que es +1 durante el primer segmento y -1 durante el último segmento, y 0 durante los segmentos 2-15, en una celda de tiempo dividida en 16 segmentos; este filtro de case sería adecuado para decodificar el par de segmentos 1 y 16, como será claro para una persona experta en la técnica.

La codificación de tales pares de segmento puede ser como sigue:

LL y HH codifican “0” (la salida del filtro será 0);

LH y HL codifican “1” (el valor absoluto de la salida del filtro estará por encima de un umbral)

Por vía de ejemplo, N se toma como igual 16, de tal manera que el número de pares es igual 8. Asumiendo que el ciclo de trabajo es igual a 1/N (1/16 en este caso). Esto significa que solamente uno de los pares debe codificar como “1” mientras que todos los otros pares deben ser LL que codifican para “0” de tal manera que exactamente un segmento es H. Existen 8 posibilidades de hacerlo si (es decir existen 8 pares de los cuales escoger), que pueden ser representados por una contraseña de 3 bits de información. La selección del par que es LH o HL ofrece el cuarto bit de información.

Si el ciclo de trabajo es igual a 2/N (2/16 en este caso), existen dos maneras de lograr esto: una manera es tener dos pares que codifican para un “1” mientras que los otros pares son LL que codifican para “0”, la otra manera es tener un par que es HH que codifica para “0” mientras que los otros pares son LL que codifican para “0”. Los dos

pares que codifican para “1” se pueden seleccionar en 2/2= 28 maneras posibles; cada par puede ser LH o HL,

multiplicando así el número de posibilidades por 4. El un par que es HH se puede seleccionar de 8 posibles maneras. Así, el número total de posibilidades es igual 4*28+8=120, que se puede representar mediante una contraseña de 6.9 bits de información.

De manera más general, si el ciclo de trabajo es igual a m/N (m/16 en este caso), m de N/2 de los pares debe

codificar un “1”, y existen /2posibilidades de hacerlo así, más existe m bits de información en los pares mismos.

Similares cálculos se deben efectuar para los otros valores de m. Debe ser claro que el cálculo para m es igual al cálculo para N-m

Expresando la capacidad de velocidad de datos como el número de bits de información que se puede cubrir por segmento de celda, los métodos bifase convencionales producen 0.5 bits por segmento (bps) El método propuesto por la invención para m=1 o m=15 produce 4/16=0.25 bps; para m=2 o m=14: 6.9/16=0.43 bps. Se puede mostrar que para todos los valores de m de 3 a 13 la capacidad de la velocidad de datos es igual o mayor de 0.5 bps.

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se puede subdividir en segmentos de celda también, en cuyo caso la duración de los segmentos de celda de la porción de ciclo de trabajo es preferiblemente igual a la duración de los segmentos de celda de la porción P1 de datos.

Los dos segmentos CS1, CS2 de celda de la porción P1 de datos puede ser L o H, los dos segmentos CS1, CS2 de celda siempre tienen valores mutuamente opuestos, de tal manera que la porción P1 de datos se pueda representar como siendo LH o HL. Así, la porción P1 de datos se puede considerar como siendo un bi de código bifase, que tiene un valor “1” (LH) o “0” (HL).

La porción P2 del ciclo de trabajo se utiliza para controlar la intensidad promedio del nivel de iluminación del LED que nos ocupa. Para este fin, la porción P2 del ciclo de trabajo se subdivide en dos partes PP1 y PP2, la primera parte PP1 es continuamente H y la segunda parte PP2 es continuamente L. Las longitudes de la primera y segunda partes PP1 y PP2 pueden variar, continua o discretamente. En el caso de que la porción P2 del ciclo de trabajo se subdivida en segmentos de celda también, todos los segmentos teniendo la misma duración, aplica la siguiente relación:

N = TC/TS,

Siendo N el número de segmentos en una celda;

NPP2 = N – 2 –NPP1

NPP1 y NPP2 siendo el número de H y L segmentos en la porción P2 del ciclo de trabajo, respectivamente;

Δ = (NPP1 + 1)/N,

Siendo Δ el ciclo de trabajo.

De la explicación anterior, debe ser claro que la señal contiene datos así como también información del ciclo de trabajo. Preferiblemente, N es igual a una energía grande de 2, por ejemplo 1024, permitiendo una resolución de 10 bits del nivel de luz promedio.

De la explicación anterior debe ser además claro que el contenido de datos se puede seleccionar libremente sin afectar el ciclo de trabajo. El número de segmentos H siempre igual a 1 en la porción P1 de datos. Además, debe ser claro que el ciclo de trabajo puede variar (en las etapas de 1/N) de un mínimo de 1/N a un máximo de (N-1)/N sin afectar los datos.

La Figura 12B es un diagrama que ilustra la forma del filtro de un filtro de case adecuado para detectar el contenido de datos de la señal. Esta forma de filtro tiene un valor +1 durante el primer segmento CS1 de la porción P1 de datos, tiene un valor -1 durante el segundo segmento CS2 de la porción P1 de datos, y tiene un valor 0 durante la porción P2 del ciclo de trabajo. El valor de salida ≥0 de este filtro representa la decodificación de un “0” el valor de salida <0 de este filtro representa la decodificación de un “1”.

Con el esquema de codificación de la Figura 12A, los dos segmentos de celda CS1, CS2 del bit codificado y fase en la porción P1 de datos son directamente adyacentes el uno al otro, a la primera parte PP1 de la misma celda de tiempo, y a la segunda parte PP2 de la celda previa. Existe la posibilidad de que ocurra una interferencia de símbolo, es decir, interferencia entre celdas de tiempo adyacentes. Con el fin de mitigar este efecto, la presente invención propone una elaboración adicional ilustrada en la Figura 13A, que es un diagrama de tiempo comparable con la Figura 12A. En este caso, el número predeterminado de segmentos CS de celda en la porción de datos es igual a 5. El primero, tercero, y quinto segmentos de celda CS1, CS3, CS5 son siempre L. El segundo y cuarto segmentos CS2, CS4 de celda pueden ser L o H, los dos segmentos CS2, CS4 de celda siempre tienen valores mutuamente opuestos, de tal manera que la porción P1 de datos se pueda representar como siendo LH o HL. Así, la porción P1 de datos puede de nuevo ser considerada como siendo un bit codificado bifase, que tiene valor “1” (LH) o “0” (HL). Así, el número de bits H en la porción P1 de datos es siempre igual a 1, y el bit de datos puede tener cualquier valor (0, 1) sin interferir con el ciclo de trabajo establecido.

La Figura 13B es un diagrama comparable con la Figura 12B, que ilustra la forma del filtro de un filtro de case adecuada para detectar el contenido de datos de la señal. Esta forma de filtro tiene un valor +1 durante el segundo segmento CS2 de la porción P1 de datos, tiene valor -1 durante el cuarto segmento CS4 de la porción P1 de datos, y tiene valor 0 durante el primer, tercero y quintos segmentos de la porción P1 de datos y durante la porción P2 del ciclo de trabajo. El valor ≥0 de salida de este filtro representa la decodificación de un “0”, valor de salida menor que cero de este filtro representa la decodificación de un “1”·

Las Figuras 14A-C son graficas que ilustran el contenido espectral de la señal SD para el esquema de codificación de acuerdo a la Figura 3A-B (Figura 14A), el esquema de codificación de acuerdo a la Figura 12A (Figura 14B) y el esquema de codificación de acuerdo a la Figura 13A (Figura 14C) puede ser claramente visto. Se puede ver de

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manera clara que en el caso del esquema de codificación de acuerdo a las Figuras 12A y 13A, el contenido espectral es inferior, especialmente a frecuencias inferiores, comparado con el caso del esquema de codificación de acuerdo a la Figura 3A-B.

La Figura 15A es un diagrama de tiempo comparable con la Figura 12A, que ilustra una elaboración adicional que suministra velocidad de datos creciente y número reducido de transiciones por bit. En este caso, el número predeterminado de segmentos CS de celda en la porción de datos es igual a cuatro. El primero y tercero segmentos CS1, CS3 de celda son pareados para definir un bit codificado bifase, que tiene valor “1” (LH) o “0” (HL). De manera similar. El segundo y cuartos segmentos CS2, CS4 de celda están pareados para definir un bit codificado bifase, que tiene un valor “1” (LH) o “0” (HL). Así, el número de bits H en la porción P1 de datos es siempre igual a 2, y los dos bits de datos pueden tener cualquier valor (00, 01, 10, 11) sin interferir con el ciclo de trabajo establecido. La Figura 15A ilustra el valor “10”.

Un montaje de cuatro segmentos de celda como se describió anteriormente se indicará como un dibit codificado de fase cuádruple (es decir dos bits).

Las Figuras 15B-C son diagramas, comparables con la Figura 12B, que ilustra las formas de filtro de dos filtros de case adecuados para detectar individualmente uno de los bits del contenido de datos de la señal. En la Figura 15B, esta forma de filtro tiene un valor +1 durante el primer segmento CS1 de la porción P1 de datos, tiene valor -1 durante el tercer segmento CS3 de la porción P1 de datos, y tiene valor 0 durante el segundo y cuartos segmentos de la porción P1 de datos y durante la porción P2 de ciclo de trabajo, el valor de salida ≥ 0 de este filtro representa la decodificación de un “0”, el valor de salida < 0, de este filtro representa la decodificación de un “1”, ambos con respecto al primer bit de datos. De manera similar, en la Figura 15C, esta forma de filtro tiene un valor +1 durante el segundo segmento CS2 de la porción P1 de datos, tiene valor -1 durante el cuarto segmentó CS4 de la porción P1 de datos, tiene valor 0 durante el primer y tercer segmento de la porción P1 de datos y durante la porción P2 de ciclo de trabajo.

Comparado con la realización de la Figura 13A, la realización de la Figura 15A requiere solo cuatro segmentos en la porción P1 de datos, de tal manera que la porción P2 de ciclo de trabajo puede tener solamente un segmento más, mientras que aún existen siempre un intervalo de segmentó de celda entre los dos segmentos de celda de un par de dato, mientras que aun el número de bits por celda de tiempo se ha doblado.

Cuando todos los segmentos de la porción P2 del ciclo de trabajo son L, se alcanza el nivel de iluminación más bajo. En el caso de una señal de acuerdo a la Figura 15A, este nivel de iluminación más bajo corresponde al nivel 2/N, es decir siempre dos segmentos de datos son H. Es posible reducir adicionalmente el nivel de iluminación más bajo en 50% al desconectar uno de los segmentos pareados, que se ilustra en la Figura 15D. En este ejemplo, el primero y tercer segmentos CS1, CS3 de celda son aún operativos para definir un bit codificado y fase, mientras que el segundo y cuarto segmento CS2, CS4 de celda son siempre L. Ahora, el número de bits H de la porción P1 de datos es siempre igual a 1.

Con este par de segmentos de celda, es decir, el primero y tercero segmentos CS1, CS3 de celda, solamente un bit de datos puede ser codificado bifase. De manera similar, es posible codificar solo un bit de datos con el otro par de segmentos de celda, es decir el segundo y cuarto segmentos CS2, CS4 de celda. Sin embargo, es posible codificar un segundo bit mediante la selección de cual par es activo y cual par es bajo.

En los ejemplos anteriores, la porción P2 del ciclo trabajo contiene muchos segmentos H y L, el respectivo número depende del nivel de iluminación promedio requerido. Si el nivel de iluminación promedio requerido se incrementa, el número de segmentos H se incrementa y el número de segmentos L disminuye, y viceversa. De acuerdo a una elaboración adicional de la invención, es posible incrementar la capacidad de velocidad de datos incrementar el tamaño de la porción P1 de datos y disminuir el tamaño de la porción P2 del ciclo de trabajo. Asumir que el nivel de iluminación promedio requerido corresponde a un ciclo de trabajo q/N en donde q es un múltiplo de 2 y q ≤ N/2. Esto significa que q segmentos deben ser H y N-q segmentos deben ser L. Esto se puede efectuar al definir q/2 grupos de 4 segmentos de celda consecutivos, cada uno de tales grupos siendo un dibit codificado de fase cuádruple como se explicó con referencia a la Figura 15A, es decir, siempre conteniendo dos segmentos H y dos segmentos L, y capaz de contener dos bits de información cada uno. En cada caso, la porción P1 de datos contendría 2q segmentos de celda y la porción P2 de ciclo de trabajo contendría N-2q segmentos de celda, siendo todos L. Si el nivel de iluminación promedio requerido se incrementara tal como corresponde a un incremento en el ciclo de trabajo en 1/N, un segmento de celda de la porción P2 de ciclo de trabajo seria H.

Si q>N/2, es posible tener q’ dibits, con q’=N/2-q. En tal caso, la porción P1 de datos contendría 2q’ segmentos de celda y la porción P2 de ciclo de trabajo contendría N-2q’ segmentos de celda, siendo todos H.

Debe ser claro que, en todos los casos, sería posible codificar cualquiera de los datos sin interferir con el ciclo de trabajo. Al contrario, si el ciclo de trabajo cambiara, solamente el número de dibits y de esta manera la velocidad de datos cambiaria. Parece que un receptor requeriría saber el sitio de trabajo real con el fin de ser capaces de decodificar correctamente los datos, pero esto no es necesario.

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Se debe notar que en el caso de la Figura 15A, un receptor se diseñaría para esperar solamente un dibit en los primeros cuatro segmentos de celda, y un decodificador correspondiente solamente tendría dos filtros de case con las formas de filtro de las Figuras 15B y 15C, respectivamente. En contraste, en la presente elaboración, un receptor se diseñaría para esperar un máximo de N/4 dibits, asumiendo que N es múltiplo de 4 y un decodificador correspondiente seria N/4 conjuntos de dos filtros de case con formas de filtro comparables a las formas de filtro de las figuras 15B y 15C, pero ahora para dibits vecinos. Por vía de ejemplo, la Figura 16A muestra las formas de filtro de dos filtros de case para uso con el cuarto dibit, es decir, los segmentos 13-16 de celda.

La Figura 16B es un diagrama de bloque esquemático de un circuito 1600 para determinar si un grupo de cuatro segmentos de celda consecutivos se utiliza como un dibit de datos valido o no. Como debe ser claro, un decodificador tendría N/4 de tales circuitos, cada uno asociado con un grupo correspondiente de cuatro segmentos de celda consecutivos. El circuito 1600 terminante tiene una primera entrada 1601, para recibir la señal So1 de salida de un primer filtro de case asociado con este grupo correspondiente de cuatro segmentos de celda consecutivos (por ejemplo el filtro que tiene la forma de filtro de la gráfica superior en la Figura 16A), y una segunda entrada 1602, para recibir la señal So2 de salida de un segundo filtro de case asociado con este grupo correspondiente de cuatro segmentos de celda consecutivos (por ejemplo el filtro que tiene la forma de filtro de la gráfica inferior en la Figura 16A). La primera entrada 1601 del circuito se acopla al primer calculador 1603 de valor absoluto, y la segunda entrada 1602 del circuito se acopla a un segundo calculador 1604 de valor absoluto. Una compuerta AND 1605 tiene entradas acopladas a las salidas de las dos calculadoras 1603, 1604 de valor absoluto, y su salida esta acoplada a una salida 1606 del circuito.

Si el grupo de cuatro segmentos de celda consecutivos es parte de la porción P1 de datos (es decir utilizada como un dibit), cada señal de salida de filtro será +1 o -1, que corresponde a un valor “0” o “1” de bit, de tal manera que la salida de cada calculador de valor absoluto será “1”, en este caso, la señal en las salidas 1606 del circuito será “1”. Si el grupo de cuatro segmentos de celda consecutivo es parte de la porción del ciclo de trabajo, al menos una señal de salida de filtro será 0, de tal manera que la salida del calculador de valor absoluto correspondiente será 0 y la señal en la salida 1606 del circuito será “0”. En tal caso, el decodificador puede decidir que este grupo de cuatro segmentos de celda consecutivos también como los segmentos de celda subsecuentes son parte de la porción de ciclo de trabajo y no contienen datos.

Se puede mostrar que, para q grande el número de transiciones HL por bit se aproxima a la unidad.

En lo anterior, se han descrito aspectos de la presente invención en relación con el manejo de los LED individuales,

o grupos de LED manejados en paralelo. Específicamente, se ha mostrado como se pueden transmitir datos y el ciclo de trabajo puede variar en la misma señal digital. Además, se ha mostrado como se puede incrementar la velocidad de datos. Ahora, un aspecto adicional de la presente invención se relaciona con el hecho de que un sistema puede comprender múltiples LED manejados con diferentes señales.

Por ejemplo, en un sistema de iluminación donde los datos a ser transmitidos solo pretenden identificar los respectivos LED (o los respectivos grupos LED), diferentes LED emitirán obviamente diferentes datos de identificación. Además, en un sistema en donde los datos a ser transmitidos contienen audio y/o video, diferente audio/video se puede transmitir en diferentes sitios. En todas las tales situaciones, puede ocurrir que un receptor reciba señales de luz de diferentes LED, y las diferentes señales puedan interferir la una con la otra. Por ejemplo, se hace referencia a la Figura 15A, que ilustra la intensidad de luz como una función del tiempo de un LED que transmite datos “10”. Si un LED vecino estuviera al mismo tiempo transmitiendo los datos “01”, los primeros cuatro segmentos de celda serian “HLLH”. Un receptor que recibe ambas señales de luz recibiría entonces una señal de suma, es decir “HHHH”: el receptor no tiene medios para distinguir que luz se origina de que LED.

La presente invención también está destinada a suministrar una solución para esta complicación.

La Figura 17 muestra esquemáticamente una línea de tiempo (eje horizontal) que está dividida en bloques B(1), B(2) de tiempos sucesivos, etc. Cada bloque de tiempo a su vez esta subdividido en una sucesión de celdas C(1), C(2) de tiempo, etc. Se hace referencia a la Figura 1 de nuevo. El número de celdas de tiempo se indica como la longitud BL del bloque, y es igual para todos los bloques de tiempo. En la Figura 17, se muestran dos bloques de tiempo, que tiene cada uno 8 celdas de tiempo, de tal manera que BL= 8.

Cada LED 11, 12, 13 es controlado individualmente con una combinación de conmutación de ciclo de trabajo y conmutación codificada de acuerdo a cualquiera de los métodos anteriormente explicados. Esto significa que, para cada celda y para cada LED, aplica la explicación anterior. La conmutación de cada LED es independiente para cada conmutación de todos los otros LED, con la condición de que la base de tiempo es la misma para todos los LED (sincronización). Para la siguiente discusión, se asume que se utiliza el esquema de codificación en donde un LED transmite solamente un bit durante cada celda de tiempo; sin embargo, debe ser claro para una persona experta en la técnica que la siguiente explicación también aplica a esquemas donde los LED transmiten múltiples bits por celda de tiempo, en cuyo caso la explicación se relaciona con cada bit individual en tal celda de tiempo. Es particularmente notorio que para la siguiente explicación no es relevante cuál de los esquemas de codificación

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anterior se utilice. Se asume además que el receptor 40 o un controlador 30 es capaz de derivar una señal que representa el contenido de datos de las celdas de tiempo individuales sin estar afectado por el contenido del ciclo de trabajo de las celdas de tiempo.

En cada celda de tiempo, un receptor 40 recibe contribuciones de todos los LED dentro de su alcance, aquellas contribuciones no necesariamente tienen fortalezas de señal mutuamente iguales. En general, es imposible para un receptor determinar dentro de una celda de tiempo, cual LED es el origen de cual porción de la luz como se recibe.

Cada bit transmitido por un LED durante una celda de tiempo se indicará mediante la frase “bit de código”. De acuerdo con la invención, los bits de código de las celdas de tiempo sucesivas en un bloque de tiempo forman juntas una palabra de bloque. La longitud de una palabra de bloque por lo tanto es igual LED bits. Además, cada LED se asocia con una palabra W de código binario de la longitud BL de una manera única, significando que todos los diferentes LED tienen mutuamente diferentes palabras de código. Así, una palabra W de código específica es capaz de identificar un LED específico. Además particularmente las palabras de código binaria de los diferentes LED son ortogonales el uno al otro, lo que significa que, para cada palabra de código, este mantiene que el producto interior entre esa contraseña y cada una de las otras contraseñas es igual a cero, si los “0” son reemplazados por “1”. Así, para un sistema que comprende BL ver diferentes LED, las contraseñas de al menos longitud BL son necesarias, lo cual puede ser derivado adecuadamente por ejemplo de las hileras de una matriz Hadamard de orden BL al reemplazar los elementos de matriz de valor -1 mediante un valor 0.

Además de acuerdo con la invención, cada manejador 21 de fuente se diseña para manejar los correspondientes LED, de tal manera que en cada bloque B de tiempo los bits de código de un LED forman una contraseña W asociada de LED para formar una palabra invertida mod2, donde cada bit “1” se ha remplazado por “0” y cada “0”

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se ha remplazado por “1”. La selección de si un LED emite una secuencia de bit de código que corresponde a su contraseña W asociada o una secuencia de bits de código que corresponden a su palabra invertida mod2

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constituye un bit de usuario único que tiene valor “1” o “0” respectivamente. Así, en cada bloque de tiempo, un LED transmite solamente un bit de usuario. Así, la velocidad de datos de los bits de usuario es inferior que la velocidad de datos de los bits de código por un factor BL.

Asumir que un LED se ha asociado con una contraseña W=11001100. Como se ilustró en la Figura 17 para el bloque B(1) de tiempo, este LED transmite bits de códigos sucesivos 1, 1, 0, 0, 1, 1, 0, 0, en las celdas C(1)-C(8) de tiempo con el fin de transmitir un bit “1” de usuario; como se ilustró en la Figura 17 para el bloque B(2) de tiempo, este LED transmite bits de código 0, 0, 1, 1, 0, 0, 1, 1 sucesivos con el fin de transmitir un bit “0” de usuario.

La Figura 18A muestra una matriz Hadamard de orden 8, y la Figura 18B muestra una matriz de contraseña derivada de esta matriz Hadamard donde cada “-1” se ha remplazado por un “0”. Asumir que un sistema comprende tres LED 11, 12,13, a los cuales las contraseñas de las hileras 2, 3, 8, respectivamente, de esta matriz se han asignado, como se indicara por W(11), W(12), W(13). Asumir además que estos LED envían simultáneamente un “0” un “1” y un “1”, respectivamente, durante cierto bloque de tiempo. Un receptor recibiría entonces (11) + W(12) +

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W(13) durante este bloque de tiempo, es decir, el valor 11312022. Debe ser claro para una persona experta en la técnica que un decodificador (esté este en el detector 40 o en el controlador 30) que tiene conocimiento de la matriz de contraseña del sistema es capaz de decodificar este valor al efectuar una transformación Hadamard, para encontrar que este valor pueda solo originarse del LED que tengan contraseñas 2, 3, 8, respectivamente, la contraseña 2 estando invertida, y así decodificando un “0”, un “1” y un “1”, respectivamente, para los LED 11, 12, 13.

Para este fin, el decodificador puede comprender una pluralidad de filtros de case, cada filtro de case corresponde a un código Hadamard de un LED correspondiente. La salida de tal filtro de case corresponderá al producto de entrada del correspondiente código Hadamard con el valor de la contraseña de señal. Si el valor absoluto de este producto interno es mayor que cierto umbral, se debe concluir que el correspondiente LED ha enviado un bit, mientras que si el valor absoluto de este producto interior es inferior que el umbral, se puede concluir que el correspondiente LED no ha enviado ningún bit.

Por ejemplo, para el segundo filtro de case, el producto interno seria:

(-1, 1, -1, 1, -1, 1, -1, 1) ● (1, 1, 3, 1, 2, 0, 2, 2) = -4

que indican un bit “0 ” para el segundo LED.

Además, para el tercer filtro de case, el producto interior seria:

(-1, -1, 1, 1, -1, -1, 1, 1) ● (1, 1, 3, 1, 2, 0, 2, 2) = +4

que indican un bit “1” para el tercer LED.

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