ES2606006T3 - Elemento de control de memoria y procedimiento de configuración asociado - Google Patents

Elemento de control de memoria y procedimiento de configuración asociado Download PDF

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ES2606006T3 ES11733633.9T ES11733633T ES2606006T3 ES 2606006 T3 ES2606006 T3 ES 2606006T3 ES 11733633 T ES11733633 T ES 11733633T ES 2606006 T3 ES2606006 T3 ES 2606006T3
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Friedrich Eppensteiner
Majid Ghameshlu
Herbert Taucher
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Abstract

Elemento de control de memoria (MC) que se puede emplear en un sistema informático y que en un primer lado (1) en el que se pueden conectar unidades maestras (M1, ..., Mn) del sistema informático comprende al menos una interfaz de usuario (UP1, ..., UPn) con un circuito controlador (UA1, ..., UAn) asociado y en un segundo lado (2) en el que se puede conectar al menos un elemento de memoria (S) del sistema informático comprende una interfaz (MPH) con manejo de protocolo hacia el elemento de memoria (S), y en el que para un control de acceso al elemento de memoria (S) está previsto un circuito digital (AR) para una asignación de recursos de acceso, caracterizado porque está prevista una interfaz de seguridad (SP) adicional hacia un circuito de comprobación (SA) que está preparado para comprobar datos en cuanto a falsificaciones y errores, corregir errores detectados y disparar una alarma en caso de excederse un umbral de error ajustable, y por que está prevista una ventana de dirección de memoria ajustable, dentro de la que datos para la interfaz de seguridad (SP) y el circuito de comprobación (SA) están ajustados como comprobables.

Description

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DESCRIPCION
Elemento de control de memoria y procedimiento de configuracion asociado Campo tecnico
La presente invencion se refiere en general al campo de la tecnologla informatica y sus componentes electronicos y modulos. La presente invencion se refiere a un elemento de control de memoria que se puede emplear en un sistema de ordenador y que en un primer lado comprende al menos una interfaz de usuario con un circuito controlador asociado y en un segundo lado una interfaz con manejo de protocolo para la conexion de al menos un elemento de memoria del sistema informatico. En el elemento de control de memoria esta previsto para un control de acceso tambien un circuito digital para una asignacion de recursos de acceso - un llamado arbitro. Ademas, la invencion se refiere a un procedimiento correspondiente para la configuracion del elemento de control de memoria segun la invencion.
Estado de la tecnica
El campo de la tecnologla informatica que incluye por ejemplo ambitos como la tecnologla digital y la microelectronica, se dedican a la concepcion y la construccion de instalaciones o sistemas que procesan informacion o datos - los llamados ordenadores o sistemas informaticos. En un sistema informatico, por una unidad de procesamiento central (CPU / Central Processing Unit) son ejecutados programas, comandos (por ejemplo, partes de codigo) y/o datos utiles asociados a programas, que forman la base de aplicaciones puestas a disposicion por el sistema informatico, o por otras unidades perifericas (por ejemplo, tarjetas de red, tarjetas de sonido, etc.), por via de un llamado controlador de acceso directo a memoria (controlador DMA), se accede a programas y/o a datos utiles que han de ser procesados.
Estos programas as! como los datos utiles que han de ser procesados se depositan como datos en un elemento de memoria - la llamada memoria central - para poder ser llamados en un momento posterior. A diferencia de un elemento de memoria permanente, no volatil (por ejemplo, EPROM, EEPROM, etc.), a la memoria central puede producirse un acceso mucho mas rapido por ejemplo por la CPU o el controlador DMA, pero la memoria central no tiene la capacidad de que se mantengan datos en caso de un corte de corriente. Como memoria central se usan en la actualidad por ejemplo elementos de memoria como por ejemplo SDRAM DDR2 o DDR3 o elementos de memoria DDR moviles que permiten un procesamiento rapido de datos. La abreviatura DDR corresponde a Double Data Rate y la de SDRAM corresponde a Synchronous Dynamic Random Access Memory.
Para una regulacion de un flujo de datos entre un elemento de memoria como una memoria central y una o varias unidades como por ejemplo CPU, unidades perifericas via DMA, en un sistema informatico se usa habitualmente un elemento de control de memoria que tambien se denomina controlador de memoria. El elemento de control de memoria constituye un modulo propio e incluye funciones para leer y escribir la memoria central (por ejemplo, DRAM, SDRAM DdR, etc.). El elemento de control de memoria garantiza tambien una actualizacion permanente de la memoria central, el llamado refrescamiento, ya que, en caso contrario, se perderlan los datos en la memoria central volatil.
Para la regulacion de los accesos a la memoria central, el elemento de control de memoria presenta un circuito digital propio para una asignacion de recursos de acceso - el llamado arbitro o la llamada logica de arbitracion. Por el arbitro se solucionan y se priorizan conflictos o colisiones de acceso. Esto es necesario por ejemplo cuando, a traves del elemento de control de memoria, varias unidades tales como CPU, controladores DMA, etc., pueden acceder como llamados maestros - es decir, activamente - a un elemento de memoria como la memoria central.
El circuito digital para una asignacion de los controles de acceso, es decir, el arbitro, decide entonces a que maestro se concede acceso. Por arbitracion se entiende por tanto una asignacion de recursos de acceso (por ejemplo, canales de comunicacion, bus de datos, sistemas de bus, etc.) a las diferentes unidades maestras. Por lo tanto, el arbitro es una instancia dentro del elemento de control de memoria, por el que se regula que hardware es el siguiente en poder utilizar un canal de datos (el llamado bus).
Las unidades maestras - es decir, CPU y/o controladores DMA de unidades perifericas estan conectadas - en un primer lado a traves de interfaces de usuario con circuitos controladores asociados - los llamados puertos de usuario - al elemento de control de memoria. En un segundo lado, el elemento de control de memoria presenta una conexion a traves de una interfaz con manejo de protocolo a uno o varios elementos de memoria o a la memoria central.
Por una parte, una creciente integracion de funcionalidades en estructuras semiconductoras o componentes cada vez mas pequenos, por los que quedan formadas unidades como por ejemplo la CPU, el controlador de memoria, la memoria central, etc. de un sistema informatico, puede aumentar por ejemplo una probabilidad de errores. Esto puede conducir sobre todo a falsificaciones de datos transientes especialmente dentro de elementos de memoria
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como por ejemplo memorias centrales. Estas falsificaciones de datos pueden ser provocadas por ejemplo por radiacion cosmica y/o por electromigracion. Las falsificaciones de datos pueden conducir a errores como por ejemplo los llamados errores de un solo bit, errores de bit multiple etc. en datos depositados en memorias centrales y/o en datos /por ejemplo partes de codigo) durante la transferencia a la memoria central.
Por otra parte, especialmente en cuanto a los sistemas informaticos y aplicaciones relevantes para la seguridad, como por ejemplo en la industria automovillstica, en la aeronautica, etc., existen requerimientos cada vez mas severas en cuanto a la seguridad de datos. Sobre todo los datos relevantes para la seguridad deben transferirse y almacenarse con una alta fiabilidad o con la menor tasa de errores posible. Para ello, por ejemplo en la normalizacion internacional segun IEC61508 se definen llamados niveles de requerimientos de seguridad o niveles de integridad de seguridad (SIL). De los niveles de integridad de seguridad a los que se aspira respectivamente resultan principios orientados a la seguridad que han de cumplirse para minimizar un riesgo de fallos de funcionamiento. La IEC61508 es una norma internacional para el desarrollo de sistemas electricos, electronicos y electronicos programables, por los que es realizada una funcion de seguridad, y se emite por la Comision Electrotecnica Internacional (IEC). En sistemas o aplicaciones relevantes para la seguridad, por ejemplo se aspira al cumplimiento de los requerimientos de la llamada SIL3 o SIL4 de la IEC61508.
Para la detection o la correction de errores de datos como un error de un solo bit que se detectan independientemente entre si se emplean por ejemplo procedimientos como el procedimiento de codigo de correccion de errores (procedimiento ECC). El procedimiento ECC es un algoritmo de correccion de errores que se emplea en elementos de memoria para el aseguramiento contra la falsification de datos. De esta manera, se detectan habitualmente errores de un solo bit durante la lectura de los datos y se corrigen durante la entrega a un maestro que accede. Adicionalmente, con este procedimiento tambien se pueden detectar errores multiples. Sin embargo, la deteccion de errores multiples en los datos en un momento en el que estos ya son precisados por una aplicacion no corresponde a los elevados requerimientos de seguridad para sistemas o aplicaciones relevantes para la seguridad, porque ya no se puede reaccionar con la rapidez suficiente a los estados de error producidos. Por ejemplo, ya no se puede realizar con la rapidez adecuada un cambio de sistema a un estado seguro.
Una problematica similar resulta durante un arranque de un sistema informatico o de una aplicacion. Durante ello, partes de codigo o de programa se copian de una memoria permanente (por ejemplo, EEPROM, etc.) a una memoria volatil (por ejemplo, DRAM, SDRAM DDR, etc.). En sistemas relevantes para la seguridad o conformes con la seguridad, para la comprobacion de errores de las partes de codigo transferidas se emplean por ejemplo rutinas de software. Estas rutinas de software leen periodicamente partes de codigo por templo durante el arranque y las comprueban mediante una comprobacion clclica de redundancia - el llamado Cyclic Redundancy Check (CRC) - en cuanto a errores de un solo bit y errores de bit multiple. La CRC esta concebida de tal forma que se descubran con una alta probabilidad errores durante la transferencia de datos. La rutina de software por ejemplo forma un llamado bloque CRC y lo compara con un valor CRC teorico predefinido. Sin embargo, este procedimiento conduce a una reduction del rendimiento del sistema informatico, especialmente de la CPU, y a una considerable carga de los canales de comunicacion del sistema - especialmente en los llamados sistemas de un solo chip en los que todas o una gran parte de las funciones del sistema estan integradas en una plataforma o en un chip.
La publication US-A-2010/0185897 corresponde al preambulo de la reivindicacion 1.
Exposition de la invention
Por lo tanto, la invencion tiene el objetivo de proporcionar un elemento de control de memoria segun la reivindicacion 1 que se pueda emplear en un sistema informatico, as! como un procedimiento asociado para la configuration del elemento de control de memoria, mediante los que de manera sencilla sean posibles una comprobacion a tiempo de datos o de areas de datos predefinidas, en cuanto a falsificaciones del contenido de memoria, cumpliendo altos requisitos de seguridad y sin reduccion del rendimiento.
Este objetivo se consigue mediante un elemento de control de memoria del tipo indicado al principio, estando prevista una interfaz de seguridad adicional hacia un circuito de comprobacion que esta preparado para comprobar datos (por ejemplo, datos almacenados, partes de codigo almacenadas, etc.) en cuanto a falsificaciones, especialmente en cuanto a llamadas falsificaciones y errores transientes (por ejemplo, errores multiples, errores de bloque CRC, etc.) que pueden producirse respectivamente dentro de modulos de memoria, para corregir errores detectados y/o para provocar en caso de excederse umbrales de error ajustables un cambio del sistema a un estado seguro.
El aspecto principal de la solution propuesta consiste en que contenidos de memoria como por ejemplo datos, partes de codigo, etc., se comprueban de forma precoz en cuanto a su consistencia. Falsificaciones producidas por ejemplo por electromigracion, radiaciones cosmicas etc. y que pueden conducir a errores de contenidos de memoria (por ejemplo, errores de un solo bit, errores de bit multiple, errores de bloque CRC, etc.) son detectados ya por el hardware y por tanto se identifica de manera precoz un posible fallo de comportamiento de aplicaciones o del sistema. De esta manera, mediante el uso del elemento de control de memoria segun la invencion puede
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mantenerse estable o incluso incrementarse el rendimiento del sistema. Adicionalmente, se cumplen mejor tambien elevados requisitos de seguridad como por ejemplo el nivel de integridad de seguridad (SIL) 2, 3 o 4 segun la normalizacion internacional segun IEC61508, ya que se pueden corregir errores individuales como por ejemplo un error de un solo bit y el sistema conmuta mas rapidamente a un estado seguro en caso de errores como por ejemplo numerosos errores de un solo bit, errores multiples, errores de bloque CRC.
Resulta ventajoso si esta prevista una ventana de direccion de memoria ajustable, dentro de la que esten ajustados como comprobables datos o partes de codigo para la interfaz de seguridad y el circuito de comprobacion. De esta manera, para la interfaz de seguridad y el circuito de comprobacion asociado se predefine un area de memoria, dentro de la que datos y/o partes de codigo que por ejemplo durante el arranque de un sistema se copian de un elemento de memoria permanente (por ejemplo, EEPROM, etc.) a un elemento de memoria volatil (por ejemplo, DRAM, SRAM DDR, etc.), se comprueban en cuanto a falsificaciones y/o errores como por ejemplo errores de un solo bit, errores de bit multiple, errores de bloque CRC, etc. De esta manera, la comprobacion se puede limitar de manera sencilla en cuanto a los datos y/o las partes de codigo relevantes para la seguridad.
Tambien resulta ventajoso si al exceder uno de los umbrales de error ajustables se puede disparar una alarma. De esta manera, al emplear el elemento de control de memoria segun la invencion en un sistema se pueden conseguir mejor y de manera sencilla diferentes requisitos de seguridad como por ejemplo niveles de integridad de seguridad (por ejemplo, SIL2, SIL3, etc.).
En una forma de realizacion preferible del elemento de control de memoria segun la invencion esta previsto que se puede ajustar una duracion de tiempo para la comprobacion de la ventana de direccion de memoria en la interfaz de seguridad y el circuito de comprobacion asociado. Mediante un ajuste de la duracion de tiempo dentro de la que debe concluir habitualmente periodicamente la comprobacion del area de memoria predefinida, se pueden conseguir mejor tambien diferentes requisitos de seguridad como por ejemplo niveles de integridad de seguridad (por ejemplo, SIL2, SIL3, etc.) importantes por ejemplo en sistemas relevantes para la seguridad en ambitos como por ejemplo la industria automovillstica, la industria o la aeronautica. Adicionalmente, de esta manera se detectan de manera precoz falsificaciones y errores en datos y/o partes de codigos relevantes para la seguridad. Por lo tanto, el sistema puede reaccionar rapidamente y conmutar a un estado seguro.
En otra forma de realizacion del elemento de control de memoria segun la invencion tambien resulta ventajoso si la comprobacion de la ventana de direccion de memoria puede ser realizada periodicamente por la interfaz de seguridad y el circuito controlador asociado.
El objetivo mencionado se consigue tambien mediante un procedimiento segun la reivindicacion 4, mediante el que el elemento de control de memoria segun la invencion se puede configurar de manera sencilla, siendo ajustada en la interfaz de seguridad y en el circuito de comprobacion asociado la duracion de tiempo de la comprobacion de la ventana de direccion de memoria como valor teorico que se deduce por ejemplo de los requisitos de seguridad predeterminados para un sistema. El valor teorico se usa por ejemplo durante el funcionamiento para determinar una prioridad adecuada para la asignacion de recursos de acceso - una llamada prioridad de arbitro - para la interfaz de seguridad y el circuito de comprobacion asociado.
El aspecto principal del procedimiento para la configuracion del elemento de control de memoria segun la invencion consiste en que en caso de un comportamiento no Integramente conocido de aplicaciones en un sistema se predefine un valor teorico para la duracion de tiempo de la comprobacion. Este valor teorico se deduce por ejemplo de especificaciones y requisitos de seguridad para el sistema y debe perjudicar lo menos posible o solo ligeramente el rendimiento del sistema. La interfaz de seguridad y el circuito de comprobacion asociado intentan alcanzar en un primer paso con la menor prioridad de arbitro el valor teorico de la duracion de tiempo para la comprobacion. Si no se alcanza el valor teorico de la duracion de tiempo con esta prioridad de arbitro, la prioridad de arbitro es adaptada automaticamente por la interfaz o el circuito de comprobacion asociado hasta que se cumpla el valor teorico.
En otra forma de realizacion, para la configuracion del elemento de control de memoria tambien puede ser ventajoso que una duracion de tiempo maxima para la comprobacion de la ventana de direccion de memoria se deduzca de condiciones marco, especialmente de especificaciones de seguridad. Entonces, sobre la base de test o analisis emplricos se estiman secuencias de aplicaciones y caracterlsticas de arbitracion de la interfaz de seguridad y del circuito de comprobacion asociado y a partir de ello se determina la prioridad adecuada para la asignacion de recursos de acceso, es decir, una prioridad de arbitro correspondiente, para la interfaz de seguridad y el circuito de comprobacion asociado. Dicha prioridad de arbitro se parametriza entonces en el elemento de control de memoria segun la invencion.
De esta manera, la duracion de tiempo para la comprobacion se puede adaptar de manera ideal a las condiciones marco para el sistema correspondiente como por ejemplo especificaciones de seguridad, el comportamiento de aplicaciones en el sistema, caracterlsticas de arbitracion de la interfaz de seguridad y del circuito de comprobacion asociado etc. A partir de las condiciones marco y las caracterlsticas se puede determinar entonces de manera sencilla una prioridad de arbitro para la interfaz de seguridad y el circuito de comprobacion asignado, en la que se
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cumpla de forma segura la duracion de tiempo maxima determinada para la comprobacion. Dicha prioridad de arbitro se parametriza entonces fijamente en el elemento de memoria segun la invention. De esta manera, la duracion de tiempo de la comprobacion se ajusta de forma indirecta a traves de la prioridad de arbitro de la interfaz de seguridad y del circuito controlador asociado. De esta manera, se pueden conseguir mejor por una parte las especificaciones de seguridad y por otra parte se consigue mantener lo mas reducida posible la influencia del rendimiento del sistema por el elemento de control de memoria segun la invencion. Tambien existe la posibilidad de realizar en este procedimiento de configuration de forma separada entre si los requisitos y los ajustes para la comprobacion de datos y de codigos.
Breve description del dibujo
A continuation, la invencion se describe a tltulo de ejemplo con la ayuda de la figura 1 adjunta que muestra a tltulo de ejemplo y esquematicamente una estructura del primer elemento de control de memoria segun la invencion.
Realization de la invencion
En la figura 1 esta representado esquematicamente y a tltulo de ejemplo un elemento de control de memoria MC que comprende un circuito digital y elementos para controlar un flujo de datos de y a un elemento de memoria S. El elemento de control de memoria Me puede estar realizado como circuito integrado o chip o estar integrado en otro circuito integrado o chip.
Para una gestion de accesos de lectura y de escritura a un elemento de memoria S, el elemento de control de memoria MC presenta un circuito digital AR para una asignacion de recursos de acceso (por ejemplo, canales de comunicacion, bus de datos, sistema de bus, etc.). Este circuito digital AR se denomina por ejemplo tambien como llamado arbitro o logica de arbitration, por el que se resuelven o se priorizan conflictos de acceso o colisiones de acceso al elemento de memoria S. Para ello, el arbitro AR da por ejemplo llamadas prioridades de arbitro para unidades maestras M1 a Mn que acceden al elemento de memoria S, como por ejemplo CPU, controladores DMA de unidades perifericas etc. El circuito digital AR o el arbitro AR es por tanto una instancia dentro del elemento de control de memoria MC, que regula cual es la siguiente unidad de hardware o maestra M1 a Mn en poder utilizar un canal para transferencias de datos del/al elemento de memoria S.
Las unidades maestras M1 a Mn como por ejemplo CPU, controladores DMA, pueden conectarse en un primer lado 1 del elemento de control de memoria Mc a traves de interfaces de usuario UP1 a UPn con circuitos controladores UA1 a UAn asociados. Por las interfaces de usuario UP1 a UPn con circuitos controladores UA1 a UAn asociados, las unidades maestras M1 a Mn son conectadas al arbitro AR del elemento de control de memoria MC. Las interfaces de usuario UP1 a UPn con circuitos controladores UA1 a UAn asociados tambien se denominan como llamados puertos de usuario del elemento de control de memoria MC, que constituyen interfaces de hardware que son excitadas por via de canales de comunicacion (por ejemplo, sistema de bus, etc.) a traves de llamadas direcciones de puerto. Para el control de acceso a la memoria, las interfaces de usuario UP1 a UPn con circuitos controladores UA1 a UAn asociados son arbitradas por el arbitro AR segun diferentes procedimientos (por ejemplo prioridades, Round Robin, etc.).
En un segundo lado 2, el elemento de control de memoria MC presenta una conexion a traves de una interfaz MPH con manejo de protocolo a al menos un elemento de memoria S. Dicho elemento de memoria S habitualmente es una llamada memoria volatil como por ejemplo DRAM, SDRAM DDR, etc., que se usan por ejemplo como llamadas memorias centrales en sistema informaticos.
Adicionalmente, el elemento de control de memoria MC presenta una interfaz de seguridad SP con un circuito de comprobacion SA asociado. La interfaz de seguridad SP con el circuito de comprobacion SA asociado que esta conectado al circuito digital AR para una asignacion de recursos de acceso, participa en la arbitracion por el elemento de memoria S. La interfaz de seguridad SP as! como el circuito de comprobacion SA asociado estan preparados para comprobar datos y/o partes de codigo por ejemplo en cuanta o a falsificaciones y errores transientes (por ejemplo, errores de un solo bit, errores de bit multiple, errores de bloque CRC).
Puede estar predefinida una ventana de direction de memoria ajustable, dentro de la que datos y/o partes de codigo son comprobados habitualmente periodicamente por la interfaz de seguridad SP con circuito de comprobacion SA asociado. Es decir que puede estar definida un area de direccion - la ventana de direccion de memoria - del elemento de memoria S, en la que por ejemplo estan almacenados datos y/o partes de codigo relevantes para la seguridad. Estos datos son examinados entonces en cuanto a errores por la interfaz de seguridad SP o el circuito de comprobacion SA asociado. En el caso de datos, por ejemplo durante la comprobacion por la interfaz de seguridad SP con circuito de comprobacion SA asociado se pueden corregir errores de un solo bit encontrados. De esta manera, se evita que estos conduzcan posteriormente a errores multiples. Una gran cantidad de errores de un solo bit o errores multiples detectados ya no son corregidos por la interfaz de seguridad SP con circuito de comprobacion SA asociado, sino que al excederse puntos de error ajustables se produce un cambio del sistema a un estado
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seguro. Igualmente, los errores de bloque CRC durante la comprobacion de partes de codigo por la interfaz de seguridad SP con circuito de comprobacion SA asociado conducen a un cambio del sistema a un estado seguro. Adicionalmente, al excederse uno de los umbrales de error ajustables en el elemento de control de memoria MC tambien puede estar previsto que por ello se dispare una alarma.
Adicionalmente, en la interfaz de seguridad SP con circuito de comprobacion SA asociado del elemento de control de memoria MC segun la invencion puede estar previsto que se pueda ajustar una duracion de tiempo - un llamado perlodo de chequeo - para la comprobacion - habitualmente periodica - de la ventana de direccion de memoria. Esta duracion de tiempo se puede determinar mediante un procedimiento para la configuracion del elemento de control de memoria MC a partir de una estimacion del comportamiento de aplicaciones y a partir de condiciones marco (por ejemplo, especificaciones de seguridad) para el sistema informatico en el que se emplea el elemento de control de memoria MC.
Por ejemplo, si el comportamiento de las aplicaciones que se ejecutan en el sistema informatico no es completamente conocido o evaluable, la duracion de tiempo o el perlodo de chequeo necesario para la comprobacion se ajusta como valor teorico en la interfaz de seguridad SP con circuito de comprobacion SA asociado, siendo deducido dicho valor teorico a partir de las especificaciones y los requisitos de seguridad para el sistema informatico. A continuacion, sobre la base del valor teorico se determina una prioridad de arbitro adecuada para la interfaz de seguridad SP con circuito de comprobacion asociado SA. Durante la comprobacion de datos y/o de partes de codigo, la interfaz de seguridad SP con circuito de comprobacion SA asociado intenta en primer lugar alcanzar con la menor prioridad de arbitro el valor teorico del perlodo de chequeo. Si no se cumple el valor teorico, la interfaz de seguridad SP con circuito de comprobacion SA asociado incrementa la prioridad de arbitro automaticamente hasta que se alcance el valor teorico para la duracion de tiempo o el perlodo de chequeo. La menor prioridad de arbitro como prioridad de inicio o un incremento sucesivo de la prioridad de arbitro de la interfaz de seguridad SP con circuito de comprobacion SA asociado se elige para que se influya lo menos posible en el rendimiento del sistema informatico.
Si el comportamiento de aplicacion en el funcionamiento real del sistema informatico con el elemento de control de memoria MC segun la invencion se puede predecir o evaluar bien o si este se determino por ejemplo con la ayuda de test y/o analisis emplricos, a partir de ello se puede deducir por ejemplo una duracion de tiempo maxima para la comprobacion de la ventana de direccion de memoria a partir de condiciones marco como por ejemplo especificaciones de seguridad. Durante ello, se tienen en consideracion secuencias de aplicaciones cumpliendo todos los llamados "corner cases" as! como diferentes caracterlsticas de arbitracion de la interfaz de seguridad SP y del circuito de comprobacion SA asociado. A partir de ello se determina entonces la prioridad de arbitro adecuada para la interfaz de seguridad SP y el circuito de comprobacion SA asociado, con la que se pueda cumplir de manera segura la duracion de tiempo maxima determinada para la comprobacion (perlodo de chequeo). Dicha prioridad de arbitro se parametriza entonces fijamente para un funcionamiento real en el elemento de control de memoria MC o en la interfaz de seguridad SP con circuito de comprobacion SA asociado. Para el caso de que con la prioridad de arbitro ajustada se exceda una vez la duracion de tiempo maxima para la comprobacion, puede estar previsto por ejemplo en el elemento de control de memoria MC que se dispare una alarma.
De esta manera, con un comportamiento de aplicacion evaluable, la duracion de tiempo de la comprobacion o el perlodo de chequeo pueden optimizarse de forma indirecta a traves de la prioridad de arbitro para la interfaz de seguridad SP con circuito de comprobacion SA asociado y se puede optimizar la influencia del elemento de control de memoria MC en el rendimiento del sistema informatico. Adicionalmente, se pueden cumplir tambien requisitos de seguridad exigidos o predefinidos, y ajustes para una comprobacion de datos pueden realizarse por separado de una comprobacion de partes de codigo.

Claims (5)

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    REIVINDICACIONES
    1. Elemento de control de memoria (MC) que se puede emplear en un sistema informatico y que en un primer lado (1) en el que se pueden conectar unidades maestras (M1, Mn) del sistema informatico comprende al menos una interfaz de usuario (UP1, ..., UPn) con un circuito controlador (UA1, ..., UAn) asociado y en un segundo lado (2) en el que se puede conectar al menos un elemento de memoria (S) del sistema informatico comprende una interfaz (MPH) con manejo de protocolo hacia el elemento de memoria (S), y en el que para un control de acceso al elemento de memoria (S) esta previsto un circuito digital (AR) para una asignacion de recursos de acceso, caracterizado porque esta prevista una interfaz de seguridad (sp) adicional hacia un circuito de comprobacion (SA) que esta preparado para comprobar datos en cuanto a falsificaciones y errores, corregir errores detectados y disparar una alarma en caso de excederse un umbral de error ajustable, y por que esta prevista una ventana de direccion de memoria ajustable, dentro de la que datos para la interfaz de seguridad (SP) y el circuito de comprobacion (SA) estan ajustados como comprobables.
  2. 2. Elemento de control de memoria (MC) segun la reivindicacion 1, caracterizado porque se puede ajustar una duracion de tiempo para la comprobacion de la ventana de direccion de memoria en la interfaz de seguridad (SP) y en el circuito de comprobacion (SA) asociado.
  3. 3. Elemento de control de memoria (MC) segun una de las reivindicaciones 1 o 2, caracterizado porque la comprobacion de la ventana de direccion de memoria puede ser realizada periodicamente por la interfaz de seguridad (SP) y el circuito de comprobacion (SA) asociado.
  4. 4. Procedimiento para la configuracion de un elemento de control de memoria (MC) segun las reivindicaciones 1 a 3, caracterizado porque se ajusta una duracion de tiempo de una comprobacion de la ventana de direccion de memoria como valor teorico en la interfaz de seguridad (SP) y en el circuito de comprobacion (SA) asociado, y a partir de ello se determina una prioridad adecuada para la asignacion de recursos de acceso, una llamada prioridad de arbitro, para la interfaz de seguridad (SP) y el circuito de comprobacion (SA) asociado.
  5. 5. Procedimiento para la configuracion de un elemento de control de memoria (MC) segun las reivindicaciones 1 a 4, caracterizado porque una duracion de tiempo maxima para la comprobacion de la ventana de direccion de memoria se deduce de condiciones marco, y por que entonces, sobre la base de test se determinan secuencias de aplicaciones teniendo en consideracion caracterlsticas de arbitracion de la interfaz de seguridad (SP) y del circuito de comprobacion (SA) asociado, por que despues, sobre la base de las secuencias de aplicacion se determina la prioridad de arbitro adecuada para la interfaz de seguridad (SP) y el circuito de comprobacion (SA) asociado, y por que entonces esta prioridad de arbitro determinada se parametriza fijamente.
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