ES2590730T3

ES2590730T3 - Velocidad de respuesta programable de lazo de seguimiento de fase

Info

Publication number: ES2590730T3
Application number: ES14187063.4T
Authority: ES
Inventors: Justin Walraven
Original assignee: Thomas and Betts International LLC
Current assignee: ABB Installation Products International LLC
Priority date: 2013-10-08
Filing date: 2014-09-30
Publication date: 2016-11-23
Anticipated expiration: 2034-09-30
Also published as: EP2860873A1; MX342336B; US9350362B2; EP2860873B1; US20150097602A1; MX2014011819A

Abstract

Un sistema (100), que comprende a: Un primer lazo de seguimiento de fase (PLL - phase-locked loop) (120) configurado para: Recibir a una señal de entrada, Generar a una primera emisión identificando a una secuencia asociada con una señal de entrada, y generar a una 2ª emisión identificando la información de fases asociada con la señal de entrada, Donde el sistema se caracteriza por: un limitador de cambios de frecuencias (140) acoplado al primer PLL (120) y configurado para: recibir a la primera emisión del primer PLL (120), determinar si la frecuencia de la primera emisión está cambiando a una tasa mayor que la tasa predeterminada, y generar a una primera señal que indica si la frecuencia está cambiando a una tasa mayor que la tasa predeterminada; y Un 2º PLL (130) configurado para: recibir la primera señal del limitador de cambios de frecuencias (140), recibir la 2ª emisión del primer PLL (120), y generar a una señal de salida que identifica a la información de ángulos o fases que se basa en la primera señal y en la 2ª emisión.

Description

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Velocidad de respuesta programable de lazo de seguimiento de fase Descripcion

[0001] Un lazo de seguimiento de fase (PLL - phase-locked loop) que genera una senal de salida cuya fase esta relacionada a la fase de una senal de entrada. Sistemas convencionales que incluyen a PLLs, a menudo incluyen a un filtro de control que establece el ancho de banda el cual sera seguido por circuito PLL en lo que se refiere a los cambios de frecuencia de la senal de entrada.

[0002] Una debilidad al usar a aquellos PLLs es que la tasa de cambio de frecuencia (denominada la tasa maxima de cambios de voltaje) no es especificada precisamente. Es decir, la tasa maxima de cambios de voltaje se establece aproximadamente puesto que la relacion entre la tasa maxima de cambio de voltaje y el ancho de banda del filtro de control no es lineal. Otra debilidad al usar a aquellos PLLs es que la tasa maxima de cambios de voltaje es comunmente un llmite “suave” y no un llmite firme. Consecuentemente, incluso si la tasa maxima de cambio de voltaje promedio durante un periodo de tiempo es igual a la tasa deseada maxima de cambios de voltaje durante un perlodo de tiempo, existiran, comunmente, instantes en los cuales la tasa maxima de cambios de voltaje sera mas alta que la tasa maxima deseada de cambios de voltaje y existiran momentos en los cuales la tasa maxima de cambios de voltaje sera mas baja que la tasa maxima deseada de cambios de voltaje.

[0003] US 5,541,959 presenta metodos y aparatos para la cancelacion de interferencia de sistemas electricos, en los cuales lazos de seguimiento de fases son utilizados. US 2008/218278 A1 presenta un medio para controlar la tasa maxima de cambios de voltaje de un lazo de seguimiento de fase. US 5,473,533 presenta metodos y aparatos para un bloqueo coherente de fases y de frecuencias optimizado para sistemas digitales. EP 1 229 653 A1 presenta un filtro de lazos de retroalimentacion con un limitante de la tasa maxima de cambios de voltaje.

DESCRIPCION BREVE DE LOS ESQUEMAS

[0004]

La figura 1 es un diagrama general de bloques de un sistema de lazo de seguimiento de fase de acuerdo a una seccion de ejemplo;

La figura 2 es un diagrama de bloques de comprobacion y de normalizacion de la figura 1 que es consistente con una implementacion de ejemplo;

La figura 3 es un diagrama del bloque de comparacion de la figura 2 de acuerdo a una implementacion de ejemplo;

La figura 4 es un diagrama de bloques de un PLL de ejemplo que podrla ser utilizado en conexion con los bloques PLL de la figura 1 de acuerdo a una implementacion de ejemplo;

La figura 5 es un diagrama de bloques del limitador de la tasa maxima de cambios de voltaje de la figura 1 de acuerdo a una implementacion de ejemplo; y

La figura 6 es un diagrama de flujo que ilustra a procesos de ejemplo con el sistema de la figura uno. DESCRIPCION DETALLADA DE SECCIONES PREFERIDAS

[0005] La siguiente descripcion detallada se refiere a los esquemas adjuntos. Los mismos numeros referenciales en diferentes esquemas podrlan identificar al mismo o a elementos similares. Ademas, la siguiente descripcion detallada no limita al invento.

[0006] Las secciones aqul descritas suministran a un sistema/circuito de lazo de seguimiento de fase con una tasa maxima de cambios de voltaje limitada, el cual podrla ser programable. En una implementacion, un primer PLL recibe a una senal de entrada normalizada y emite una senal de frecuencia a un limitador de tasas maximas de cambios de voltaje. El imitador de la tasa maxima de cambios de voltaje determina si la frecuencia esta cambiando a niveles mas altos que una tasa maxima de cambios de voltaje, y, si no fuese asl, el limitador de la tasa maxima de cambios de voltaje genera a una senal de indicacion de bloqueo. Un 2° PLL recibe la senal de indicacion de bloqueo y genera informacion del angulo de salida que se basa en la senal emitida del primer PLL cuando la senal de indicacion de bloqueo se encuentra activa. La informacion del angulo de salida podrla ser suministrado a otro sistema. En otra implementacion, cuando la indicacion de bloqueo se encuentra activa durante un monto predeterminado de tiempo, la informacion del angulo de salida podrla ser utilizada por el otro sistema para realizar una accion de control. Por ejemplo, el otro sistema podrla utilizar la informacion de angulo y la indicacion de bloqueo para suministrar una senal de salida que esta sincronizada con (por ejemplo, sigue la fase) del angulo de salida.

[0007] La figura 1 es un diagrama de bloques de un sistema de lazo de seguimiento de fase (PLL - phase-locked loop) con una tasa maxima de cambios de voltaje 100 de acuerdo a una implementacion de ejemplo. En referencia a la figura 1, el sistema 100 incluye a un bloque de comprobacion y normalizacion de senales 110, a un PLL 120, a un PLL 130, a un limitador de tasas maximas de cambio de voltaje 140, a un sumador 142, a un bloque de valores absolutos 144, a un bloque de comparacion 150 y a un bloque de retrasos acumulados 160. La configuracion de ejemplo ilustrada en la figura 1 se suministra por simplicidad. Deberla entenderse que el sistema 100 podrla incluir mas o menos componentes que los que estan ilustrados en la figura 1. El sistema 100 podrla operar para controlar a

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la tasa maxima de cambios de voltaje de una senal de salida que se basa en una senal de entrada.

[0008] Por ejemplo, en un suministro de energla ininterrumpido (UPS - uninterruptible power supply ) de conversion con una fuente de energla alterna (por ejemplo, un generador), el inversor o la emision de salida estandar del sistema UPS no debe seguir la fase de la fuente alterna de energla (por ejemplo, debe estar sincronizada con la fuente alterna de energla) en el caso de que el conmutador estatico del sistema UPS deba cambiar a la senal de salida proveniente del inversor a una fuente alterna de energla. Sin embargo, si la fuente/llnea alterna de energla tiene voltaje de baja calidad y/o un voltaje que cambia rapidamente de frecuencia, no es deseable que el inversor del sistema UPS siga a la fase de la fuente alterna de energla de cerca, puesto que esto causarla que la senal de salida del inversor tenga voltaje de baja calidad u otros problemas. Por lo tanto, el sistema 100 opera para tener una tasa maxima de cambios de voltage para que, bajo circunstancias normales, el inversor del sistema UPS (no se muestra en la figura 1) siga a la fase de la fuente alterna de energla, pero bajo condiciones transitorias en las que el voltaje de la fuente alterna de energla cambia rapidamente o cuando la calidad del voltaje de la fuente alterna de energla es baja, el inversor no sigue la fase de la fuente alterna de energla. Cuando la frecuencia de la fuente alterna de energla para de cambiar rapidamente y el nivel de la senal cumpla con un llmite mlnimo, el inversor seguira a la fase de la fuente alterna de energla, tal como se describe en detalle mas adelante.

[0009] El bloque de revision y normalization de senales 110 opera para determinar si una senal de entrada cumple con el valor llmite mlnimo (por ejemplo, un nivel mlnimo de voltaje). Por ejemplo, el bloque de comprobacion y de normalizacion de senales 110 determina si el nivel de voltaje de una senal esta por sobre o por debajo del llmite. En una implementation de ejemplo, la senal de entrada representa a una senal de voltaje asociada con una fuente alterna de energla que es aplicada a un sistema UPS. En otras implementaciones, la senal de entrada representa otros tipos de senales de entrada que podrlan ser monitoreados. El valor llmite mlnimo/llmite inferior especlfico asociado con la senal de entrada se basa en la section especlfica en el cual el sistema 100 esta siendo utilizado.

[0010] El bloque de comprobacion y normalizacion de senales 110 tambien opera para normalizar la senal de entrada recibida a un nivel predeterminado. Por ejemplo, el bloque de comprobacion y normalizacion de senales 110 podrla recibir a una senal de entrada sinusoidal representada por Msin(wt), tal como se presento en la figura 1, donde M representa la magnitud de la senal de entrada sinusoidal, y dicho bloque emite a una sena representada por sin(wt). En una implementacion de ejemplo, la senal de entrada representa a un voltaje asociado con la llnea alterna de suministro de energla. En este caso, el bloque de comprobacion y de normalizacion de senales 110 normaliza a la senal de entrada a una ganancia unitaria (por ejemplo, una onda sinusoidal que varla en amplitud desde -1 a 1).

[0011] La figura 2 ilustra a una implementacion de ejemplo de un bloque de comprobacion y normalizacion de senales 110. Tal como se ilustro en la figura 2, el bloque de comprobacion y de normalizacion de senales 110 incluye a un bloque de media cuadratica (RMS - root mean square) 202, a un bloque de comparacion 204, a un bloque del llmite RMS inferior 206 y a un bloque divisor 208. Tal como se ilustro en la figura 2 y tal como se menciono anteriormente en relation a la figura 1, la senal de entrada podrla ser una senal de entrada sinusoidal representada por Msin(wt), donde M representa la magnitud de la senal de entrada sinusoidal. El bloque RMS 202 recibe la senal de entrada y calcula el valor RMS de la senal de entrada. Por ejemplo, el bloque rMs podrla calcular la media aritmetica de la ralz cuadrada (es decir, el promedio) de los cuadrados de la funcion que define a la senal/forma de onda de entrada continua (es decir, Msin(wt)). El bloque de comparacion 204 compara a la senal de salida del valor RMS mediante el bloque RMS 202 a un llmite inferior y a un valor de histeresis para determinar si el valor RMS esta por sobre el valor del llmite/umbral inferior.

[0012] Por ejemplo, la figura 3 ilustra una representation esquematica del bloque de comparacion 204. En referencia a la figura 3, el bloque de comparacion 204 incluye a un bloque de interaccion/no interaction 302. El bloque de interaccion/no interaccion 302 recibe al valor de interaccion/no interaccion, que corresponde al llmite inferior de la senal de entrada. Es decir, el valor de interaccion/no interaccion corresponde a un llmite inferior por debajo del cual, la senal de entrada no tiene el suficiente nivel para ser utilizada. El bloque de interaccion/no interaccion 302 tambien recibe la senal de entrada (por ejemplo, Msin(wt)), compara a la senal de entrada con el valor llmite y emite una senal que tiene un valor booleano que indica si la senal de entrada esta por sobre el valor llmite. El bloque de interaccion/no interaccion 302 tambien recibe retroalimentacion que representa a la senal de salida actual del bloque de interaccion/no interaccion 302 para evitar “parloteo” o un cambio rapido de la senal de salida. Por ejemplo, el bloque de interaccion/no interaccion 302 podrla emitir a un valor de no interaccion (por ejemplo, un “0”) incluso cuando la senal de entrada esta por sobre el valor llmite, si la senal entrada cambia rapidamente desde un valor por sobre el llmite inferior a un valor por debajo del llmite inferior. Si la senal de salida esta por sobre el llmite inferior y la senal de salida no esta cambiando/alternandose rapidamente, el bloque de interaccion/no interaccion 302 podrla emitir una senal con un valor de interaccion (por ejemplo, un “1”).

[0013] Refiriendonos otra vez a la figura 2, el bloque de comparacion 204 emite la determination de la comparacion al bloque de llmite inferior RMS 206 que remite la senal a un bloque divisor 208. El bloque del llmite inferior RMS tambien remite a la magnitud de la senal de entrada al bloque divisor 208. El bloque divisor 208 normaliza la senal de entrada. Por ejemplo, el bloque divisor 208 podrla dividir la magnitud de la senal mediante el valor RMS calculado por el bloque RMS 202 multiplicado por la ralz cuadrada de 2 para normalizar a la senal de entrada. En una implementacion, el bloque divisor 208 normaliza a la senal para que tenga una ganancia unitaria, representada como

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sin(wt), tal como se menciono anteriormente en relacion a la figura 1. El bloque divisor 208 tambien podrla emitir a una senal booleana 210 que indica si la senal de entrada esta por sobre el llmite inferior (tambien referido como nivel mlnimo), ilustrado en la figura 2. Por ejemplo, un valor booleano de “1” podrla indicar que la senal de entrada esta por sobre el llmite/umbral inferior y un valor booleano de “0” podrla indicar que la senal no esta por sobre el llmite/umbral inferior. El PLL 120 utiliza a la senal booleana como la senal “activa”, tal como se describe mas adelante.

[0014] en relacion nuevamente a la figura uno, el PLL 120 recibe a la senal normalizada representada por sin(wt) y a la senal booleana que indica si la senal esta por sobre el llmite mlnimo. El PLL 120 utiliza a la senal booleana como una senal “activa”. Es decir, cuando el PLL 120 recibe a un “1” del bloque de comprobacion y de normalization de senales 110, el PLL 120 podrla operar en conjunto con un limitador de la tasa maxima de cambios de voltaje 140 y el PLL 2, tal como se describe mas adelante. Cuando el valor booleano es de “0”, lo cual indica que la senal de entrada esta por debajo del nivel mlnimo establecido por el usuario, el PLL 120 emite una senal con la frecuencia nominal igual a la frecuencia de salida, lo cual vuelve efectivamente al PLL 120 en una rampa de libre ejecucion que va desde 0 hasta 2n con la frecuencia nominal. Cuando la senal de entrada se eleva por sobre el nivel mlnimo (es decir, el valor booleano es “1”), el PLL 120 vuelve a monitorear a la senal de entrada, tal como se describe mas adelante.

[0015] La figura 4 ilustra al PLL 120 (y al PLL 130) de acuerdo a una implementation de ejemplo. En referencia a la figura 4, el PLL 120 (y el PLL 130) incluye a un bloque sumador 402, a un bloque multiplicador 404, a un filtro 406 (tambien denominado bloque filtro 406), a un controlador 408 (tambien denominado como bloque controlador 408), a un bloque de saturation 410, a un bloque de activation 412, a un bloque sumador 414, a un bloque de saturation 416, a un bloque de integration 418, a un bloque de envoltura 420, a un bloque de coseno 422 y a un bloque de seno 424. En una implementacion, el PLL 120 tiene un ancho de banda grande y tiene la capacidad de monitorear a la senal de entrada a traves de transeuntes muy rapidos. Adicionalmente, el pLl 130 podrla tener un ancho de banda mas bajo y podrla ser mas lento que el PLL 120. El PLL 130 podrla operar para seguir a la senal de salida de la fase mediante el PLL 120 cuando la frecuencia de la senal de salida del PLL 120 no este cambiando a una tasa mas alta que la tasa maxima programable de cambio de voltaje, tal como se describe en mayor detalle mas adelante.

[0016] El PLL 120/130 funciona similarmente a PLLs convencionales con la adicion de una frecuencia nominal en el PLL, la multiplication de la senal booleana “activa” con la senal de error y la saturacion del controlador (por medio del bloque de saturacion 410) y la senal de salida (por medio del bloque de saturacion 416).

[0017] El bloque sumador 402, el bloque multiplicador 404, el bloque de coseno 422 y el bloque de seno 424 funcionan como un detector de fases para el PLL 120/130. Los bloques 402 y 404 operan para comparar a las 2 senales de entrada y producir a una senal de error o de salida que es proporcional a la diferencia de fases entre las 2 senales. En referencia a la figura 4, la senal de entrada (por ejemplo, sin(wt) para el PLL 120) es comparada con la senal de salida del bloque seno 424. El bloque seno 424 genera al seno asociado con la senal 430, el cual es suministrado de vuelta desde el bloque de integracion 418 y el bloque de envoltura 420. La senal 430 identifica al angulo de salida del PLL 120/130, tal como se describe en mas detalle mas adelante, y el bloque seno 424 determina el seno del angulo de salida. La senal de salida del bloque sumador 404 es multiplicado por la senal de salida del bloque coseno 422. El bloque coseno 422 opera para generar al coseno del angulo de salida a partir de la senal 430. La senal de salida del bloque multiplicador 404 corresponde a una senal de error que identifica a la fase entre las senales de entrada y de salida.

[0018] La senal de salida del bloque multiplicador 404 es una senal de entrada para el bloque filtro 406. De acuerdo a una implementacion de ejemplo, el bloque filtro 406 es un filtro de paso bajo que filtra y expulsa a los componentes de alta frecuencia de la information de fases. Por ejemplo, el bloque filtro 406 podrla ser un filtro Butterworth de 4° orden. La senal de salida del bloque filtro 406 es suministrada al bloque controlador 408.

[0019] El bloque controlador 408 podrla incluir a un controlador integral proporcional que actua para reducir a los errores de fase a cero para asegurar que la frecuencia permanece dentro de este rango. La senal de salida del bloque controlador 408 es suministrada al bloque de saturacion 410. El bloque de saturacion 410 recibe a la senal de salida proveniente del bloque controlador 408 y suministra una saturacion para la senal de salida para compensar por el anti-enrollado del termino integral del controlador 408.

[0020] La senal de salida del bloque de saturacion es suministrada al bloque de activacion 412, el cual multiplica a la senal recibida por la senal booleana “activa”. La senal “activa” tambien es suministrada al filtro 406 y al controlador 408, donde es multiplicada por todos los elementos de memoria del filtro 406 y del controlador 408 para despejar efectivamente a los elementos de memoria si la senal “activa” se redujese a cero. Por lo tanto, cuando la senal activa se vuelve cero (es decir, la senal de entrada esta por debajo del llmite/umbral inferior), el filtro 406, el bloque de saturacion 410 y el bloque de activacion 412 seran reiniciados.

[0021] Tal como se ilustra adicionalmente en la figura 4, la frecuencia nominal asociada con el sistema (por ejemplo, 50 Hz, 60 Hz, etcetera) es ingresada a bloque sumador 414, junto con la senal de salida del bloque de activacion 412. Esta separation de la frecuencia nominal del sistema 100 de otros bloques del sistema 100 le permite al sistema 100 ser utilizado con sistemas de 50 Hz, de 60 Hz, etcetera (por ejemplo, sistemas UPS de 50 o 60 Hz) sin cambiar otros elementos del PLL 120/130. Tal como se describio anteriormente, la senal “activa” le permite al sistema 100

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convertirse en un generador de angulos de bucles abiertos.

[0022] El bloque de saturacion 416 suministra una saturacion de salida para asegurar que la frecuencia de salida del PLL (por ejemplo, el PLL 120 o el PLL 130) esta atada a la ventana de frecuencia establecida por el usuario. Por ejemplo, el factor anti-bobinado del PLL 120 podrla establecerse a ± 3 Hz, y el factor anti-bobinado del PLL 130 podrla establecerse a 0.2 Hz. Sin embargo, debe estar claro que otros valores podrlan ser utilizados basandose en la implementacion particular en la cual el sistema 100 esta siendo utilizado.

[0023] Regresando a la figura uno, la senal de salida del PLL 120 es ingresada al imitador de tasas maximas de cambio de voltaje 140. El limitador de tasas maxima de cambios de voltaje 140 opera para limitar la tasa de cambio de una senal de salida. Por ejemplo, la figura 5 ilustra al limitador de tasas maximas de cambio de voltaje 140 de acuerdo a una implementacion de ejemplo. En referencia a la figura 5, el limitador de tasas maximas de cambios de voltaje 140 incluye a un filtro 502, a un bloque sumador 504, a una saturacion para el bloque limitador de tasas 506, a un bloque sumador 508, a un bloque sumador 512, a un bloque de valor absoluto 514 y a un bloque de comparacion 516.

[0024] El imitador de tasas maximas de cambios de voltaje 140 opera como un controlador discreto en una modalidad que varla de muestra a muestra. Por ejemplo, un limitador de tasas maximas de cambios de voltaje 140 podrla tomar muestras de las senales de salida de la informacion de frecuencias que proviene del PLL 120 a una tasa especlfica (por ejemplo, cada un segundo, cada 0.25 segundos, cada 0.01 segundos, etcetera), e identifica cambios de frecuencia que se basan en estas muestras. Por ejemplo, si la tasa maxima de cambios de voltaje es 1 Hz y la tasa de muestras es cada 0.25 segundos, la tasa de frecuencia / tasa maxima de cambios de voltaje puede cambiar unicamente por 0.25 Hertz durante ese intervalo de 0.25 segundos para que la tasa maxima actual de cambios de voltaje este por debajo de la tasa maxima. Asimismo, si la tasa maxima de cambios de voltaje es 1 Hz y la tasa de muestras es cada 0.01 segundos, la tasa de frecuencia / tasa maxima de cambios de voltaje solo puede cambiar por 0.01 Hz durante el intervalo de 0.01 segundos para que la tasa maxima actual de cambios de voltaje este por debajo de la tasa maxima.

[0025] Tal como se ilustro anteriormente, el bloque filtro 502 recibe a la senal de entrada y la filtra. Por ejemplo, el filtro 502 podrla ser un filtro de paso bajo que expulsa a las senales de alta frecuencia. La senal de salida del filtro de paso bajo 502 es una senal de entrada para el bloque sumador 504. El bloque Z-1 518 almacena al valor previo de salida mediante el limitador de la tasa maxima de cambios de voltaje 140, el cual es una senal de entrada para el bloque sumador 504, la cual es sustralda de la senal de entrada filtrada para determinar a la tasa de ciclos individuales de cambios. La senal de salida del bloque sumador 504 es remitida a la saturacion para el bloque limitador de tasas 506, que tambien recibe a la informacion del llmite de tasas maximas de cambios de voltaje. La senal de salida del bloque Z-1 518 tambien es ingresada al bloque sumador 508. Tal como se menciono anteriormente, la senal de salida del bloque sumador 504 es pasada a la saturacion para el bloque limitador de tasas 506 y se limita a la tasa maxima de ciclos individuales de cambio. Esta tasa de ciclos individuales de cambio (del valor maximo indicado por el usuario o menos) se agrega entonces al valor de salida previo por medio del bloque sumador 508 para producir a la tasa limitada de senales salida.

[0026] La senal de entrada filtrada tambien es ingresada al bloque sumador 512 junto con la senal de salida del bloque sumador 508. El bloque sumador 512 determina la diferencia entre la senal de entrada filtrada y la senal de salida del bloque sumador 508 y la diferencia es remitida al bloque de valores absolutos 514, que determina la magnitud/valor absoluto de la diferencia. Si el valor absoluto de la diferencia entre la senal de entrada actual y la ultima senal de salida excede al llmite de tasas maximas de cambio de voltaje, la diferencia entre la senal de salida actual y la ultima senal de salida sera limitada al llmite de tasas.

[0027] Sin embargo, si la senal de salida actual y la senal de entrada real estan “cerca” entre si (por ejemplo, estan dentro de un valor predeterminado entre si), el bloque de comparacion 516 indicara que la tasa maxima de cambios de voltaje esta “bloqueada”. En una implementacion de ejemplo, el valor de “cercanla” es preestablecido. Por ejemplo, el valor de bloqueo podrla estar establecido previamente a 0.01 Hertz para su interaction, y el valor de desbloqueo podrla ser configurado previamente a 0.1 Hz para que no haya interaccion. Debe quedar claro que estos valores son de ejemplo unicamente y pueden ser cambiados basandose en la implementacion especlfica en la cual el sistema 100 esta siendo utilizado. Estos valores tambien podrlan ser configurados por el usuario.

[0028] Refiriendonos nuevamente a la figura 1, el PLL 130 recibe la indication de bloqueo del limitador de tasas maximas de cambios de voltaje 140 como su senal “activa”. Por lo tanto, si el sistema 100 esta en una modalidad limitadora de la tasa maxima de cambios de voltaje (es decir, la frecuencia de la senal de salida del PLL 120 esta cambiando a una tasa mas alta que la tasa maxima de cambios de voltaje), el PLL 130 tomara la frecuencia limitada de la tasa maxima de cambios de voltaje (w1 en la figura 1) proveniente del limitador de tasas maximas de cambios de voltaje 140 y genera a una rampa de angulos de ejecucion libre. Cuando el imitador de tasas maximas de cambio de voltaje 140 regresa a la modalidad “bloqueada”, el PLL 130 regresa a monitorear al angulo del PLL 120.

[0029] Cuando el limitador de tasas maximas de cambios de voltaje 140 esta en la modalidad bloqueada, el PLL 130 emite el angulo monitoreado, que es integrado y envuelto desde cero a 2n a traves del bloque de integration 418 y

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del bloque de envoltura 420 (figura 4). Es decir, la frecuencia de la senal de salida w1 es integrada para generar un angulo correspondiente al angulo de fases de la senal de entrada. El angulo de salida representado por 01 en la figura 1 es una senal de entrada para el sistema externo. Por ejemplo, el angulo de salida 01 podrla ser ingresado a un generador referencial de voltaje de un inversor de un sistema UPS (no se muestra en la figura 1), tal como se describe en mas detalle mas adelante.

[0030] El sistema 100 tambien opera para asegurar que la senal de entrada esta por sobre el llmite inferior durante un perlodo predeterminado de tiempo para evitar los cambios asociados con un sistema externo (por ejemplo, un sistema UPS). Por ejemplo, la senal de salida del PLL 130 es suministrada mediante el sumador 142 y el bloque de valores absolutos 144 al comparador 150. El bloque sumador 142 (tambien referido como el sumador 412) determina la diferencia entre 00 y 01 para determinar si los 2 angulos estan relativamente “cercanos” entre si (por ejemplo, con una diferencia inferior a 1° entre si). El bloque de valores absolutos 144 podrla determinar el valor absoluto o la magnitud de la diferencia y remitir al valor de la magnitud al comparador 150.

[0031] El comparador 150 compara la magnitud que representa a la diferencia entre la senal de salida de los angulos del pLl 120 y del PLL 130 al llmite de bloqueo. Por ejemplo, en una implementacion, el llmite de bloqueo podrla ser de 1°. Debe quedar claro que, en otros sistemas, el llmite de bloqueo podrla ser mayor o menor que 1°. Si la diferencia esta dentro del llmite de bloqueo, el comparador 150 emite una indicacion de bloqueo para el bloque de retraso/de acumulacion 160.

[0032] El bloque de retraso/acumulacion 160 determina si las senales emitidas de los angulos del PLL 120 y del PLL 130 estan “cerca” entre si durante un perlodo predeterminado de tiempo. En una implementacion, el perlodo predeterminado de tiempo podrla ser 0.25 segundos. Sin embargo, debe quedar claro que otros perlodos predeterminados de tiempo podrlan ser utilizados. El bloque de retraso/acumulacion 160 tambien determina si la senal de entrada esta por sobre el llmite inferior predeterminado para el perlodo predeterminado de tiempo (por ejemplo, 0.25 segundos). Otra vez, el perlodo predeterminado de tiempo en relacion a la senal de entrada que esta por sobre el nivel predeterminado podrla ser diferente en otras implementaciones.

[0033] En cada caso, el bloque de retraso/acumulacion 160 emite informacion al sistema externo (por ejemplo, un sistema UPS) identificando si la senal de entrada esta por sobre el llmite inferior, ya sea que el PLL 120 y el PLL 130 hayan sido bloqueadas durante un perlodo predeterminado de tiempo, y ya sea que ambas de estas condiciones hayan sido verdaderas para un perlodo predeterminado de tiempo. El sistema externo utiliza esta informacion para realizar una accion de control.

[0034] Por ejemplo, en una implementacion en la cual el sistema externo corresponde a un generador de voltaje referencial de un inversor y la informacion proveniente del bloque de retraso/acumulacion 160 indica que la senal esta por sobre el llmite inferior durante un perlodo determinado de tiempo y el PLL 120 y el PLL 130 han sido bloqueados durante el perlodo predeterminado de tiempo, el inversor del sistema UPS podrla ser configurado para seguir a la fase asociada con la fuente alterna de energla. Esto asegura que si el sistema UPS se cambia a la fuente alterna de energla (por ejemplo, un generador), que la fase de la fuente alterna de energla estara sincronizada con la fuente de energla de entrada estandar que fue utilizada previamente.

[0035] La figura 6 es un flujograma que ilustra a procesos de ejemplo asociados con el sistema 100. Los procesos podrlan empezar con el sistema 100 recibiendo una senal de entrada (bloque 610). Por ejemplo, el sistema 100 podrla recibir la senal de entrada representada por Msin(wt) tal como fue mencionado anteriormente en relacion a la figura 1. El bloque de comprobacion y normalizacion de senales 110 podrla determinar si la senal de entrada esta por sobre el llmite/umbral inferior (bloque 620). Si no (bloque 620 - no), esto indica que la senal de entrada actualmente no puede usarse (bloque 630). Es decir, la calidad de la senal de entrada no es de un nivel suficiente para poder monitorearse. En este caso, el PLL 120 podrla emitir a la frecuencia nominal como su frecuencia de salida.

[0036] Sin embargo, si la senal de entrada esta por sobre el llmite (bloque 620-sl), el PLL 120 monitorea a la senal de entrada y genera una frecuencia de salida (bloque 640). Por ejemplo, el PLL 120 podrla operar tal como fue descrito anteriormente en relacion a las figuras 1 y 4 y emitir a una frecuencia representada por w0. El bloque de comprobacion y normalizacion de senales 110 tambien normaliza a la senal de entrada, por ejemplo, una ganancia unitaria (bloque 640).

[0037] El limitador de tasas maximas de cambios de voltaje 140 recibe la frecuencia de salida y determina si la tasa maxima de cambios de voltaje es mayor que la tasa / umbral maximo de cambios de voltaje (bloque 650), por ejemplo, el limitador de las tasas maximas de cambios de voltaje 140 podrla operar tal como fue mencionado anteriormente en relacion a las figuras 1 y 4 y determinar si la frecuencia de salida del PLL 120 esta cambiando a una tasa superior que la tasa maxima de cambios de voltaje. Si la tasa de cambios es mayor que la tasa maxima de cambios de voltaje (bloque 650-sl), el limitador de las tasas maximas de cambios de voltaje 640 emitira una frecuencia limitada de las tasas maximas de cambios de voltaje (por ejemplo, w1 en la figura 1) y el PLL 130 emitira a una rampa de angulos de libre ejecucion (bloque 660).

[0038] Sin embargo, si la tasa maxima de cambios de voltaje no fuese mayor que el umbral (bloque 650-no), el

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limitador de tasas maximas de cambio de voltaje 140 genera a una indication de bloqueo (bloque 670). El PLL 130 recibe la indicacion de bloqueo y usa a la indicacion de bloqueo como una senal “activa”. En este caso, el PLL 130 monitorea a la information de fases/angulos proveniente del PLL 120 (bloque 670). El PLL 130 tambien emite information de los angulos o de las fases a un sistema externo (bloque 680). Por ejemplo, el PLL 130 emite la informacion de angulos de ejecucion libre en situaciones donde la tasa maxima de cambios de voltaje esta por sobre el umbral, o del angulo monitoreado asociado con la senal emitida del PLL 120, en situaciones en las cuales la tasa maxima de cambios de voltaje no esta por sobre el umbral.

[0039] El sistema 100 puede determinar entonces si la senal de salida de informacion de angulos proveniente del PLL 120 y del PLL 130 son “cercana” entre si, tal como se describio anteriormente en relation a la figura 1 mediante el compactador 150. El bloque de retraso/acumulacion 160 tambien determina si las senales de salida del PLL 120 y del PLL 130 han sido bloqueadas durante un periodo predeterminado de tiempo y si es que la senal de entrada esta por sobre el llmite inferior para un periodo predeterminado de tiempo, tal como fue descrito anteriormente en relacion a la figura 1, y emite esta informacion (bloque 680). Esta informacion podrla ser utilizada por un sistema externo, tal como un sistema UPS, tal como fue descrito anteriormente. Por ejemplo, el inversor del sistema UPS podrla ser configurado para seguir a la fase asociada con la fuente alterna de energla cuando la senal de entrada esta por sobre el nivel predeterminado, las emisiones del PLL 120 y 130 han sido bloqueadas y ambas de estas condiciones han sido verdaderas durante un periodo predeterminado de tiempo. Esto ayuda a asegurar que si el sistema UPS se cambia a la fuente alterna de poder (por ejemplo, un generador), que la fase de la fuente alterna de energla estara sincronizada con la fuente de energla de entrada estandar y que esta sera utilizada.

[0040] La description anterior de las implementaciones de ejemplo suministran ilustraciones y descripciones, pero no es la intention que estas sean exhaustivas o que limiten a las secciones aqui descritas a la forma precisa presentada. Modificaciones y variaciones son posibles en luz de las ensenanzas anteriores o podrian ser adquiridas de la practica de las secciones.

[0041] Por ejemplo, las implementaciones descritas anteriormente se refieren al sistema 100 que esta siendo utilizado en conjunto con un sistema UPS. Deberia quedar claro que el sistema 100 podria ser utilizado con otros tipos de sistemas en los cuales los PLLs sean utilizados comunmente.

[0042] Adicionalmente, se han descrito a varios circuitos asociados con el bloque de comprobacion y normalization de senales 110, con los PLLs 120 y 130, con el limitador de tasas maximas de cambios de voltaje 150, el bloque de retraso/acumulacion 160, etcetera. Estos circuitos podrian ser implementados mediante hardware (por ejemplo, procesadores de senales digitales (DSPs - digital signal processors), circuitos integrados de aplicaciones especificas (ASICs - application specific integrated circuits), formaciones de conexiones programables de campo (FPGAs - application specific integrated circuits), microprocesadores, u otros elementos de hardware, mediante software (por ejemplo, instrucciones ejecutadas mediante un procesador o un microprocesador), o una combination de hardware y software. Ademas, las implementaciones especificas de circuitos ilustradas en las figuras 1-5 son solo de ejemplo. Deberia entenderse que, en otras implementaciones, se podrian utilizar a otras configuraciones.

[0043] Aunque el invento ha sido descrito en detalle en secciones anteriores, se entiende expresamente que sera aparente para personas con conocimiento en la industria en cuestion que el invento podrla ser modificado sin apartarse del enfoque del invento. Varios cambios de forma, de diseno o de organization podrian ser hechos al invento sin apartarse del espiritu y del enfoque del invento. Por lo tanto, la descripcion mencionada en secciones anteriores debe considerarse como de ejemplo, en vez de limitante, y el enfoque verdadero del invento es aquel definido en las siguientes reivindicaciones.

[0044] Ningun elemento, action o instruction utilizada en la descripcion de esta aplicacion deberia ser considerada como critica o esencial para el invento a menos que se describa explicitamente como tal. Ademas, tal como se utiliza en este documento, el articulo “un” tiene la intencion de incluir a uno o mas elementos. Ademas, la frase “se basa en” tiene la intencion de significar “se basa, por lo menos en parte, en” a menos que se declare explicitamente de otra forma.

Claims

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Reivindicaciones

1. Un sistema (100), que comprende a:

Un primer lazo de seguimiento de fase (PLL - phase-locked loop) (120) configurado para:

Recibir a una senal de entrada,

Generar a una primera emision identificando a una secuencia asociada con una senal de entrada, y generar a una 2a emision identificando la informacion de fases asociada con la senal de entrada, Donde el sistema se caracteriza por:

un limitador de cambios de frecuencias (140) acoplado al primer PLL (120) y configurado para: recibir a la primera emision del primer PLL (120),

determinar si la frecuencia de la primera emision esta cambiando a una tasa mayor que la tasa predeterminada, y

generar a una primera senal que indica si la frecuencia esta cambiando a una tasa mayor que la tasa predeterminada; y

Un 2° PLL (130) configurado para:

recibir la primera senal del limitador de cambios de frecuencias (140), recibir la 2a emision del primer PLL (120), y

generar a una senal de salida que identifica a la informacion de angulos o fases que se basa en la primera senal y en la 2a emision.
2. El sistema de la reivindicacion 1, donde cuando se genera una senal de salida, el 2° PLL (130) es configurado para:

determinar si la frecuencia esta cambiando a una tasa mayor que la tasa predeterminada basandose en la primera senal del limitador de cambios de frecuencias (140), y generar informacion de angulos o de fases que se basan en la informacion de fases asociada con la 2a emision de salida, en respuesta a determinar que la frecuencia no esta cambiando a una tasa mayor que la tasa predeterminada.
3. El sistema de la reivindicacion 1 o de la reivindicacion 2, que comprende, ademas:

una logica de salida (160) configurada para:

determinar si la emision de salida de angulos o de fases del primer PLL (120) y del 2° PLL (130) estan dentro del rango predeterminado entre si durante un perlodo predeterminado de tiempo, y

determinar si la senal de entrada esta por sobre el nivel predeterminado durante un perlodo predeterminado de tiempo.
4. El sistema de la reivindicacion 3, donde la logica de salida (160) esta configurada para:

remitir informacion al dispositivo externo indicando si la emision de salida de angulos o de fases del primer PLL (120) y del 2° PLL (130) estan dentro del rango predeterminado entre si durante un perlodo predeterminado de tiempo, y si la senal de entrada esta por sobre el nivel predeterminado durante un perlodo predeterminado de tiempo.
5. El sistema de la reivindicacion 4, donde el 2° PLL (130) esta configurado para:

remitir a la senal de salida que identifica a la informacion de angulos o de fases a un dispositivo de control.
6. El sistema de la reivindicacion 5, donde el dispositivo de control comprende a un controlador de un suministro ininterrumpido de energla (UPS - uninterruptible power supply) configurado para sincronizar a la emision de salida de un sistema UPS con la senal de salida del 2° pLl (130) en respuesta para determinar que la informacion remitida indica que la emision de salida de angulos o de fases del primer PLL (120) y del 2° PLL (130) estan dentro del rango predeterminado entre si durante un perlodo predeterminado de tiempo, y que la senal de entrada este por sobre el nivel predeterminado durante un perlodo predeterminado de tiempo.
7. El sistema de la reivindicacion 6, donde el controlador UPS esta configurado para no sincronizar a la emision de salida del sistema UPS con la senal de salida del 2° PLL en respuesta para determinar que la informacion

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remitida indique que la emision de salida de angulos o de fases del primer PLL (120) y del 2° PLL (130) no esten dentro del rango predeterminado entre si durante un perlodo predeterminado de tiempo, o que la senal de entrada no este por sobre el nivel predeterminado durante un perlodo predeterminado de tiempo.
8. El sistema de cualquiera de las reivindicaciones 1-7, que comprende ademas a:

una logica de comprobacion de senales (110) configurada para determinar si la senal de entrada esta por sobre el nivel predeterminado; y normalizar a la senal de entrada.
9. El sistema de la reivindicacion 8, donde la logica de comprobacion de senales (110) es configurada ademas para emitir a una senal activa en respuesta para determinar que la senal de entrada este por sobre el nivel predeterminado.
10. El sistema de cualquiera de las reivindicaciones 1-9, donde el primer PLL (120) esta configurado ademas para:

recibir una senal activa,

monitorear la frecuencia asociada con la senal de entrada en respuesta a la recepcion de la senal activa, y

emitir una frecuencia nominal cuando la senal activa indica que la senal de entrada no esta por sobre el nivel predeterminado.
11. Un metodo, que comprende a:

recibir una senal de entrada;

determinar si la senal de entrada esta por sobre el nivel predeterminado;

generar, mediante un primer lazo de seguimiento de fases (PLL - phase-locked loop) (120), una primera emision de salida que identifique a una frecuencia asociada con la senal de entrada; generar, mediante el primer PLL (120), a una 2a emision que identifica a la information de fases asociada con la senal de entrada, donde el metodo se caracteriza por:

determinar si la frecuencia de la primera emision esta cambiando a una tasa mayor que una tasa predeterminada;

generar una senal de bloqueo que indica si la frecuencia esta cambiando a una tasa mayor que la tasa predeterminada; y

generar, mediante un 2° PLL (130), una senal de salida que identifica a una informacion de angulos o de fases que se basa en la senal de bloqueo y en la 2a senal de salida del primer PLL, en respuesta a la senal de bloqueo que indica que la frecuencia no esta cambiando a una tasa mayor que la tasa predeterminada.
12. El metodo de la reivindicacion 11, donde la generation de una senal de salida comprende a:

generar la informacion de angulos o de fases que se basa en la informacion de fases asociada con la 2a emision.
13. El metodo de la reivindicacion 12, que comprende, ademas:

determinar si la informacion de salida de angulos o de fases del primer PLL (120) y del 2° PLL (130) estan dentro de un rango predeterminado entre si durante un perlodo predeterminado de tiempo; determinar si la senal de entrada esta por sobre el nivel predeterminado para el perlodo predeterminado de tiempo; y

remitir la informacion a un controlador indicando si la informacion de salida de angulos o de fases del primer PLL (120) y del 2° PLL (130) estan dentro del rango predeterminado entre si para un perlodo predeterminado de tiempo, y si es que la senal de entrada esta por sobre el nivel predeterminado durante un perlodo predeterminado de tiempo.
14. El metodo de la reivindicacion 13, que comprende, ademas:

remitir a la senal de salida que identifica a la informacion de angulos o de fases para el controlador; y sincronizar, mediante el controlador, a una emision de salida asociada con el controlador en respuesta a determinar que la informacion de salida de angulos o de fases del primer PLL (120) y del 2° PLL (130) estan dentro de un rango predeterminado entre si durante un perlodo predeterminado de tiempo, y que la senal de entrada esta por sobre el nivel predeterminado durante un perlodo predeterminado de tiempo.