ES2511031T3 - Método y aparato para la desmodulación de señales moduladas con modulación binaria por desplazamiento diferencial de fase - Google Patents

Método y aparato para la desmodulación de señales moduladas con modulación binaria por desplazamiento diferencial de fase Download PDF

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Abstract

Un método para la desmodulación de una señal de modulación binaria por desplazamiento diferencial de fase DBPSK, comprendiendo dicho método las etapas de: - recibir una señal DBPSK que ha sido codificada por canal utilizando un código de convolución en el lado del transmisor; - generar a partir de dicha señal DBPSK (SRF) un componente en fase (Ia) y un componente en cuadratura de fase (Qa); - procesar por separado dicho componente en fase (Ia) y dicho componente en cuadratura de fase (Qa), mediante aplicar conversión analógico a digital de 1 bit, por lo tanto generando independientemente un primer bit único que representa un componente en fase digital (Id) de dicha señal DBPSK y un segundo bit único que representa un componente en cuadratura de fase digital (Qd) de dicha señal DBPSK; caracterizado por, a continuación - llevar a cabo independientemente una descodificación diferencial de a) dicho componente en fase digital (Id), en el que se procesan dos primeros bits únicos sucesivos del componente en fase digital, para obtener un componente en fase digital descodificado de un único bit (Idd), y b) dicho componente en cuadratura de fase digital (Qd), en el que se procesan dos sucesivos segundos bits únicos del componente en cuadratura de fase digital, para obtener un componente en cuadratura de fase digital descodificado de un único bit (Qdd); - combinar dicho componente en fase digital descodificado de un único bit (Idd) y dicho componente en cuadratura de fase digital descodificado de un único bit (Qdd) para formar una señal de softbit indicativa de no más de i) los valores de bit de los componentes en fase (Idd) y en cuadratura de fase (Qdd) digitales descodificados, y ii) si los valores de bit son o no iguales; - decidir acerca de un valor de dicha señal DBPSK mediante llevar a cabo una descodificación de máxima probabilidad utilizando un procedimiento de descodificación de Viterbi de decisión flexible, donde una métrica de entrada al procedimiento de descodificación de Viterbi está formada por la señal de softbit; y - aplicar por separado descodificación de máxima probabilidad a dicho componente en fase digital descodificado (Idd) y a dicho componente en cuadratura de fase digital descodificado (Qdd), y someter patrones de bit descodificados de dichos componentes en fase y en cuadratura de fase a cálculos de suma de comprobación, - en el que la decisión acerca de un valor de dicha señal de DBPSK se basa en cálculos de suma de comprobación independientes de la señal de softbit, del componente en fase digital descodificado (Idd) y del componente en cuadratura de fase digital descodificado (Qdd).

Description

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DESCRIPCIÓN
Método y aparato para la desmodulación de señales moduladas con modulación binaria por desplazamiento diferencial de fase.
CAMPO DE LA INVENCIÓN
La presente invención se refiere a un método, un aparato y un producto de programa informático para la desmodulación de una señal de modulación binaria por desplazamiento diferencial de fase (DBPSK, differential binary phase shift keying).
ANTECEDENTES DE LA INVENCIÓN
DPSK es una técnica de modulación digital que puede ser utilizada para codificar información en una señal antes de transmitir la señal a uno o varios receptores. En una señal modulada con DPSK, la información se transporta mediante una transición entre diferentes estados digitales, en lugar de mediante estados digitales absolutos. Técnicas específicas de modulación DPSK incluyen DBPSK y codificación por desplazamiento diferencial de fase en cuadratura (DQPSK, differential quadrature phase shift keying).
En la modulación DBPSK, la fase de una señal portadora de amplitud constante se desplaza entre dos posiciones, tales como 0° y 180°. De este modo, se proporcionan dos señales digitales diferentes, por ejemplo, un estado binario "0" en 0° y un estado binario "1" en 180°. La información se codifica diferencialmente en la transición de un estado al siguiente, y/o en la ausencia de dicha transición. De este modo, no es necesario recuperar o rastrear la señal portadora dentro del receptor, tal como requiere un receptor que esté configurado para desmodular señales convencionales moduladas con desplazamiento de fase. Por el contrario, el receptor necesita solamente identificar el desplazamiento de fase relativo entre dos bits adyacentes, para identificar la información contenida en una señal codificada diferencialmente. Esto tiende a simplificar el diseño del receptor. Por lo tanto, en el caso de una codificación diferencial, la fase de un símbolo precedente se multiplica por la fase del símbolo actual.
Un típico receptor para una señal DBPSK puede comprender un elemento frontal de radiofrecuencia (RF) analógico, en el que la señal recibida modulada se transforma desde la banda de RF a la banda base inferior. La señal de banda base obtenida se digitaliza mediante un convertidor de analógico a digital (A/D) y a continuación se procesa adicionalmente. Sin embargo, es posible asimismo desmodular la señal codificada diferencialmente en el dominio analógico, proporcionando circuitos o etapas de procesamiento adicionales.
La codificación diferencial se puede utilizar ventajosamente si no se implementa sincronización de fase entre un transmisor y un receptor. Sin embargo, la determinación de la diferencia de fase requiere la suficiente resolución de la conversión A/D aplicada. Si la señal DBPSK está cuantificada en solamente 1 bit, la desmodulación deja de ser posible a una diferencia de fase de aproximadamente 90° ó 270°, entre el transmisor y el receptor. Por lo tanto, la desmodulación DBPSK involucra un problema porque se requiere una determinación analógica de la diferencia de fase en una complejidad de circuitos correspondientemente superior, o bien se requiere un convertidor A/D con la suficiente resolución. Dicho convertidor A/D puede ser inconveniente para sistemas con altas velocidades de transferencia de datos (por ejemplo, >1Gbit/s), debido al consumo de energía relativamente elevado y a la complejidad de los circuitos, y por lo tanto es de utilización limitada para módulos económicos de alimentación por baterías.
El documento US 6 381 288 B da a conocer un método y un aparato para recuperar datos de una señal DBPSK, en los que el receptor desmodula la señal DBPSK mediante un desmodulador en cuadratura, en componentes en fase y en cuadratura de fase independientes, que se transforman en dos señales digitales utilizando convertidores A/D de 2 bits. A continuación, se descodifican muestras de estas señales digitales, de acuerdo con un algoritmo de criterios de máxima probabilidad, y se adoptan decisiones basándose en la constelación de señal que identifica los datos originales transmitidos.
El documento US 2007/0018717 A1 da a conocer un dispositivo de evaluación, que reproduce componentes I y Q mediante la utilización de estimación de canal, en el que los datos modulados se reproducen a partir de los componentes I y Q.
Wu describe, en Milcom 98.proceedings, volumen 3, 18 de octubre de 1998, páginas 730 a 735, un desmodulador BPSK con un frontal A/D de 1 bit, en el que la señal recibida se transforma mediante un convertidor A/D de 1 bit, antes de la generación de los componentes I y Q. La estimación de máxima probabilidad se calcula independientemente para ambos componentes I y Q, decidiéndose el valor de la señal BPSK recibida en base a la suma de los componentes I y Q del proceso.
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El documento US 2007/024477 A1, de Qing y otros, y el documento de IEEE “16th International Symposium on Personal, Indoor and Mobile Radio Communications”, Berlín, 11 a 14 de septiembre de 2005, volumen 4, páginas 2586 a 2590, dan a conocer soluciones de desmodulador, donde la señal recibida se digitaliza en primer lugar a través de un limitador estricto, y a continuación se separa en componentes I y Q.
El documento US 6 381 288 B1 describe un desmodulador para una señal DBPSK, en el que los componentes I y Q se muestrean independientemente, y a continuación se codifican en función de un algoritmo de criterios de máxima probabilidad.
El documento EP 1 791 312 A2 da a conocer un método para la desmodulación de una señal DBPSK, de acuerdo con el preámbulo de la reivindicación 1.
RESUMEN DE LA INVENCIÓN
Por lo tanto, un objetivo de la presente invención es dar a conocer una técnica de desmodulación de DBPSK simplificada, con menos complejidad de los circuitos y menos consumo de energía.
Este objetivo se consigue mediante un método para la desmodulación de una señal de DBPSK, de acuerdo con la reivindicación 1.
Adicionalmente, el objetivo anterior se consigue mediante un aparato para la desmodulación de una señal de DBPSK, de acuerdo con la reivindicación 5.
Además, el objetivo anterior se consigue mediante un producto de programa informático, que comprende medios de código para llevar a cabo el las etapas del método de la reivindicación 1, cuando se ejecuta en un dispositivo informático.
Por consiguiente, se aplica una conversión independiente A/D de 1 bit y un proceso subsiguiente de desmodulación para cada uno de los componentes en fase y en cuadratura de fase, de tal modo que ya no son necesarios convertidores A/D complejos, y los valores de desmodulación cuantificados con 1 bit se pueden utilizar como información de entrada para una operación de descodificación de máxima probabilidad de por lo menos un descodificador, o para un cálculo de suma de comprobación.
La consideración combinada de los componentes en fase y en cuadratura de fase permite la conversión de los valores descodificados diferencialmente en valores de softbit, que incluyen consideraciones de fiabilidad. Adicionalmente, en las realizaciones del método, se pueden utilizar independientemente las componentes en fase y en cuadratura de fase para decidir sobre el valor de la señal de entrada DBPSK, basándose en la tasa de errores determinada o en la descodificación de máxima probabilidad (tal como, por ejemplo, descodificación de Viterbi).
La señal DBPSK es una señal recibida codificada por canal, donde la codificación por canal se puede basar en un código de convolución.
De acuerdo con un primer aspecto, la decisión acerca del valor de la señal DBPSK se puede obtener mediante la aplicación de descodificación de máxima probabilidad con softbits como métricas de entrada, donde los softbits se generan sumando el componente en fase procesado y el componente en cuadratura de fase procesado.
De acuerdo con un segundo aspecto, la decisión acerca del valor de la señal DBPSK se puede realizar aplicando independientemente descodificación de máxima probabilidad al componente en fase procesado y al componente en cuadratura de fase procesado, y decidiendo en función de cálculos de suma de comprobación, sobre la validez de los resultados de descodificación obtenidos. De acuerdo con una implementación específica, los cálculos de suma de comprobación se pueden llevar a cabo para bloques parciales de los componentes en fase y en cuadratura de fase, y decidir acerca de la validez basándose en dichos bloques parciales.
De acuerdo con un tercer aspecto, la decisión sobre la señal DBPSK se puede realizar aplicando independientemente descodificación de máxima probabilidad al componente en fase procesado, al componente en cuadratura de fase procesado, y a una suma del componente en fase procesado y del componente en cuadratura de fase procesado, y decidiendo en base a cálculos de suma de comprobación acerca de la validez de los resultados de descodificación obtenidos. En un ejemplo de implementación específica, los cálculos de suma de comprobación se pueden llevar a cabo para bloques parciales.
De acuerdo con un cuarto aspecto, la decisión sobre el valor de la señal DBPSK se puede realizar aplicando independientemente un procesamiento de códigos de bloque, a bloques parciales del componente en fase y del
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componente en cuadratura de fase, y decidiendo en base a cálculos de suma de comprobación o a un número corregido de errores, acerca de la validez de los resultados de la descodificación.
En un ejemplo de implementación específico, la decisión acerca de la validez se puede realizar después de cada bloque parcial.
Además, en los anteriores segundo a cuarto aspectos, los cálculos de suma de comprobación pueden estar basados en un código de redundancia cíclica.
El aparato reivindicado se puede representar por medio de un chip semiconductor, un juego de chips, o un módulo de equipamiento físico que comprende dicho chip o juego de chips. Sin embargo, esto no excluye la posibilidad de que una funcionalidad de un aparato o de un módulo, en lugar de estar implementada mediante equipamiento físico, sea implementada como soporte lógico, en un módulo de soporte lógico tal como un programa informático o un producto de programa informático que comprende partes de código de soporte lógico ejecutable, para ejecutarse o hacerse funcionar en un procesador.
BREVE DESCRIPCIÓN DE LOS DIBUJOS
A continuación se describirá la presente invención basándose en realizaciones, haciendo referencia a los dibujos adjuntos, en los cuales:
la figura 1 muestra un diagrama de bloques esquemático de un aparato de desmodulación acorde con varias realizaciones;
la figura 2 muestra un diagrama de bloques más detallado, de un aparato de desmodulación acorde con una primera realización;
la figura 3 muestra un diagrama de bloques más detallado, de un aparato de desmodulación acorde con una segunda realización; y
la figura 4 muestra un diagrama de bloques más detallado, de un aparato de desmodulación acorde con una tercera realización.
DESCRIPCIÓN DE LAS REALIZACIONES
Se describirán a continuación realizaciones a modo de ejemplo de la presente invención. De hecho, la invención se puede realizar en muchas formas diferentes y no deberá considerarse como limitada a las realizaciones expuestas en el presente documento. Aunque la descripción puede hacer referencia a "una" o "algunas" realizaciones en varias ocasiones, esto no significa necesariamente que cada una de dichas referencias sea a la misma realización o realizaciones, o que la característica aplique solamente a una única realización. Las características individuales de diferentes realizaciones se pueden combinar asimismo para proporcionar otras realizaciones. Los numerales de referencia similares se refieren a elementos similares en la totalidad de la siguiente especificación. Adicionalmente, se debe observar que los bloques descritos en los siguientes diagramas de bloques se pueden implementar como circuitos de equipamiento físico, módulos de soporte lógico o una combinación de ambos. Por lo tanto, los siguientes diagramas de bloques se pueden considerar como ilustraciones de dispositivos de equipamiento físico o procedimientos funcionales para llevar a cabo la desmodulación propuesta.
Las realizaciones son aplicables a cualquier receptor en cualquier sistema de comunicación o en cualquier combinación de diferentes sistemas de comunicación en los que se transmiten señales DBPSK.
La figura 1 muestra un diagrama de bloques esquemático de un circuito o procedimiento de desmodulación, de acuerdo con varias realizaciones. Una señal DBPSK SRF en el dominio de radiofrecuencias (RF) o de frecuencia intermedia (IF) que se recibe desde el frontal RF de un receptor es suministrada a un desmodulador en cuadratura 10 configurado para generar un componente en fase analógico Ia y un componente en cuadratura de fase analógico Qa de la señal recibida DBPSK SRF. Los dos componentes desmodulados Ia y Qa se suministran a continuación a ramas I y Q independientes, en las que se procesan por separado. Más específicamente, el componente en fase analógico Ia se suministra a un convertidor A/D de 1 bit 22, que se puede implementar como un simple circuito comparador, para generar un componente en fase digital Id que podría representar, por ejemplo, valores binarios, tales como "1" ó "0". Por supuesto, para los valores binarios se pueden utilizar otras opciones de codificación. El contenido de 1 bit se puede interpretar asimismo como "+1" ó " -1", o similares. El componente en fase digital Id se suministra a continuación a un descodificador diferencial 32, donde los dos símbolos subsiguientes del componente en fase digital Id se procesan para obtener un componente en fase digital descodificado Idd.
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De manera similar, en la rama Q inferior, el componente en cuadratura de fase analógico Qa se convierte A/D en un convertidor A/D de 1 bit 24, que se puede implementar asimismo como un simple circuito comparador, para generar un componente en cuadratura de fase digital Qd que, a continuación, se suministra a un descodificador diferencial 34, donde se procesan dos valores sucesivos del componente en cuadratura de fase digital Qd, para obtener un componente en cuadratura de fase digital descodificado Qdd. Los dos componentes en fase y en cuadratura de fase digitales descodificados independientes Idd y Qdd se suministran a una unidad o funcionalidad de decisión 40, que decide sobre el valor de la señal DBPSK recibida SRF, en base a la descodificación de máxima probabilidad de cada componente o de una combinación de los dos componentes, y/o en un cálculo de suma de comprobación basado en un código de errores proporcionado en la señal DBPSK recibida SRF. La señal de salida de la unidad de decisión 40 es un valor de información binaria Si que corresponde a la información que ha sido modulada DBPSK en la portadora de la señal DBPSK recibida.
La utilización de simples convertidores A/D de 1 bit 22 y 24 permite una estructura simple y un procesamiento sencillo en la unidad de decisión en base a la descodificación de máxima probabilidad y al cálculo de suma de comprobación, dado que solamente se tiene que procesar un valor binario para cada símbolo o valor. Esto es ventajoso, por ejemplo, en aplicaciones de alta velocidad y alta frecuencia que se pueden utilizar en sistemas de comunicaciones inalámbricos, por ejemplo.
Una combinación adecuada de los dos valores de entrada cuantificados con 1 bit y descodificados Idd y Qdd de la unidad de decisión 40 se podría utilizar, por ejemplo, como softbits para una descodificación de máxima probabilidad tal como, por ejemplo, una descodificación de Viterbi de decisión flexible. En este caso, los softbits contienen asimismo información acerca de la fiabilidad de cada símbolo recibido. Como alternativa, la unidad de decisión 40 puede incorporar una serie de funciones o unidades de descodificación, donde una selección de uno de los flujos de datos descodificados se adopta en base a una tasa de errores determinada.
La figura 2 muestra un diagrama de flujo o de bloques, más detallado, de un enfoque de descodificación de DBPSK acorde con una primera realización.
Tal como se puede deducir de la figura 2, el desmodulador en cuadratura 10 se puede implementar utilizando dos multiplicadores 106, 108 que multiplican una señal de oscilación generada por un oscilador local (LO) 102 con la señal DBPSK recibida SRF, donde el multiplicador inferior 108 se alimenta con una versión de la señal de oscilación desplazada en fase 90°, para obtener el componente en cuadratura de fase analógico. El desplazamiento de fase se consigue mediante la función o el elemento de desplazamiento de fase 104. El multiplicador de la rama superior o rama I genera el componente en fase que se procesa independientemente en la rama I, mientras que el componente en cuadratura de fase se procesa independientemente en la rama inferior o rama Q.
La frecuencia de la señal de oscilación del oscilador local 102 depende de la frecuencia de la portadora de la señal DBPSK recibida SRF (por ejemplo, intervalo de frecuencias de RF o intervalo de frecuencias de IF), para obtener una conversión descendente de los componentes en fase y en cuadratura de fase, a nivel de banda base.
Los componentes en fase y en cuadratura de fase analógicos obtenidos se alimentan a respectivos convertidores A/D (ADC) de 1 bit 22, 24 que se pueden implementar en base a simples circuitos comparadores, con un nivel umbral para distinguir entre los valores binarios "0" y "1". Por consiguiente, la salida de los convertidores A/D 22, 24 corresponde a una secuencia de valores binarios que corresponden a los valores binarios señalizados mediante la transición o no transición entre las dos fases de la señal DBPSK SRF. Los respectivos componentes en fase y en cuadratura de fase digitales son alimentados a los respectivos descodificadores diferenciales, que comprenden respectivos combinadores 324, 344, que se pueden implementar como multiplicadores o elementos lógicos (por ejemplo, puertas XNOR), y funciones o elementos de retardo 322, 342 que introducen un retardo, de tal modo que dos valores binarios sucesivos de los componentes en fase y en cuadratura de fase digitales se pueden procesar simultáneamente uno con el otro, mediante el respectivo combinador 324, 344. Más específicamente, los circuitos de retardo 322, 342 se pueden implementar como elementos de almacenamiento, para almacenar temporalmente un valor de bit de los componentes en fase y en cuadratura de fase digitalizados, respectivamente.
Las señales de salida de los combinadores respectivos 324, 344 se pueden alimentar a funciones o circuitos de desentrelazado 326, 346 opcionales, que están configuradas para eliminar una estructura de entrelazado introducida en el lado de transmisión para mejorar la fiabilidad de la transmisión.
Los componentes en fase y en cuadratura de fase digitales descodificados se procesan a continuación en tres diferentes unidades o funciones 412, 414, 416 de descodificación de máxima probabilidad y en subsiguientes funciones o unidades 413, 415, 417 de cálculo de suma de comprobación para proporcionar diferentes resultados de suma de comprobación, a una función o unidad de selección 418.
Más específicamente, las unidades 412, 416 de descodificación de máxima probabilidad de la rama I y la rama Q, respectivamente, pueden estar configuradas para aplicar un procedimiento de descodificación de Viterbi de decisión
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dura, donde la secuencia de bits del componente en fase y del componente en cuadratura de fase descodificados digitales se utilizan, respectivamente, como señales de entrada. En las subsiguientes unidades 413, 417 de cálculo de suma de comprobación de la rama I y de la rama Q, el patrón de bits descodificado se somete a un cálculo de suma de comprobación, donde una cadena de bits de datos es extraída y sumada conjuntamente, y comparada con una suma predeterminada o una suma recibida desde el transmisor, para detectar errores de bits. En la rama intermedia, los bits de los componentes en fase y en cuadratura de fase descodificados digitales se combinan en una función o unidad de combinación 411, y a continuación se utilizan como una entrada de softbits a un procedimiento de Viterbi de decisión flexible, de la unidad 414 de descodificación de máxima probabilidad. En este caso, la combinación de los componentes en fase y en cuadratura de fase proporciona una información adicional acerca de la fiabilidad de cada símbolo recibido, en función de si los valores de bits de los componentes en fase y en cuadratura de fase descodificados digitales, son o no iguales. Los valores de salida del procedimiento de Viterbi de decisión flexible se suministran a la unidad 415 de cálculo de suma de comprobación, que calcula una suma de comprobación. Basándose en los cálculos de suma de comprobación de las tres ramas, la unidad de selección 418 decide acerca del valor binario de la información desmodulada Si.
La protección por suma de comprobación se puede conseguir separando los flujos de datos transmitidos, en bloques parciales protegidos por una respectiva suma de comprobación. En este caso, el flujo de datos se procesa en el transmisor mediante un código de convolución. En el circuito de desmodulación de la figura 2, que está dispuesto en el lado del receptor, las ramas I y Q obtenidas están cuantificadas mediante un bit. Se obtiene independientemente una diferencia de fase en ambas ramas, a la salida de los respectivos combinadores 324, 344, y el código de canal se descodifica en las respectivas unidades 412, 416 de descodificación de máxima probabilidad. La unidad de selección 418 puede seleccionar a continuación un bloque parcial con suma de comprobación coincidente. En la tercera rama, se aplica una tercera descodificación de máxima probabilidad, en la que se combinan las métricas de las ramas I y Q para obtener softbits como métrica de entrada al procedimiento Viterbi de decisión flexible.
La figura 3 muestra un diagrama de bloques más detallado de un enfoque de descodificación acorde con una segunda realización, donde la decisión acerca del valor de la señal DBPSK recibida no se obtiene en base a sumas de comprobación, y se utiliza solamente una unidad 422 de descodificación de máxima probabilidad para lo que se utiliza una combinación de las métricas de las ramas I y Q como entrada de softbits para un procedimiento de Viterbi de decisión flexible de la unidad 422 de descodificación de máxima probabilidad. El procedimiento de Viterbi de decisión flexible proporciona un valor de la información modulada Si de la señal DBPSK recibida SRF.
La figura 4 muestra un diagrama de bloques más detallado, de un enfoque de desmodulación acorde con una tercera realización. Por contraste con la primera y la segunda realización, la unidad de decisión 40 procesa en este caso el flujo de datos de las ramas I y Q basándose en respectivos procedimientos de descodificación de máxima probabilidad en las funciones o unidades 432, 436 de descodificación de máxima probabilidad, seguidas por respectivas unidades o funciones 433, 437 de cálculo de suma de comprobación, sin una tercera rama combinada. De este modo, se puede reducir la complejidad del circuito. Las dos unidades 432, 436 de descodificación de máxima probabilidad se pueden basar en procedimientos de descodificación de Viterbi de decisión dura, para obtener una secuencia de bits descodificados por canal, utilizada para el subsiguiente cálculo de suma de comprobación. A continuación, se puede disponer una función o unidad de selección final 438 para seleccionar el bloque parcial con suma de comprobación coincidente, como información de modulación de banda base Si.
Se debe observar que los anteriores diagramas de bloque de las figuras 2 a 4 sirven solamente para proporcionar una visión general esquemática de las funcionalidades relevantes, habiéndose omitido para mayor brevedad funcionalidades usuales u opcionales, tales como filtros de paso bajo o funciones de conformación de impulsos.
Como una alternativa a la primera a tercera realizaciones anteriores, se podría utilizar un código de bloques para codificación de canal, que se aplica a los bloques parciales reforzados por la suma de comprobación. A continuación, se puede llevar a cabo la descodificación en diferentes ramas, donde se puede utilizar la suma de comprobación así como el número corregido de errores para seleccionar un bloque parcial validado en la unidad de selección final.
Tal como se ha mencionado ya, la totalidad o parte de los bloques de las figuras 2 a 4 se pueden interpretar como rutinas de soporte lógico de una implementación basada en soporte lógico, del dispositivo o del aparato de desmodulación propuesto. En este caso, un procesador de control o dispositivo informático comprende una unidad de procesamiento que puede ser cualquier procesador o dispositivo de procesamiento con una unidad de control, que lleva a cabo un control basado en rutinas de soporte lógico de un programa de control almacenado en una memoria. Las instrucciones de código de programa se extraen de la memoria y se cargan en la unidad de control de la unidad de procesamiento, para llevar a cabo las etapas de procesamiento de las anteriores funcionalidades descritas en relación con las figuras 2 a 4. Estas etapas de procesamiento se pueden llevar a cabo en base a datos de entrada y pueden generar datos de salida, donde los datos de entrada pueden corresponder a la señal DBPSK SRF recibida o a cualquier señal entre los bloques de las figuras 2 a 4. Los datos de salida pueden corresponder a la información de modulación de banda base obtenida Si que refleja los datos desmodulados, o a cualquier señal entre los bloques de las figuras 2 a 4 para su posterior procesamiento. Por lo tanto, parte o la totalidad de las estructuras
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de desmodulación propuestas, de acuerdo con la primera a tercera realizaciones, se pueden implementar como programas o rutinas de soporte lógico que controlan un procesador o dispositivo informático para que lleve a cabo las etapas de procesamiento de las funcionalidades anteriores.
En resumen, se ha descrito un método, un aparato y un producto de programa informático para la desmodulación de
5 una señal DBPSK, en los que se genera un componente en fase y un componente en cuadratura de fase a partir de la señal DBPSK, y el componente en fase y el componente en cuadratura de fase se procesan independientemente aplicando una conversión analógico a digital de 1 bit, y una posterior descodificación diferencial. A continuación, una decisión sobre el valor de la señal DBPSK se basa en una consideración combinada de por lo menos uno de, una descodificación de máxima probabilidad y un cálculo de suma de comprobación, de los componentes en fase y en
10 cuadratura de fase procesados.
Se debe observar que la presente invención no está limitada a las realizaciones descritas anteriormente, sino que se puede implementar en cualquier procedimiento o circuito de desmodulación en el que se pueda utilizar descodificación de máxima probabilidad para la descodificación de componentes en fase y en cuadratura de fase cuantificados con 1 bit.
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Claims (6)

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    REIVINDICACIONES
    1. Un método para la desmodulación de una señal de modulación binaria por desplazamiento diferencial de fase DBPSK, comprendiendo dicho método las etapas de:
    -recibir una señal DBPSK que ha sido codificada por canal utilizando un código de convolución en el lado del transmisor;
    -generar a partir de dicha señal DBPSK (SRF) un componente en fase (Ia) y un componente en cuadratura de fase (Qa);
    -procesar por separado dicho componente en fase (Ia) y dicho componente en cuadratura de fase (Qa), mediante aplicar conversión analógico a digital de 1 bit, por lo tanto generando independientemente un primer bit único que representa un componente en fase digital (Id) de dicha señal DBPSK y un segundo bit único que representa un componente en cuadratura de fase digital (Qd) de dicha señal DBPSK;
    caracterizado por, a continuación
    -llevar a cabo independientemente una descodificación diferencial de
    a) dicho componente en fase digital (Id), en el que se procesan dos primeros bits únicos sucesivos del componente en fase digital, para obtener un componente en fase digital descodificado de un único bit (Idd), y
    b) dicho componente en cuadratura de fase digital (Qd), en el que se procesan dos sucesivos segundos bits únicos del componente en cuadratura de fase digital, para obtener un componente en cuadratura de fase digital descodificado de un único bit (Qdd);
    -combinar dicho componente en fase digital descodificado de un único bit (Idd) y dicho componente en cuadratura de fase digital descodificado de un único bit (Qdd) para formar una señal de softbit indicativa de no más de
    i) los valores de bit de los componentes en fase (Idd) y en cuadratura de fase (Qdd) digitales descodificados, y
    ii) si los valores de bit son o no iguales;
    -decidir acerca de un valor de dicha señal DBPSK mediante llevar a cabo una descodificación de máxima probabilidad utilizando un procedimiento de descodificación de Viterbi de decisión flexible, donde una métrica de entrada al procedimiento de descodificación de Viterbi está formada por la señal de softbit; y
    -aplicar por separado descodificación de máxima probabilidad a dicho componente en fase digital descodificado (Idd) y a dicho componente en cuadratura de fase digital descodificado (Qdd), y someter patrones de bit descodificados de dichos componentes en fase y en cuadratura de fase a cálculos de suma de comprobación,
    -en el que la decisión acerca de un valor de dicha señal de DBPSK se basa en cálculos de suma de comprobación independientes de la señal de softbit, del componente en fase digital descodificado (Idd) y del componente en cuadratura de fase digital descodificado (Qdd).
  2. 2.
    El método acorde con la reivindicación 1, que comprende además llevar a cabo dichos cálculos de suma de comprobación para bloques parciales de dichos componentes en fase y en cuadratura de fase procesados, y decidir acerca de dicha validez en base a dichos bloques parciales.
  3. 3.
    El método acorde con la reivindicación 2, que comprende además realizar dicha decisión acerca de la validez después de cada bloque parcial.
  4. 4.
    El método acorde con cualquiera de las reivindicaciones 1 ó 2, en el que dicho cálculo de suma de comprobación está basado en un código de redundancia cíclica.
  5. 5.
    Un aparato para la desmodulación de una señal de modulación binaria por desplazamiento diferencial de fase DBPSK, comprendiendo dicho aparato:
    -medios de recepción para recibir una señal DBPSK que ha sido codificada por canal utilizando un código de convolución en el lado del transmisor;
    8 E09177529
    30-09-2014
    -medios de desmodulación (10) para generar, a partir de dicha señal DBPSK (SRF), un componente en fase (Ia) y un componente en cuadratura de fase (Qa); y
    -medios de procesamiento (22, 24, 32, 34) para procesar independientemente dicho componente en fase y dicho componente en cuadratura de fase mediante la aplicación de conversión analógico a digital de 1 bit, por lo tanto proporcionando por separado un primer bit único que representa un componente en fase digital (Id) de dicha señal DBPSK y un segundo bit único que representa un componente en cuadratura de fase digital (Qd) de dicha señal DBPSK;
    caracterizado porque
    -dichos medios de procesamiento están configurados adicionalmente para la subsiguiente descodificación diferencial de
    a) dicho componente en fase digital (Id), en el que se procesan dos primeros bits únicos sucesivos del componente en fase digital, para obtener un componente en fase digital descodificado de un único bit (Idd), y
    (b) dicho componente en cuadratura de fase digital (Qd), en el que se procesan dos sucesivos segundos bits únicos del componente en cuadratura de fase digital, para obtener un componente en cuadratura de fase digital descodificado de un único bit (Qdd);
    -medios de combinación (411; 421) para combinar dicho componente en fase digital descodificado de un único bit (Idd) y dicho componente en cuadratura de fase digital descodificado de un único bit (Qdd) para formar una señal de softbit indicativa de no más de
    i) los valores de bit de los componentes en fase (Idd) y en cuadratura de fase (Qdd) digitales descodificados, y
    ii) si los valores de bit son o no iguales; y
    -medios de decisión (418) para decidir acerca de un valor de dicha señal de DBPSK, mediante
    llevar a cabo una descodificación de máxima probabilidad utilizando un procedimiento de descodificación de Viterbi de decisión flexible, en el que una métrica de entrada al procedimiento de descodificación de Viterbi está formado por la señal de softbit;
    aplicar por separado descodificación de máxima probabilidad a dicho componente en fase digital descodificado (Idd) y a dicho componente en cuadratura de fase digital descodificado (Qdd), y someter patrones de bit descodificados de dichos componentes en fase y en cuadratura de fase a cálculos de suma de comprobación,
    en el que la decisión acerca de un valor de dicha señal de DBPSK se basa en cálculos de suma de comprobación independientes de la señal de softbit, del componente en fase digital descodificado (Idd) y del componente en cuadratura de fase digital descodificado (Qdd).
  6. 6. Un producto de programa informático que comprende medios de código para llevar a cabo las etapas del método de la reivindicación 1, cuando se ejecuta en un dispositivo informático.
    9
ES09177529.6T 2009-11-30 2009-11-30 Método y aparato para la desmodulación de señales moduladas con modulación binaria por desplazamiento diferencial de fase Active ES2511031T3 (es)

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