ES2330454T3 - Receptor de video analogico integrado. - Google Patents

Abstract

Un receptor de video formado dentro de un dispositivo de circuito integrado, comprendiendo el receptor de video: un primer y un segundo circuitos mezcladores para generar una señal compleja de banda base mediante la mezcla de una señal de video analógica portadora de frecuencia con los respectivos sinusoides de una pareja de sinusoides en cuadratura; un circuito (325) de filtrado para restar de la señal compleja de banda base un conjugado complejo escalado de la señal compleja de banda base, incluyendo el circuito (325) de filtrado: un circuito (327) de conjugación para generar un conjugado complejo de la señal compleja de banda base; un circuito multiplicador (335) para multiplicar el conjugado complejo de la señal compleja de banda base por un primer factor de escalado para generar un primer conjugado complejo escalado de la señal compleja de banda base; un circuito sumador (337) para restar de la señal compleja de banda base el primer conjugado complejo escalado de la señal compleja de banda base; y un circuito (331) de adaptación para generar el primer factor de escalado, incluyendo el circuito de adaptación: un filtro (341) adaptativo para generar un segundo factor de escalado basado en una diferencia entre la señal compleja de banda base y un segundo conjugado complejo escalado de la señal compleja de banda base; y un divisor (345) para dividir el segundo factor de escalado por un valor predeterminado.

Description

Receptor de video analógico integrado.

Campo de la invención

La presente invención se refiere al campo de la recepción de video analógico.

Antecedentes

Históricamente, los demoduladores de sintonización ("cajas sintonizadoras") para aplicaciones de banda de video han sido implementados totalmente en el dominio analógico, usando hasta varios cientos de elementos independientes y con un consumo máximo de dos o tres vatios de energía. Desafortunadamente, pese a su bajo coste y a su robustez, la potencia y el tamaño hacen que las cajas sintonizadoras independientes no sean adecuadas para una cantidad de aplicaciones de video emergentes, tales como la recepción de video analógico en teléfonos móviles, asistentes digitales personales, ordenadores portátiles u otros dispositivos portátiles pequeños.

Para responder a la demanda de sintonizadores pequeños y de baja energía, los diseñadores han comenzado a incluir sintonizadores de silicio, en la mayoría de los casos con arquitecturas que imitan el funcionamiento superheterodino de las cajas sintonizadoras independientes; subconvirtiendo la frecuencia portadora de un canal deseado a una frecuencia intermedia (IF) fija, pasando después la señal de IF a través de una etapa de rechazo de imagen para filtrar los elementos espectrales en las frecuencias de imagen. Desafortunadamente, el notorio mal funcionamiento de los pasivos integrados hace que sea difícil lograr un equilibrio satisfactorio entre el rechazo de imagen y el consumo de energía. Consecuentemente los sintonizadores de silicio existentes muestran típicamente o unas prestaciones comprometidas a baja potencia, o unas prestaciones razonables a alta potencia. La solicitud de patente internacional WO 98/38799 se refiere a un circuito integrado de sintonizador por conversión directa para la televisión por satélite de emisión directa. De acuerdo con esta descripción, la señal de satélite de emisión directa recibida desde la antena del satélite se amplifica y luego se reduce dentro del Bloque de Ruido Bajo, un subsistema que contiene el conjunto de antena satélite, a una banda de frecuencia predeterminada, típicamente en la banda L en el rango de 950 Mhz a 2150 Mhz. Después se envía la señal a través de un cable coaxial hasta la unidad de TDT localizada en el interior, y allí se convierte directamente desde la frecuencia recibida a una banda base, en la realización preferida mediante un único circuito integrado, que puede incluir filtros activos en chip para la integración adicional y para el rechazo de canales adyacentes y el anti solapamiento de conversores de analógico a digital. El documento destaca que el uso de un amplificador previo variable de amplio rango, la generación de componentes en fase y en cuadratura controlados con precisión de los mezcladores reductores y la compensación de desfase proporciona componentes en fase y en cuadratura de banda base con suficiente calidad de recuperación de datos usando técnicas convencio-
nales.

Breve descripción de los dibujos

La presente invención está ilustrada a modo de ejemplo, y no a título limitativo, por las figuras de los dibujos adjuntos en los cuales los mismos números de referencia se refieren a elementos similares y en los cuales:

La Figura 1 ilustra un receptor de video analógico de conversión directa de acuerdo con una realización;

La Figura 2 ilustra una realización ejemplar de un conversor de frecuencia intermedia nula (IF nula);

La Figura 3 ilustra una realización ejemplar de un cancelador de desfase;

La Figura 4 ilustra una realización más detallada de un cancelador de desfase;

La Figura 5 ilustra una realización digital de un cancelador de desfase;

La Figura 6 ilustra unas ondas en fase y en cuadratura generadas por el conversor de IF nula de la Figura 2;

Las Figuras 7A y 7B ilustran errores de ganancia y fase que pueden producirse en el conversor de IF nula de la Figura 2 y la imagen resultante no deseada que puede plegarse en la señal deseada;

La Figura 8 ilustra una realización de un filtro de rechazo de imagen adaptativo;

La Figura 9A ilustra una realización del demodulador de banda base de la Figura 1;

La Figura 9B ilustra la respuesta de frecuencia de un filtro ejemplar usado para implementar un compensador de banda lateral vestigial en el demodulador de banda de base de la Figura 9A;

La Figura 10A ilustra el espectro complejo de una señal recibida en el demodulador de banda de base de la Figura 9A;

La Figura 10B ilustra el espectro complejo de la señal que resulta de la conversión creciente en el demodulador de banda de base de la Figura 9A;

La Figura 10C ilustra la señal real que resulta de una combinación de componentes de señal en fase y en cuadratura en el demodulador de banda de base de la Figura 9A;

La Figura 11 ilustra una realización de un descodificador de video que puede usarse para implementar el descodificador 103 de la Figura 1;

La Figura 12 ilustra una realización de un gestor de energía que puede usarse para poner un receptor de video analógico en una posición de baja energía durante intervalos en los que de otro modo se recibiría información de video superflua; y

La Figura 13 es un diagrama de temporización que ilustra el funcionamiento del gestor de energía de la Figura 12.

Descripción detallada

En la siguiente descripción y en los dibujos adjuntos se exponen terminología específica y símbolos gráficos para proporcionar un entendimiento profundo de la presente invención. En algunos casos, la terminología y los símbolos pueden implicar detalles específicos que no se requieren para la puesta en práctica de la invención. Por ejemplo, la interconexión entre los elementos de un circuito o los bloques de un circuito puede mostrarse o describirse como líneas de señal policonductoras o monoconductoras de señales. Cada una de las líneas policonductoras de señales puede ser alternativamente una línea monoconductora de señales, y cada línea monoconductora de señales puede ser alternativamente una línea policonductora de señales. Las señales o las rutas de señal mostradas o descritas como de un sólo terminal pueden también ser diferenciales, y viceversa. Similarmente, las señales descritas o representadas con niveles lógicos de actividad alto y bajo pueden tener niveles lógicos opuestos en realizaciones alternativas. Como ejemplo adicional, los circuitos descritos o representados con transistores de metal-óxido-semiconductor (MOS) pueden implementarse alternativamente usando tecnología bipolar u otra tecnología cualquiera en la que pueda conseguirse un flujo de corriente de señal controlada. Además, las señales calificadas aquí como señales de sincronía pueden ser alternativamente señales estroboscópicas u otras señales que proporcionen la temporización de acontecimientos. En lo que respecta a la terminología, se dice que una señal está "afirmada" cuando se emite la señal con un estado lógico bajo o alto (o se carga a un estado lógico alto y se descarga a un estado lógico bajo) para indicar una condición particular. Por el contrario, se dice que una señal está "negada" para indicar que se emite (o se carga o se descarga) la señal con un estado distinto al estado afirmado (incluyendo un estado lógico alto o bajo, o el estado flotante que puede darse cuando el circuito emisor de señal pasa a una condición de alta impedancia, tal como una condición de drenaje abierto o colector abierto). Se dice que un circuito emisor de señal "envía" una señal a un circuito receptor de señal cuando el circuito emisor de señal afirma (o niega, si el contexto lo declara o lo indica explícitamente) la señal en una línea de señal acoplada entre el circuito conductor de señal y el receptor de señal. Se dice que una línea de señal está "activada" cuando una señal en la línea está afirmada, y que está "desactivada" cuando la señal está negada. Adicionalmente, el símbolo de prefijo "/" unido a nombres de señal indica que la señal es una señal activa baja (es decir, el estado afirmado es un estado lógico bajo). También se usa una línea sobre un nombre de una señal (p.ej., "<nombre de una señal>") para indicar una señal activa baja. El término "acoplado" se usa aquí para expresar una conexión directa así como las conexiones a través de uno o más circuitos o estructuras intermedias. El término "ejemplar" se usa aquí para expresar un ejemplo, no una preferencia o un requisito.

Aquí se describe un receptor de video analógico en diversas realizaciones. En varias realizaciones, el receptor de video analógico incluye un sintonizador de conversión directa que convierte una señal de video analógica de frecuencia de radiodifusión directamente a la banda base, en lugar de descender de frecuencia primero a una frecuencia intermedia de rango medio. Mediante esta operación, la frecuencia de imagen es la frecuencia de la señal deseada propia, de modo que el filtro de selección de canal, grande y de consumo elevado, situado típicamente en la etapa de salida de frecuencia intermedia (IF) de un sintonizador superheterodino convencional, puede ser sustituido por un filtro de paso bajo significativamente más pequeño y de menor energía. En otras realizaciones, se proporcionan circuitos de cancelación de el desfase para cancelar dinámicamente las desviaciones que puedan resultar del acoplamiento del oscilador local con la entrada de señal de la etapa de conversión directa, y se proporciona un circuito de equilibrado de IQ para rechazar adaptativamente las imágenes no deseadas que puedan resultar del desequilibrio entre fase y ganancia en la etapa de conversión directa. En otras realizaciones más, se proporciona un circuito de gestión de energía para apagar elementos seleccionados del receptor de video analógico durante los intervalos en los que de otra forma se recibiría información de video superflua. Estas y otras realizaciones y aspectos de la invención se describen a continuación con mayor detalle.

La Figura 1 ilustra un receptor 100 de video analógico de conversión directa de acuerdo con una realización. El receptor 100 de video analógico incluye un sintonizador 101 de conversión directa, un descodificador 103 de video, una etapa 106 de recuperación de audio y un gestor 107 de energía, de los que cualquiera o todos pueden estar integrados en un único dispositivo de circuito integrado (IC), aquí denominado IC principal. El IC principal puede ser un único dado de IC o un paquete de IC que contenga dos o más dados (p. ej., un módulo multichip). Además, el IC principal puede ser en sí mismo un componente de cualquier número de sistemas principales incluyendo, sin limitación, dispositivos electrónicos de consumo (p. ej., aparatos de televisión, teléfonos móviles, ordenadores personales, asistentes digitales personales (PDAs), reproductores de video, sintonizadores TDT, etc.), sistemas militares de recepción de video, sistemas de televisión provistos en diversos tipos de vehículos de transporte (p. ej., automóviles, aviones, trenes, barcos, etc.) y así sucesivamente. El sistema principal puede incluir diversos tipos de interfaz de usuario para recibir selecciones de canales elegidas por el usuario, información de configuración, y similares, a la vez que una pantalla para representar una señal de video recuperada por el receptor 100 de video analógico y, opcionalmente, un transductor de audio para generar una salida audible de una señal de audio recuperada por el receptor 100 de video analógico.

En la realización de la Figura 1, el sintonizador 101 de conversión directa incluye un filtro 111 de seguimiento de entrada, un amplificador 113 de bajo nivel de ruidos, un conversor 115 de IF nula (frecuencia intermedia nula), una etapa 117 de equilibrado de IQ, un demodulador 119 de banda base y un cancelador 121 de desfase. El filtro 111 de seguimiento de entrada está acoplado a una fuente 125 de señales (p. ej., una antena o un jack para recibir un cable u otro medio eléctrica u ópticamente conductivo) y está sintonizado para pasar una banda de frecuencia que contenga una señal de video analógica deseada. Más específicamente, en una realización, el filtro 111 de seguimiento de entrada es un filtro de pasabanda sintonizado en respuesta a una selección de canal especificada por el usuario para uno de entre una cantidad de canales de señal de video, teniendo cada canal seleccionable una frecuencia central diferente dentro de un espectro mayor reservado para la transmisión de video analógico. En una realización, por ejemplo, el espectro de transmisión se corresponde con un espectro de radiodifusión terrestre (p. ej., 50-850 MHz), aunque en realizaciones alternativas puede abarcarse virtualmente cualquier rango de frecuencias dentro del espectro de transmisión (p. ej., un espectro de transmisión por cable 50 MHz-1 GHz, u otro espectro cualquiera). La señal de video analógica seleccionada se amplifica con el amplificador 113 de bajo nivel de ruidos (que también puede estar sintonizado para que proporcione la ganancia en la banda de paso seleccionada), y luego se pasa al conversor 115 de IF nula. Obsérvese que el filtro de seguimiento de entrada y/o el amplificador de bajo nivel de ruidos pueden ser omitidos en el sintonizador de conversión directa y ser suplidos, por ejemplo, en un dispositivo de circuito integrado separado o en un circuito de componentes discretos. Además, pueden intercambiarse las posiciones del amplificador 113 de bajo nivel de ruidos y el filtro 111 de seguimiento de entrada de modo que la señal de entrada se amplifique antes de filtrarse y, en algunas aplicaciones, el filtro 111 puede omitirse completamente.

En una realización, el conversor 115 de IF nula es un detector sincrónico que multiplica la señal entrante de video analógico mediante una sinusoide compleja, descendiendo por lo tanto directamente la señal de video a banda base y produciendo componentes de señal de banda base en fase (I) y en cuadratura (Q) que se transfieren a la etapa 117 de equilibrado de IQ. En una realización, se genera la sinusoide compleja en una frecuencia que coincide (o coincide sustancialmente) con la frecuencia central de la banda de paso seleccionada, una frecuencia aquí denominada frecuencia portadora de la señal entrante de video analógico. Debe observarse que, debido al filtrado de banda lateral aplicado en señales de televisión moduladas en banda lateral residual (VSB), la frecuencia portadora de la señal entrante de video analógico puede desviarse de la frecuencia de la portadora modulada original (p. ej., desviada por F_{c}/2, en donde F_{c} es la reducción espectral conseguida por filtrado de banda lateral).

Refiriéndose aún a la Figura 1, la etapa 117 de equilibrado de IQ compensa la ganancia y el error de fase en el conversor 115 de IF nula para producir señales de componentes I y Q equilibrados (es decir, sustancialmente libres de imágenes), y el demodulador 119 de banda base recupera la señal de video de banda base final a partir de las señales I/Q equilibradas. El cancelador de desfase sirve para compensar una desfase de corriente continua (CC) no deseada que puede resultar del acoplamiento de un oscilador local del conversor de IF nula con la entrada del receptor. Tanto el equilibrio IQ, como la demodulación de banda base, como las funciones de cancelación de desfase se describen más adelante con referencia a realizaciones más detalladas.

La etapa 105 de recuperación de audio recupera una salida de audio desde un componente de audio, si existe, en la salida del demodulador 119 de banda base (o alternativamente desde la salida de la etapa 117 de equilibrado de IQ o del conversor 115 de IF nula). Por ejemplo, en una realización, la etapa 105 de recuperación de audio incluye un filtro pasabanda para pasar el componente de audio de la salida del demodulador de banda base y un demodulador para recuperar la salida de audio desde una señal de audio digital modulada en frecuencia (FM) o modulada en amplitud (AM). Si el componente de audio no ha sido aún digitalizado en etapas anteriores, la etapa 105 de recuperación de audio puede incluir también un conversor de analógico a digital (ACC) y su correspondiente filtro digital para generar una visualización filtrada digital de la señal de audio. Puede proporcionarse un eliminador de audio, no mostrado en la Figura 1, en la ruta del video (es decir, en la entrada al descodificador 103 de video) para impedir que la señal de audio alcance las etapas de procesado de video situada aguas abajo. En realizaciones alternativas puede introducirse la etapa 105 de recuperación de audio en otros diversos circuitos (o procesos) analógicos y/o basados en DSP.

Siguiendo con el recorrido de video, el demodulador 119 de banda base envía la señal recuperada de video de banda base a una etapa 135 de recuperación de temporización y una etapa 131 de procesamiento de luma/chroma en el descodificador 103. La etapa 131 de luma/chroma extrae la información de chroma (color), si existe, de la señal de video de banda base y proporciona las señales correspondientes de tono (U) y saturación (V) a una etapa 133 de conversión de formato junto a una señal (Y) de luma (intensidad) que permanece después de haber extraído la información del color. En una realización, la etapa 133 de conversión de formato es un conversor de YUV a RGB que convierte las señales entrantes de intensidad, tono y saturación en señales de rojo, verde y azul para activar una pantalla de color (p. ej., un tubo de rayos catódicos (CRT), una pantalla de cristal líquido (LCD), una pantalla de plasma, una pantalla de proyección o cualquier otro tipo de dispositivo de renderización de imagen). En realizaciones alternativas, la etapa 133 de conversión de formato puede convertir los componentes YUV a otro formato de señal (p. ej., señales YIV), o puede omitirse la etapa de formateo y usarse los componentes de señal YUV para activar directamente la pantalla del sistema principal.

La etapa 135 de recuperación de temporización (que puede verse como parte del sintonizador, más que del descodificador) extrae señales temporización de retrazado vertical y retrazado horizontal, aquí denominadas señales v-sync y h-sync, respectivamente, desde la señal de video suministrada por el sintonizador y transfiere las señales de temporización a la etapa 133 de conversión de formato en donde son utilizadas para delinear fotogramas, campos y líneas de barrido (p. ej., con la v-sync indicando el comienzo de cada imagen de video en un formato de señal de video de campo entrelazado, y con la h-sync indicando el comienzo de una línea de barrido para representarla como una línea de pixels en el dispositivo de visualización). En la realización mostrada, la etapa de recuperación de temporización también puede suministrar señales de temporización (h-sync, v-sync o ambas) a el cancelador 121 de desfase y/o al gestor 107 de energía para las operaciones de temporización en los mismos. En una realización, descrita con mayor detalle a continuación, se usa el gestor 107 de energía para apagar (es decir, desactivar o de otra manera poner en un estado de consumo reducido de energía) componentes seleccionados del sintonizador 101 y del descodificador 103 durante los intervalos en los que de otra forma se recibiría información de video superflua. En realizaciones alternativas, puede omitirse el gestor 107 de energía.

La Figura 2 ilustra una realización ejemplar de un conversor 115 de IF nula y de su interconexión con el cancelador 121 de desfase, el amplificador 113 de bajo nivel de ruidos y el filtro 111 de seguimiento de entrada. El conversor 115 de IF nula incluye un oscilador local 151, unos elementos mezcladores 153a, 153b (en conjunto, mezcladores 153), unos circuitos sumadores 155a, 155b, unos filtros 157a, 157b de bajas frecuencias, y unos amplificadores separadores 159a, 159b. En la realización mostrada, el oscilador local 151 se ejecuta mediante un bucle 161 de enganche de fase (PLL), y un elemento 163 de retardo de 90º que genera señales senoidales en cuadratura (p. ej., seno y coseno) a una frecuencia portadora selecionada. En una ejecución específica, por ejemplo, un circuito divisor dentro del PLL 161 divide la salida de un oscilador de voltaje controlado (VCO) por un divisor seleccionado (p. ej., seleccionado de acuerdo a la frecuencia central de un canal de video analógico especificado por un usuario) para generar un control de voltaje de ciclo cerrado que establece la frecuencia oscilante del VCO y por lo tanto la frecuencia de la salida senoidal desde el PLL. Al diseñar la salida de PLL para que sea una señal cosenoidal y pasar la onda cosenoidal a través del elemento 163 de retardo de 90º se obtiene una onda senoidal (es decir, un desfase de la onda cosenoidal por un cuarto de ciclo de la frecuencia oscilante del VCO). Las señales de seno y coseno constituyen sinusoides de cuadratura a la frecuencia portadora seleccionada, F_{c,}, y por lo tanto forman colectivamente una sinusoide compleja, e^{j\omega t}, en donde
\omega = 2\piF_{c}.

Las señales de coseno y seno generadas por el oscilador local 151 se suministran a los elementos mezcladores 153a y 153b, respectivamente, en donde son mezcladas (p. ej., multiplicadas) con la señal de video analógica entrante para generar unas señales de video 154a y 154b en fase y en cuadratura. Los elementos mezcladores pueden ejecutarse, por ejemplo, con circuitos multiplicadores de cuatro cuadrantes (también llamados células de Gilbert) u otro circuito cualquiera capaz de llevar a cabo una multiplicación de señales. Se suministran las señales de video 154a y 154b en fase y en cuadratura a los filtros 157a, 157b de bajas frecuencias, que filtran los componentes espectrales en 2F_{c} (es decir, la multiplicación de sinusoides en la frecuencia F_{c} produce la señal subconvertida deseada en banda base (F_{c} - F_{c}), y los componentes no deseados en 2Fc (F_{c} + F_{c})), y luego se suministran a los amplificadores separadores 159a, 159b para producir respectivamente las señales 159a, 159b de video de banda base de I y Q amplificadas. Aunque no se muestran específicamente, las señales de I y Q pueden convertirse a señales digitales en una etapa de video ACC antes de enviarse a la etapa de equilibrio de IQ (es decir, el elemento 117 de la Figura 1). También, las señales 170a y 170b, o cualquiera de ellas, pueden suministrarse a la etapa de recuperación de audio (elemento 105 de la Figura 1) antes o después de la conversión a forma digital.

Cancelación de Desfase de CC

Un problema que presenta el sintonizador 101 de conversión directa de la Figura 1 es que, tal como se muestra en la Figura 2 en 160, a sinusoides de radio frecuencia (RF) generadas por el oscilador local 151 pueden acoplarse al amplificador sensible del propio sintonizador. Más específicamente, las sinusoides de RF se generan en la frecuencia del canal de video seleccionado, y consecuentemente, de ser captados por la fuente de la señal (p. ej., la antena) pasarán por el filtro de seguimiento de entrada, serán amplificados por el amplificador de bajas frecuencias, y luego serán mezclados entre sí en los elementos mezcladores 153. Desafortunadamente, una sinusoide mezclada consigo misma produce un componente de señal de CC (corriente continua) (p. ej., cos^{2}(\omegat) = [1 + cos(2\omegat)]/2 y sen^{2}(\omegat)=[1 - cos(2\omegat)]/2) que puede causar que los amplificadores separadores 159a, 159b se saturen o interrumpan de otro modo el funcionamiento de las etapas receptoras situadas aguas abajo. El cancelador 121 de desfase sirve para evitar tal interrupción mediante la cancelación del componente de CC de las señales 154a, 154b de salida de las mezcladoras.

En la realización de las Figuras 1 y 2, el cancelador 121 de desfase recibe una señal de supresión desde el circuito 135 de recuperación de temporización al comienzo de cada intervalo de supresión (p. ej., un intervalo de supresión horizontal y/o un intervalo de supresión vertical) y desactiva la recepción de la señal entrante durante al menos una porción del intervalo de supresión, por ejemplo, mediante la apertura de un interruptor 165. Mientras la señal de recepción está desactivada, el cancelador de desfase muestrea las señales 154a, 154b de salida de las mezcladoras para obtener una medida de el desfase de la CC, si existe, luego actualiza (es decir, ajusta) la señal de cancelación de desfase 166a, 166b de acuerdo a el desfase de la CC. Las señales 166a, 166b de cancelación se suman a las salidas 154a, 154b de los mezcladores, respectivamente, en unos circuitos sumadores 155a, 155b para reducir el nivel de CC de las salidas 154a, 154b de los mezcladores hasta un nivel tolerable (es decir, cancelar el componente de CC). En realizaciones alternativas, el cancelador 121 de desfase puede operar sin desacoplar el sintonizador 101 de la fuente de la señal (es decir, puede omitirse el interruptor 165), por ejemplo, si puede obtenerse una medida de el desfase de la CC durante la recepción de una señal nominalmente constante (p. ej., durante un intervalo horizontal y/o de supresión o un periodo en el que la señal de video sea anulada en la fuente de transmisión).

La Figura 3 ilustra una realización ejemplar de un cancelador 201 de desfase y su interconexión con un circuito sumador 155. El cancelador 201 de desfase incluye un amplificador 203 que tiene una salida acoplada a través de un interruptor 205 controlado por señal, a un condensador 207 de derivación. El condensador 207 de derivación funciona efectivamente como filtro de paso bajo y elemento de muestreo, y puede reemplazarse por otras diversas ejecuciones de elementos de filtro de paso bajo/elemento de muestreo en realizaciones alternativas. Cuando se afirma una señal 210 de supresión (BL), se cierra el interruptor 205, permitiendo al amplificador 203 cargar el condensador 207 en proporción al nivel de CC de la salida 154 del mezclador. La carga desarrollada en el condensador 207 constituye un voltaje de cancelación de desfase que se aplica a un terminal de control de una fuente 209 de corriente (p. ej., una puerta de transistor) y por lo tanto controla la cantidad de corriente suministrada al circuito sumador 155. Configurando el circuito sumador 155 de tal modo que un aumento de corriente desde la fuente 209 de corriente reduzca el nivel de la señal de CC en la salida del circuito sumador (es decir, el circuito sumador 155 efectúa una operación de sustracción), se forma un bucle de realimentación negativa en el que el amplificador 203 actualiza de forma iterativa el voltaje de cancelación de desfase (produciéndose cada iteración en un intervalo de supresión respectivo) según sea necesario para cancelar el componente de CC de la salida 154 del mezclador.

La Figura 4 ilustra una realización más detallada de un cancelador 230 de desfase, un circuito sumador 240 y su interconexión a una célula mezcladora 225 de salida diferencial. En la realización mostrada, la célula 225 mezcladora genera una señal de salida diferencial en modo corriente en unos nodos 154a, 154b de salida (p. ej., como en una célula de Gilbert) y se acopla, a través de un interruptor de puerta de paso ("puerta de paso"), hasta una fuente 125 de entrada de señal. Cuando se afirma una señal 250 de supresión diferencial (BL+/-), se abre la puerta de paso 227, desacoplando la célula 225 mezcladora con respecto a la fuente 125 de entrada y por lo tanto permitiendo que el mezclador 225 genere una señal 226 de error en modo corriente que refleja el acoplamiento no deseado del oscilador local, así como cualquier ruido 1/F (es decir, ruido inversamente proporcional a la frecuencia) y cualquier desequilibrio en las etapas del sintonizador hasta, e incluyendo la célula 225 mezcladora. El circuito sumador 240 incluye unos elementos resistivos 241a, 241b de actuación para generar un voltaje de error diferencial en los nodos 154a, 154b de salida de los mezcladores en proporción a la señal 226 de error en modo corriente.

El cancelador 230 de desfase incluye un amplificador diferencial 231 que tiene unas entradas acopladas respectivamente a los nodos 154a, 154b de salida de los mezcladores, y unas salidas acopladas, a través de unas puerta de paso 233a, 233b a unos transistores 237a, 237b de control de corriente. Las puerta de paso 233a, 233b son conmutadas a un estado conductor en respuesta a la afirmación de la señal 250 de supresión, de modo que, cuando la señal de error está presente en los nodos 154a, 154b de salida de los mezcladores, el amplificador diferencial 231 puede activar las puertas de los transistores 237a, 237b de control de corriente. Más específicamente, el amplificador diferencial 231 genera un voltaje diferencial de cancelación del desfase en proporción al voltaje de error de modo que los transistores 237a, 237b de control de corriente se polarizan para excitar una corriente diferencial (I_{n1}, I_{n2}) de cancelación de desfase en los nodos 154a, 154b mezcladores de salida. Los terminales fuente de los transistores 237a, 237b de control de corriente tienen un acoplamiento cruzado con los nodos 154a, 154b mezcladores de salida (es decir, el transistor 237a está acoplado al nodo 154b de salida, y el transistor 237b está acoplado al nodo 154a de salida) para formar un bucle de realimentación negativa, permitiendo así que el cancelador 230 de desfase ajuste iterativamente la corriente de cancelación de desfase en una dirección que lleve la señal de error en los nodos 154a, 154b mezcladores de salida hacia un valor nulo (es decir, un voltaje diferencial cero). En una realización, se acopla un elemento capacitivo 235 entre las puertas de los transistores 237a, 237b para mantener el voltaje de cancelación de desfase entre los intervalos de supresión. En realizaciones alternativas, pueden acoplarse respectivamente elementos capacitivos independientes a las puertas de los transistores 237a, 237b de control de corriente (p. ej., cada elemento capacitivo está acoplado entre la tierra y el terminal puerta de un respectivo transistor de control de corriente) para mantener el voltaje de cancelación de desfase. Más generalmente, en realizaciones alternativas el elemento capacitivo 235 puede sustituirse por cualquier circuito capaz de mantener el voltaje de cancelación de desfase durante los intervalos de no supresión.

Aunque en la Figura 4 el circuito sumador 240se representa como un circuito sumador en modo corriente (es decir, una unión sumadora cableada), en realizaciones alternativas pueden usarse otros tipos de circuitos sumadores incluyendo, sin limitación, circuitos sumadores en modo-tensión (p. ej., usando un amplificador operacional), circuitos digitales lógicos y operaciones de máquinas de estados (p. ej., un procesador programado). Además, aunque se muestran los elementos resistivos 241a, 241b incluidos en el circuito sumador 240, en realizaciones alternativas los elementos resistivos 241a, 241b pueden disponerse en etapas sintonizadoras descodificadoras o situadas aguas abajo.

La Figura 5 ilustra una realización de un cancelador 270 de desfase que incluye un conversor 271 de analógico a digital (ACC), un filtro digital 273 y un conversor 275 de digital a analógico (DAC). El ACC 271 responde a la afirmación de una señal 210 de supresión generando una muestra digitalizada de la señal de error presente en el nodo 272, y enviando la muestra de error al filtro digital 273. El filtro digital 273 aplica la muestra de errores entrante en una operación de filtrado digital para generar un valor 274 actualizado de cancelación de desfase. El filtro digital 273 puede ser, por ejemplo, un filtro de respuesta de impulsos infinitos (IIR), un filtro de respuesta de impulsos finitos u otro tipo de filtro cualquiera que genere un promedio variable (u otra combinación matemática) de muestras de error recibidas desde el ACC 271. El valor 274 de cancelación de desfase es enviado al DAC 275, el cual genera una señal analógica de cancelación de desfase para ser sumada a la salida 154 del mezclador en el circuito sumador 279, completando por lo tanto un bucle de realimentación negativa. Como en las realizaciones comentadas anteriormente, el circuito sumador 279 puede ser un circuito sumador en modo corriente (en cuyo caso el DAC puede ser un DAC en modo corriente), un circuito en modo-tensión, u otro tipo cualquiera de circuito sumador.

Supresión de Imagen Adaptativa

La Figura 6 ilustra unas ondas en fase y en cuadratura generadas idealmente por el conversor de IF nula de la Figura 2. Más específicamente, el componente (I) en fase de la señal de video de banda base recibida, y(t), incluye unas imágenes 302a y 302b de banda base que resultan del descenso de componentes de señal en \pm F_{c} a banda base, junto con las imágenes 303a y 303b en \pm2 F_{c}. De manera similar, el componente en cuadratura (Q) de y(t) incluye las imágenes 304a y 304b en banda base y las imágenes 305a y 305b en 2 F_{c}. Las imágenes 302, 304 en banda base y las imágenes 303, 305 en 2 F_{c} se muestran como triángulos rectángulos en la Figura 6 para indicar que pueden ser asimétricas con respecto a sus frecuencias centrales, como en el caso de la modulación de VSB.

Asumiendo que las rutas de mezcla de I y Q en el conversor 300 de IF nula están equilibradas con precisión (es decir, las sinusoides generadas por el oscilador local 151 están desfasadas precisamente 90º y las ganancias de los amplificadores 159a y 159b son iguales), la suma algebraica de los componentes en fase y en cuadratura produce los componentes espectrales de banda base -2 F_{c} mostrados en 310 y 312, respectivamente. Esto es, las contribuciones de frecuencias negativas a los componentes de banda base de las señales de salida de I y Q son inversiones la una de la otra que se cancelan al ser sumadas, dejando sólo la contribución 310 de frecuencia positiva deseada. Por lo tanto, en un conversor 300 de IF nula ideal, la multiplicación mediante una sinusoide compleja generada con precisión subconvierte efectivamente tanto el componente de frecuencia positivo como el negativo de una señal de video centrada en \pmF_{c}, produciendo un componente 310 de banda base deseado, y un componente 312 de -2 F_{c} que puede eliminarse mediante unas etapas 157a, 157b de filtro de bajas frecuencias (aunque la Figura 6 ilustra la mezcla con una sinusoide compleja e^{-j2\pi Fct}, ha de observarse que la señal de video entrante puede mezclarse alternativamente con una sinusoide e^{+j2\pi Fct} para sobreconvertir los componentes de frecuencias positivo y negativo de la señal de video centrada en \pmF_{c}, produciendo por lo tanto un componente de banda base deseado y un componente de +2 F_{c} que puede eliminarse mediante las etapas 157a y 157b de filtros de pasobajo).

Desafortunadamente, las ejecuciones de circuitos actuales generalmente producen cierto grado de error de fase en la sinusoide compleja y desequilibrio de la ganancia en las etapas de salida. Refiriéndose a las Figuras 7A y 7B, por ejemplo, puede observarse un error de fase dividido entre los componentes de seno y coseno de la sinusoide compleja (es decir, cos(\omega_{c}t + \phi/2) y -sen(\omega_{c}t - /2\phi)) suministrada a los elementos mezcladores 153a y 153b, y puede observarse un error de ganancia, dividido entre los amplificadores 159a y 159b de modo que los amplificadores 159a, 159b producen unas ganancias de A + \varepsilon/2 y A - \varepsilon/2, respectivamente. Como resultado de los errores de fase y de ganancia, los componentes en fase y en cuadratura de y(t), se unen de hecho el uno con el otro de modo que, en vez de la cancelación ideal de las contribuciones de frecuencia negativa que se muestra en la Figura 6, cierta porción de la contribución de frecuencia negativa aparece como una imagen no deseada en la salida de IQ tal como se muestra en la Figu-
ra 7B. De ser suficientemente grande, la imagen puede producir artefactos no deseados en la señal de video de salida.

En una realización, una imagen no deseada resultante del error de fase y de ganancia en el conversor de IF nula se corrige mediante un filtro adaptativo de rechazo de imagen implementado en la etapa 117 de equilibrado de IQ de la Figura 1. Más específicamente, aceptando que la señal de error que produce la imagen no deseada es un conjugado complejo escalado de la señal deseada x(t), se sigue que la señal de banda base recibida, y(t), puede expresarse como una suma de la señal deseada x(t) y su conjugado. Esto es, si la señal deseada x(t) = I(t) + jQ(t), entonces la señal de error viene dada por \beta[I(t) - jQ(t)]=\betax*, en donde "*" denota un conjugado complejo. Por consiguiente, la señal de banda base recibida, y(t), puede expresarse como:

(1),y(t) = \alphax(t) + \betax*(t)

en donde \alpha y \beta representan las proporciones relativas de la señal deseada y la de error y son funciones complejas de los errores de fase y de ganancia tal como sigue:

\alpha=[(1 - \varepsilon/2)e^{-j\phi /2} + (1 + \varepsilon/2)e^{+j\phi /2}]/2

\beta=[(1 + \varepsilon/2)e^{-j\phi /2} - (1 - \varepsilon/2)e^{+j\phi /2}]/2.

Aceptando adicionalmente que el conjugado complejo que puede obtenerse fácilmente de la señal recibida, y*(t), contiene un componente x*(t), se deduce que restando una versión apropiadamente escalada del conjugado complejo de la señal recibida a la propia señal recibida, puede cancelarse el componente de error de la señal recibida, dejando una versión linealmente escalada de la señal deseada. Esto es:

y*(t)=\alpha*x*(t) + \beta*x(t), \hskip0.3cm por lo que

(2).(\beta/\alpha*)y*(t) = \beta x*(t) + (\beta\beta*/\alpha*)x(t)

Ahora, combinando las ecuaciones simultáneas (1) y (2) para cancelar el término de errores \betax*(t) se obtiene:

(3).y(t) - (\beta/\alpha*)y*(t) = (\alpha - \beta\beta*/\alpha*)x(t) = z(t)

Por lo tanto, tal como se muestra en la expresión (3), puede eliminarse la señal de error tomando el conjugado complejo de y(t), multiplicándolo por el factor de escalado \beta/\alpha* y luego restando el resultado a y(t), resultando z(t), una versión linealmente escalada de la señal deseada, x(t).

La Figura 8 ilustra una realización de un filtro adaptativo 325 de rechazo de imagen que opera de acuerdo con la expresión (3) y que puede usarse para ejecutar la etapa 117 de equilibrio de IQ de la Figura 1. El filtro adaptativo 117 de rechazo de imagen incluye un generador 327 de conjugados, una ruta 329 de cancelación y un bucle 331 de adaptación. El generador 327 de conjugados genera un conjugado complejo, y*(t), de la señal de video de banda base de entrada, y(t), mediante la inversión del componente imaginario de la señal compleja. En una realización, se ha digitalizado la señal de entrada, y(t) (p. ej., mediante un ACC en el extremo anterior de la etapa 117 de equilibrio de IQ o en el extremo posterior de la etapa inversora de IF nula), de modo que el generador de conjugados puede simplemente voltear el bit de signo del componente imaginario de la señal de entrada. Alternativamente, en una ejecución analógica, puede generarse el conjugado complejo retorciendo un par de conductores de señal diferencial que porte el componente imaginario de la señal entrante.

Independientemente de cómo se genere, el conjugado complejo es suministrado a un multiplicador 335 dentro de la ruta de cancelación 329 en donde es multiplicado por un factor escalado \beta/\alpha* recibido desde el bucle 343 de ajuste, produciendo así el valor conjugado complejo escalado deseado, (\beta/\alpha*)y*(t). Se suministra el valor conjugado complejo escalado a una entrada inversora del circuito sumador 337, en donde se resta a la señal de video de banda base de entrada y(t) para producir la señal de salida deseada z(t).

El bucle 331 de adaptación sirve para generar el factor de escalado, \beta/\alpha*, aplicado en la ruta 329 de cancelación. En la realización de la Figura 8, el bucle 331 de adaptación incluye un filtro adaptativo 341 y un circuito sumador 343 acoplados en una configuración de realimentación negativa que trata de minimizar la diferencia entre la señal de video de banda base de entrada, y(t), y su conjugado complejo filtrado K*y*(t). Esto es, se escala el conjugado complejo con el coeficiente (K*) del filtro para producir un conjugado filtrado, K*y*(t). El circuito sumador 343 recibe la señal de entrada y(t) y el conjugado filtrado por unas entradas no invertida e invertida, respectivamente, y por lo tanto resta K*y*(t) a y(t) para producir una señal 344 de frecuencia diferencial que se envía de vuelta al filtro adaptativo. El filtro adaptativo ajusta iterativamente el coeficiente del filtro, K*, en respuesta a la señal 344 de frecuencia diferencial. En una realización, por ejemplo, se aplica una actualización adaptativo de mínimos cuadrados (LMS) en cada iteración tal como sigue:

(4),K[n + 1]=k[n] + \mue*[n]y*[n]

en donde \mu es un factor de escalado y e*[n] es el conjugado de la señal 344 de frecuencia diferencial para una actualización dada. Puede demostrarse de manera algebraica que la aplicación iterativa de la expresión (4) hace que K, el conjugado del coeficiente del filtro, converja en:

(5),K = 2\alpha*\beta*/(\beta\beta* + \alpha\alpha*)

de modo que el coeficiente del filtro, K* (que puede generarse mediante una operación conjugada en la ecuación de actualización o a través de una operación conjugada separada) converge en:

(6).K* = 2\alpha\beta/(\beta\beta* + \alpha\alpha*)

Dado \alpha es significativamente mayor que \beta, la expresión (6) puede simplificarse en:

K = 2\alpha\beta/(\alpha\alpha*) = 2\beta/\alpha, o el doble del factor de escalado a aplicar en la ruta de cancelación.

\vskip1.000000\baselineskip

Consecuentemente, se envía el coeficiente del filtro, K*, desde el filtro adaptativo 341 hasta un circuito divisor 345 que divide K* por dos para producir el factor de escalado \beta/\alpha* aplicado en la ruta 329 de cancelación.

Refiriéndose todavía a la Figura 8, debe observarse que en vez de una operación de actualización de LMS, pueden efectuarse actualizaciones de LMS signo-signo en el filtro adaptativo 341. Más generalmente, en realizaciones alternativas puede usarse cualquier procedimiento de actualización adaptativa o una operación de calibración única u ocasional que produzca el factor de escalado deseado. Adicionalmente, aunque en la Figura 8 se representan componentes de circuito individuales para llevar a cabo las operaciones de multiplicación, conjugado y suma, todas esas operaciones o cualquier subgrupo de las mismas pueden llevarse a cabo en un procesador programado.

\newpage

La Figura 9A ilustra una realización del demodulador 119 de banda base de la Figura 1. El demodulador 119 de banda base sirve para compensar la naturaleza de la banda lateral residual de la señal antes de la conversión de la frecuencia, y luego desplazar la frecuencia de la señal compleja, z(t), recibida desde la etapa de equilibrio de IQ de modo que, cuando se resta el componente de señal en cuadratura del componente en fase de la señal, se cancela el componente imaginario de z(t), dejando sólo el componente de señal real deseado, r(t). En la realización particular mostrada, el demodulador de banda base incluye un compensador 352 de banda lateral residual de la señal ejecutado, por ejemplo, como un filtro de Nyquist cuya respuesta de frecuencia se muestra en la Figura 9B. Pueden utilizarse otras estructuras de desfase y respuestas de filtro en realizaciones alternativas. Tras el compensador 352, se acopla un primer elemento mezclador 351 para recibir el componente (I) en fase de la señal entrante z(t) y se acopla un segundo elemento mezclador 353 para recibir el componente en cuadratura (Q) de z(t). Asumiendo que la señal entrante tiene el espectro complejo mostrado en la Figura 10A (es decir, con el triángulo rectángulo representando el espectro asimétrico 2\omega_{s} de un VSB centrado a cero herzios), y proporcionando a los elementos mezcladores 351 y 353 unas respectivas señales demoduladoras de coseno y seno a una frecuencia \omega_{s} el elemento z(t) es sobreconvertido a la frecuencia \omega_{s} tal como se muestra en la Figura 10B. Restando el componente de señal en cuadratura \omega_{s} a la señal en fase decalada por \omega_{s} en el circuito sumador 355 se cancela efectivamente el componente imaginario de la señal compleja, produciendo la señal de video real deseada, s(t), que tiene la onda de forma mostrada en la Figura 10C. En el contexto de una señal de televisión en color con VSB, s(t) es una señal de banda lateral doble que tiene una portadora de luma centrada a cero herzios y una portadora de croma desfasada. Obsérvese que el oscilador local usado para generar la sinusoide compleja en el conversor de IF nula puede incluir un bucle de reducción secundario para generar a sinusoides aplicadas en el demodulador de banda base. En la realización anterior, se asume que el oscilador local es coherente con la señal recibida, lográndose tal coherencia a través de cualquier técnica de seguimiento de frecuencias (p. ej., restablecimiento de la portadora). En realizaciones alternativas, el oscilador local necesita ser coherente con la señal recibida y pueden usarse la detección de la envolvente u otras técnicas de recuperación incoherentes.

Descodificador con Congelado de Fotograma Dinámico

La Figura 11 ilustra una realización de un descodificador 400 que puede usarse para ejecutar el descodificador 103 de la Figura 1, y su interconexión a una memoria 411 de video. El descodificador 400 de video incluye una etapa 131 de procesado de luma/croma, un descodificador 133 de formato opcional, un circuito 135 de recuperación de temporización y un detector 407 de relación entre señal y ruido (SNR). En una realización, la etapa 131 de procesado de luma/croma incluye un separador 401 de luma/croma y unos circuitos 403 y 405 de procesado de luma/croma que envían señales de croma y luma separadas al conversor 133 de formato. En una realización, el separador 401 de luma/croma, los circuitos 430, 405 de procesado y el conversor 133 de formato llevan a cabo conjuntamente una operación de descodificación de video de acuerdo con los estándares NTSC, PAL o SECAM, para producir una señal de salida de video RGB estándar (es decir, o NTSC, o PAL o SECAM). En realizaciones alternativas, pueden generarse las señales de salida de video basadas en otros formatos de salida estándar o no estándar. El circuito 135 de recuperación de temporización opera generalmente tal como se ha descrito anteriormente para recuperar las señales v-sync y horizontales desde la señal de video desmodulada, s(t), y envía las señales de sincronización hasta el conversor 133 de formato (es decir, para permitir la delineación de campos y líneas de barrido) y, si es necesario hasta otros componentes de circuitos con un receptor de video, tal como el cancelador de desfase descrita anteriormente. El detector 407 de SNR mide la relación entre señal y ruido (SNR) de la señal de video desmodulada, s(t), y compara la SNR con un valor de umbral. Si la SNR cae por debajo del umbral, se estima la señal entrante como demasiado ruidosa para su visualización y el detector 407 de SNR afirma una señal 408 de congelado de fotograma. El valor de umbral puede ser programable (p. ej., un valor grabado en un registro de configuración del IC principal) para permitir una tolerancia al ruido seleccionada por el usuario. También, en realizaciones alternativas, pueden usarse otras medidas de calidad de la señal además de la SNR, solas o en combinación con la SNR, para determinar si se afirma o no se niega la señal para congelado de fotograma.

En la realización de la Figura 11, la memoria 411 de video incluye una memoria 413 de fotograma, un circuito sumador 415 y un multiplexor 417. Mientras la señal 408 de congelado de fotograma está negada, se carga una primera memoria de campo de la memoria 413 de fotograma con información de líneas de barrido (es decir, datos de los píxeles a visualizar en una línea dada de un dispositivo de visualización) para un campo de video entrante, mientras que se lee la información de líneas de barrido en una segunda memoria de campo y se pasa a la salida 420 de video a través del multiplexor 417. Cuando la primera memoria de campo está llena, la memoria 411 de video comienza a cargar la segunda memoria de campo mientras que se lee la información de las líneas de barrido en la primera memoria de campo, efectuando por lo tanto una disposición alterna de memorias (ping pong). Cuando se afirma la señal 408 de congelado de fotogramas, se detiene la carga de líneas de barrido en la memoria 413 de fotograma (es decir, un estado de congelado de fotograma), y se suma la información de líneas de barrido generada por el descodificador 400 de video a la correspondiente información de líneas de barrido cargada anteriormente en la memoria 413 de fotograma, para producir una salida de imágenes promediada en el tiempo. Mediante esta operación, puede presentársele al usuario una imagen relativamente congelada en vez de la "nieve" que resulta generalmente de una pérdida de la señal de video.

Receptor Desactivado Dinámicamente

Tal como se ha comentado anteriormente, en referencia a la Figura 1, puede proporcionarse un circuito 107 de gestión de energía para apagar componentes seleccionados en el sintonizador 101 y el descodificador 103 durante los intervalos en los que de otra forma se recibiría información de video superflua. Por ejemplo, en muchos dispositivos de visualización de video con pantalla pequeña, las señales de video con formatos estándar transportan más información de la necesaria para hacer funcionar el visualizador. En tales dispositivos, la recepción de información de video no visualizada (información de video superflua desde el punto de vista del dispositivo de video) supone un gasto de energía innecesario, que en el receptor 100 de video analógico integrado de la Figura 1 puede evitarse mediante el funcionamiento del gestor 107 de energía. En una realización, el sistema principal puede representar sólo un campo por fotograma de video, de modo que el gestor 107 de energía pueda desactivar cualquiera o todos los componentes del sintonizador 101 y/o del descodificador 103 durante el intervalo en el que de otra forma se recibiría el fotograma superfluo, reduciendo así el consumo de energía en el receptor de video en un 50% (o casi un 50%). En otra realización, el sistema principal puede descartar (es decir, desistir de representar) cada Nª línea de barrido, de modo que el gestor 107 de energía puede desactivar ciertos componentes seleccionados del sintonizador/descodificador tras la recepción de cada grupo de N-1 líneas de barrido para ahorrar energía. El gestor 107 de energía también puede desactivar periódicamente la energía durante los periodos de pérdida de señal (p. ej., tal como indica el detector 407 de SNR de la Figura 11, activando ocasionalmente el funcionamiento del sintonizador/descodificador para muestrear la señal de video entrante y determinar si se ha restablecido la señal.

La Figura 12 ilustra un gestor 440 de energía de acuerdo con una realización que desactiva el funcionamiento del sintonizador y/o el descodificador (incluyendo cualquiera o todos los componentes del mismo) a intervalos alternos de campo de video. Esto es, tal como se muestra en la Figura 13, a cada dos afirmaciones del impulso v-sync 452, el gestor de energía afirma una señal 446 de desactivación para evitar la recepción (y por lo tanto ahorrar energía) de los impulsos h-sync 454 y de la información de líneas de barrido que constituyen un campo de video. En la realización de la Figura 12, el gestor 440 de energía incluye un circuito flip-flop 441 configurado para la conmutación (es decir, salida inversora acoplada a la entrada de datos), un contador saturante 443 y una puerta lógica AND 445. La entrada estroboscópica del circuito flip-flop 441 está acoplada para recibir v-sync, de modo que la salida del circuito flip-flop conmuta a cada impulso v-sync por lo que en adelante se denomina señal v-sync 442 de conmutación de (VST). En una realización, está diseñado el gestor 440 de energía para permitir la recepción de cada impulso v-sync 452 (p. ej., para permitir un funcionamiento apropiado del circuito 135 de recuperación de temporización de la Figura 1) y por lo tanto afirma la señal 446 de desactivación para una cantidad de impulsos h-sync 454 que corresponden a un campo de video, y luego niega la señal 446 de desactivación a tiempo para activar la recepción del siguiente impulso v-sync. (Tal como se ha mencionado anteriormente, los impulsos h-sync 454 pueden sintetizarse mediante un PLL que reciba v-sync en la entrada de su reloj de referencia y divida una salida de VCO entre la relación de impulsos h-sync e impulsos v-sync para el estándar de video relevante). Más específicamente, se reajusta el contador 443 a un valor de contaje inicial en respuesta a un flanco ascendente de la señal v-sync 442 de conmutación (es decir, el comienzo de un campo de video superfluo) y luego se cuenta arriba o abajo hacia un valor de contaje terminal en respuesta a los siguientes impulsos h-sync 454. Al programar (o codificar físicamente o cablear) la diferencia entre los valores de contaje terminal y de contaje inicial para igualar la cantidad de líneas de barrido por campo de video, el contador 443 cuenta arriba o abajo durante el intervalo en el que de otra forma se recibirían líneas de barrido superfluas, alcanzando el valor de contaje terminal y afirmando una correspondiente señal 444 de contaje terminal (tc) cuando se cuenta el impulso h-sync final. La señal 444 de contaje terminal y la señal v-sync 442 de conmutación se envían a unas entradas inversora y no inversora, respectivamente, de la puerta lógica AND 445. Mediante esta disposición, el estado bajo de la señal 444 de contaje terminal y el estado alto de la señal v-sync 442 de conmutación generados durante el intervalo de campo superfluo causan que la puerta AND 445 suba la señal 446 de desactivación, tal como se muestra en la Figura 13 en 458. Cuando la señal 444 de contaje terminal sube en 460, marcando el fin del intervalo de campo superfluo, la puerta lógica AND 445 baja la señal 446 de desactivación tal como se muestra en 462. La señal v-sync 442 de conmutación se envía a una entrada de reajuste del contador 443 de modo que, cuando la señal v-sync 442 de conmutación sube al comienzo del siguiente campo superfluo (p. ej., mostrado en 464), el contador 443 se reajusta al valor inicial y por lo tanto se activa para contar otro campo de impulsos h-sync 454.

Debe observarse que pueden hacerse numerosos cambios en el gestor 440 de energía sin alejarse del espíritu y el alcance de la invención. Por ejemplo, puede ejecutarse el gestor de energía con un procesador programado en vez de un circuito dedicado. Además, pueden proporcionarse uno o más valores de configuración en el gestor 440 de energía para establecer la cantidad de impulsos h-sync que vayan a saltarse, permitiendo así configurar el gestor 440 de energía para que funcione de acuerdo con diferentes estándares de video (p. ej., el estándar PAL de 625 líneas de barrido contra el estándar NTSC de 525 líneas de barrido). Adicionalmente, tal como se ha mencionado anteriormente, en vez de desactivar la recepción de las líneas de barrido cada dos campos de video, puede desactivarse la recepción cada Nª línea de barrido.

Expresión Electrónica de los Circuitos y/o Procesos

Debe observarse que los diversos circuitos aquí descritos pueden describirse usando herramientas de diseño asistido por ordenador y expresadas (o representadas) como datos y/o instrucciones realizadas en diversos medios legibles por ordenador, en términos de su comportamiento, transferencia de registros, componentes lógicos, transistores, geometrías generales, y/u otras características. Los formatos de archivo y otros objetos en los que pueden ejecutarse tales expresiones de circuitos incluyen, pero no están limitados a, formatos que soportan lenguajes de comportamiento tales como C, Verilog, y HLDL, formatos que soportan lenguajes de descripción de nivel de registro como RTL, y formatos que soportan lenguajes de descripción geométrica tales como GDSII, GDSIII, GDSIV, CIF, MEBES y cualquier otro formato y lenguaje adecuados. Los medios legibles por ordenador en los que pueden realizarse tales datos y/o instrucciones formateadas incluyen, pero no están limitados a, medios de almacenamiento no volátil en diversas formas (p. ej., medios de almacenamiento ópticos, magnéticos o por semiconductores) y ondas portadoras que pueden usarse para transferir tales datos y/o instrucciones formateadas a través de medios de señalización inalámbricos, ópticos, o medios de señalización cableados o cualquier combinación de los mismos. Algunos ejemplos de transferencia de tales datos formateados y/o instrucciones a través de ondas portadoras incluyen, pero no están limitados a, transferencias (subidas, descargas, correos electrónicos, etc.) por Internet y/u otras redes de ordenadores a través de uno o más protocolos de transferencia de datos (p. ej., HTTP, FTP, SMTP, etc.).

Cuando tales datos y/o expresiones basadas en instrucciones de los circuitos descritos anteriormente se reciben en un sistema de ordenador a través de uno o más medios legibles por ordenador, pueden procesarse por una entidad procesadora (p. ej., uno o más procesadores) en el sistema de ordenador en conjunto con la ejecución de uno o más programas informáticos incluyendo, sin limitación, programas de generación de listas de la red, programas de emplazamientos y rutas y similares, para generar una visualización o imagen de una manifestación física de tales circuitos. Tal visualización o imagen puede usarse más adelante en la fabricación de dispositivos, por ejemplo, permitiendo la generación de una o más máscaras que se usen para formar diversos componentes de los circuitos en un proceso de fabricación de dispositivos.

En esta descripción detallada se han proporcionado encabezados de sección sólo por la comodidad de las referencias, y no definen en modo alguno, limitan, interpretan o describen el alcance o la extensión de tales secciones. Además, aunque se ha descrito la invención en referencia a realizaciones específicas de la misma, será evidente que pueden hacerse diversas modificaciones y cambios en las mismas sin alejarse del alcance de la invención. Consecuentemente, la memoria técnica y los dibujos han de considerarse en un sentido más ilustrativo que restrictivo. En el caso de que las disposiciones de cualquier documento incorporado aquí por referencia se contradigan o de algún modo sean inconsistentes con disposiciones similares o relacionadas de este documento, prevalecerán las disposiciones de este documento al menos en cuanto a la interpretación de las reivindicaciones adjuntas.

Claims (18)

1. Un receptor de video formado dentro de un dispositivo de circuito integrado, comprendiendo el receptor de video:

un primer y un segundo circuitos mezcladores para generar una señal compleja de banda base mediante la mezcla de una señal de video analógica portadora de frecuencia con los respectivos sinusoides de una pareja de sinusoides en cuadratura;

un circuito (325) de filtrado para restar de la señal compleja de banda base un conjugado complejo escalado de la señal compleja de banda base, incluyendo el circuito (325) de filtrado:

un circuito (327) de conjugación para generar un conjugado complejo de la señal compleja de banda base;

un circuito multiplicador (335) para multiplicar el conjugado complejo de la señal compleja de banda base por un primer factor de escalado para generar un primer conjugado complejo escalado de la señal compleja de banda base;

un circuito sumador (337) para restar de la señal compleja de banda base el primer conjugado complejo escalado de la señal compleja de banda base; y

un circuito (331) de adaptación para generar el primer factor de escalado, incluyendo el circuito de adaptación:

un filtro (341) adaptativo para generar un segundo factor de escalado basado en una diferencia entre la señal compleja de banda base y un segundo conjugado complejo escalado de la señal compleja de banda base;

y

un divisor (345) para dividir el segundo factor de escalado por un valor predeterminado.

2. El receptor de video de la Reivindicación 1, que comprende un circuito de oscilación para generar el par de sinusoides en cuadratura en una frecuencia sustancialmente igual a la frecuencia portadora de la señal de video analógica en frecuencia portadora.

3. El receptor de video de cualquier reivindicación anterior, en el cual el circuito (331) de adaptación incluye adicionalmente un circuito (343) adicionador para restar de la señal compleja de banda base el segundo conjugado complejo escalado de la señal compleja de banda base.

4. El receptor de video de cualquier reivindicación anterior, en el cual el circuito (325) de filtrado se ejecuta, al menos en parte, mediante un procesador de señales digitales programado.

5. El receptor de video de cualquier reivindicación anterior, comprendiendo adicionalmente un conversor de analógico a digital para convertir la señal compleja de banda base en una visualización digital de la misma y en el cual el circuito (325) de filtrado comprende circuitos de procesado digital para generar el primer conjugado complejo escalado de la visualización digital de la señal compleja de banda base y para restar de la visualización digital de la señal compleja de banda base el primer conjugado complejo escalado de la visualización digital de la señal compleja de banda base.

6. El receptor de video de cualquier reivindicación anterior, en el cual el filtro adaptativo (341) ajusta iterativamente los coeficientes de filtrado y por lo tanto genera adaptativamente el segundo factor de escalado.

7. El receptor de video de cualquier reivindicación anterior en el cual el valor predeterminado es dos.

8. El receptor de video de cualquier reivindicación anterior, en el cual el filtro adaptativo (341) y el divisor (345) se ejecutan, al menos en parte, mediante un procesador de señales digitales programado.

9. El receptor de video de cualquier reivindicación anterior en el cual el primer factor de escalado es un valor complejo.

10. El receptor de video de cualquier reivindicación anterior, en el cual el circuito conjugado (327), el circuito multiplicador (335), el circuito sumador (337) y el circuito (338) de adaptación son circuitos de o en un procesador digital.

11. Un procedimiento de operación en un dispositivo de circuito integrado, comprendiendo el procedimiento:

mezclar una señal de video analógica en frecuencia portadora con unas respectivas sinusoides de un par de sinusoides en cuadratura para generar una señal de banda de base compleja;

restar la señal compleja de banda base un primer conjugado escalado complejo de la señal compleja de banda base;

generar un conjugado complejo de la señal compleja de banda base;

generar el primer conjugado complejo escalado de la señal compleja de banda base mediante la multiplicación del conjugado complejo de la señal compleja de banda base por un primer factor de escalado; y

generar adaptativamente el primer factor de escalado incluyendo:

generar adaptativamente un segundo factor de escalado basado en una diferencia entre la señal compleja de banda base y un segundo conjugado complejo escalado de la señal compleja de banda base; y

dividir el segundo factor de escalado por un valor predeterminado para generar el primer factor de escalado.

12. El procedimiento de la reivindicación 11, comprendiendo adicionalmente la generación del par de sinusoides en cuadratura en una frecuencia sustancialmente igual a la frecuencia portadora de la señal de video analógica en frecuencia portadora.

13. El método de la reivindicación 11 ó 12, comprendiendo adicionalmente la generación del segundo conjugado complejo escalado mediante la multiplicación del conjugado complejo de la señal compleja de banda base por el segundo factor de escalado.

14. El procedimiento de una de las reivindicaciones 11 a 13, en el cual la generación adaptativa del primer factor de escalado comprende actualizar iterativamente el segundo factor de escalado basado, al menos en parte, en el signo de la diferencia entre la señal compleja de banda base y el conjugado de la señal compleja de banda base.

15. El procedimiento de una de las reivindicaciones 11 a 14, en el cual la generación adaptativa del primer factor de escalado comprende ajustar iterativamente el segundo factor de escalado para reducir el valor cuadrático medio de la diferencia entre la señal compleja de banda base y el segundo conjugado complejo escalado de la señal compleja de banda base.

16. El procedimiento de una de las reivindicaciones 11 a 15, comprendiendo adicionalmente digitalizar la señal compleja de banda base antes de restar el conjugado complejo escalado.

17. El procedimiento de una de las reivindicaciones 11 a 16, en el cual restar de la señal compleja de banda base el conjugado complejo escalado de la señal compleja de banda base comprende ejecutar una o más secuencias de instrucciones en un procesador de señales digital.

18. El procedimiento de una de las reivindicaciones 11 a 17, en el cual la generación adaptativa del primer factor de escalado basado en una diferencia entre la señal compleja de banda base y un segundo conjugado complejo escalado de la señal compleja de banda base comprende aplicar iterativamente una actualización de mínimos cuadrado.