ES2228456T3 - Procedimiento para convertir nxstm-1 señales stm-n. - Google Patents
Procedimiento para convertir nxstm-1 señales stm-n.Info
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Abstract
Procedimiento para convertir NxSTM-1 señales en STM- N señales, en el que, múltiples (N) señales STM-1 (Data_in0...Data_inN), que presentan cada una un primer y un segundo campo de control (SOH, POH) así como un campo de datos útiles (CON) lleno de datos útiles, cuyo comienzo se define mediante una marca (J1), son llevadas a múltiples (N) equipos de interfaz (P0...PN) cada uno de los cuales presenta una memoria (R), que sirven para alojar las múltiples (N) señales STM-1 (Data_in0...Data_inN), caracterizado porque los datos útiles de las múltiples (N) señales STM-1 son archivados en la memoria (R) de los correspondientes equipos de interfaz (P0...PN) asociados en una sucesión cíclica bajo una dirección de escritura correspondiente a la cantidad de datos útiles que llegan, porque se forma una dirección relativa partiendo de la marca (J1) última llegada hasta las marcas (J1) llegadas hasta entonces, y porque bajo la dirección relativa formada de esta manera, se toman de nuevo los datos útilesde las memorias (R) de los correspondientes equipos de interfaz (P0...PN) asociados en la misma secuencia cíclica que en el proceso de escritura y son llevados como datos de salida (Data_out0...Data_outN), a un framer (FR) STM-N.
Description
Procedimiento para convertir
NxSTM-1 señales STM-N.
La invención se refiere a un procedimiento según
el concepto general de la reivindicación 1.
Los procedimientos de transmisión modernos se
subdividen por lo general en procedimientos de transmisión que
transmiten informaciones según un modo de transferencia síncrono
(STM) o bien un modo de transferencia asíncrono (ATM).
El modo de transferencia síncrono STM se basa en
la transmisión de informaciones en la técnica de transmisión SDH
(jerarquía síncrona digital). Aquí se transmiten las informaciones
en marcos (frame). Éstos se dividen en un panel de control (SOH,
Section Overhead; POH, Path Overhead) y un campo de contenedor. En
el primero se transmiten las informaciones de control relativas al
enlace, mientras que en el último se archivan datos útiles
(payload). Como datos útiles pueden utilizarse aquí también células
ATM. Éstas deben entonces colocarse al comienzo del proceso de
transmisión en la estructura del marco y tomarse de nuevo en el lado
de recepción. Como informaciones de control se consideran por
ejemplo informaciones relativas a la seguridad de la transmisión,
errores de bit, fallos de líneas, exactitud de la cadencia, etc.
El campo de control presenta dos subzonas SOH y
POH. La subzona denominada SOH presenta informaciones de control
relativas a un tramo de transmisión (por ejemplo entre dos equipos
de conmutación), mientras en la subzona denominada POH se
transmiten informaciones de control entre dos abonados
(end-to-end).
La transmisión de informaciones mediante la
técnica de transmisión SDH presupone una elevada exactitud de
cadencia. Si se presentan durante el proceso de transmisión
inexactitudes de cadencia, por ejemplo debido a variaciones en el
tiempo de recorrido o a diferentes circunstancias según los países,
entonces se deslizan los contenedores recibidos más allá del marco.
Por lo tanto, un marco puede contener todavía una parte de la
información útil del último contenedor, así como una parte del
propio contenedor.
En sistemas de transmisión síncronos modernos se
utilizan interfaces STM-1. Un interfaz
STM-1 se representa físicamente mediante un enlace
entre dos equipos de conmutación SDH. El interfaz
STM-1 es así la base de la transmisión SDH. Por
esta razón los campos de acoplamiento SDH dispuestos en el equipo de
conmutación SDH están diseñados, según el estado de la técnica, en
el momento actual para la interconexión de señales
STM-1.
Pero en el futuro deben transmitirse señales de
orden superior STM-N (N>1). Debido a esto
resultan problemas de interconexión en los campos de acoplamiento
SDH utilizados hasta ahora. Un método conocido según el estado de
la técnica para resolver estos problemas es el Modo de Concatenación
Virtual. Al respecto, se trata de un método estandarizado en el que
por ejemplo señales STM-4 son disociadas en señales
STM-N. Durante la transmisión se llevan así 4
señales STM-1 al switch de recepción, se
interconectan y a continuación se reúnen de nuevo en una señal
STM-4
Pero entonces las N x STM-1
señales recorren diferentes rutas en la red. Ciertamente las N x
STM-1 señales son emitidas simultáneamente, pero
debido a los diferentes tiempos de recorrido llegan en momentos
diferentes al punto de conmutación receptor. Pero la conversión de
las señales ST1-4 en N x STM-1
señales exige una llegada simultánea de las señales
STM-1. Según el estado de la técnica, se utilizan
para la solución de este problema equipos de memoria, por ejemplo
equipos de memoria FIFO, para recuperar de nuevo el contenedor en la
secuencia correcta. Los equipos de memoria FIFO deben estar para
este fin absolutamente direccionados, lo que exige un elevado
coste, ya que por un lado las direcciones absolutas han de estar
continuamente memorizadas en algún lugar y por otro lado ha de
tenerse a disposición una zona +/-. En la práctica, ello implica un
coste elevado en control.
La WO94/28653 describe un procedimiento para
convertir señales N x STM-1 en señales STM- N en el
que, para compensar los diferentes tiempos de recorrido, se llevan
las señales STM-1 en cada caso a un equipo de
interfaz con una memoria, se mide el retardo entre una determinada
fase de las distintas señales STM-1 con ayuda de
una señal de referencia, y se incluye este retardo para la
corrección de las direcciones de lectura de la memoria.
La invención tiene como tarea básica indicar un
camino para regenerar y retransmitir de manera practicable en el
lado de recepción las señales STM-1 enviadas a
través de diferentes rutas.
La invención se resuelve partiendo de las
particularidades indicadas en el concepto general de la
reivindicación 1, mediante las particularidades indicadas en la
parte característica.
Es especialmente ventajosa en la invención la
combinación relativamente dinámica entre las direcciones de
escritura y las direcciones de lectura de los equipos de memoria
FIFO. De esta manera es superfluo un control continuo absoluto de
las direcciones de escritura y lectura. Además, un proceder así
implica una ganancia en dinamismo en el proceso de
transformación.
Ventajosos perfeccionamientos de la invención se
indican en las reivindicaciones secundarias.
La invención se describe a continuación más en
detalle, en base a un ejemplo de ejecución. Se muestra en:
Fig. 1 un contenedor SDH según el estado de la
técnica
Fig. 2 el contenedor de un interfaz
STM-4
Fig. 3 un sistema de circuitos sobre el que corre
el procedimiento correspondiente a la invención
Fig. 4 la lectura de los datos útiles a partir de
los equipos de memoria FIFO según el procedimiento correspondiente a
la invención
Fig. 5 las marcas que llegan a los equipos de
memoria FIFO en instantes diferentes.
En la figura 1 se muestra la estructura de un
marco de transmisión SDH. Correspondientemente se muestran a modo de
ejemplo dos marcos SDH F_{1}, F_{2}. Las informaciones de
control están archivadas en los campos de control SOH, POH. Las
informaciones útiles se transmiten en un contenedor CON. Según el
precedente ejemplo de ejecución, se trata aquí de un contenedor
virtual VC-4. Esto significa que las informaciones
útiles aquí transmitidas se transmiten con una velocidad de bits de
datos útiles de 149 Mbits/s.
Un marco está compuesto por 9 líneas en total. El
campo de control SOH presenta por línea una anchura de 9 bytes. El
contenedor CON presenta por línea una anchura de 260 bytes y el
campo de control POH 1 byte por línea. En total resulta así para un
marco SDH un tamaño de 2430 bytes (9 x (9 + 1 + 260)), estando
previstos 2340 bytes para la transmisión de datos útiles.
Mediante una marca J_{1} se señala el inicio
del contenedor CON en el correspondiente marco. La posición de la
marca J_{1} se memoriza en un campo señalador especial H_{1},
H_{2}, H_{3} del campo de control SOH, con lo que se forma un
puntero. Este puntero señala la posición de la marca J_{1}. Las
informaciones de control archivadas en el campo de control SOH se
archivan siempre en el mismo lugar. Debido a las inexactitudes de
cadencia, puede migrar el contenedor CON más allá de los límites
del marco F_{1}, F_{2}. Lo mismo rige así también para el campo
de control POH. En la figura 1 se marca mediante la marca J_{1}
el comienzo del contenedor CON del marco F_{1}. El comienzo del
contenedor del marco F_{2} se define mediante otra marca J_{1}
del marco F_{2}. De esta manera los datos útiles contenidos en el
contenedor del marco F_{1}son igualmente, más allá de los límites
del marco, parte del marco F_{2}.
En la figura 2 se representan las relaciones para
un interfaz STM-4. Las señales
STM-4 se han disociado aquí en 4 señales
STM-1. Debido a las imprecisiones de cadencia tiene
lugar también aquí una migración de los contenedores más allá de
los límites del marco. El comienzo de los contenedores individuales
se indica en la figura 2 mediante 4 punteros J_{1}, que
pertenecen a los marcos F_{1}...F_{4}. Esto tiene su origen en
que ciertamente las 4 señales STM-1 se enviaron
simultáneamente, pero desde luego en las correspondientes
trayectorias han experimentado diferencias entre los tiempos de
recorrido. Por esta razón se han depositado estas señales también en
diferentes zonas de memoria de las memorias tampón configuradas
como FIFO. Para convertir las 4 señales STM-1 de
nuevo en una señal STM-4, se necesita una
conversión síncrona en el tiempo, ya que sólo en este caso queda
asegurada la señal STM-4.
En la figura 3 se da a conocer un sistema de
circuitos con el que se logra la reconstrucción de una señal
STM-4 a partir de 4 señales STM-1.
Correspondientemente, se muestran 4 equipos de interfaz
P_{0}...P_{3}. Cada uno de estos 4 equipos de interfaz
P_{0}...P_{3} sirve en el lado receptor como cierre de la línea
de enlace, a través de la que se transmite en cada caso la señal
STM-1 correspondiente. Puesto que los datos de
control transmitidos en los campos de control SOH, POH son
específicos de STM-1, han de suprimirse estas
informaciones en la conversión a una señal
STM-4.
Por el lado de entrada se llevan a los 4 equipos
de interfaz P_{0}...P_{3}las señales STM-1
Data_in0...Data_in3. Así se llevan al equipo de interfaz P_{0}las
señales STM-1 Data_in0, y al equipo de interfaz
P_{1}las señales STM-1 Data_in1, etc. Estas
señales STM-1 se comprueban a continuación en
cuanto a si las informaciones que llegan son informaciones útiles o
informaciones de control. En el campo de control SOH se transmite a
la vez una palabra de sincronización, sobre la que el marco se
sincroniza en cada caso. Cuando se recibe esta palabra de
sincronismo se activa una señal SOH_disable y se lleva al
correspondiente equipo de interfaz. La tercera palabra en el campo
de control SOH está configurada como puntero, que indica hacia la
marca J1. Si se detecta el mismo, se activa una señal POH_disable e
igualmente se lleva al correspondiente equipo de interfaz.
Además, cada uno de los 4 equipos de interfaz
P_{0}...P_{3}presenta una memoria anular cíclica R. Ésta está
configurada como memoria con acceso de libre elección (RAM) y
presenta el funcionamiento de una memoria FIFO. La anchura de esta
memoria anular R es por lo general, con 1170 bytes, la mitad de un
contenedor CON. Además, se prevé en cada uno de los equipos de
interfaz el correspondiente contador AWC, en el que se computan los
bytes de datos útiles según la indicación del estado de la señal
SOH-disable. Cuando ambas señales SOH_disable,
POH_disable están inactivas, se lee este estado del contador y se
lleva a la memoria anular R a través de una señal Addr_in.
Simultáneamente a esto, se lleva una señal Write_enable. El estado
del contador AWC reproduce así la dirección de memoria en la
memoria anular R, bajo la cual se memorizan los correspondientes
bytes de datos útiles. Además, se prevé en cada uno de los cuatro
equipos de interfaz P_{0}...P_{3} un contador PC, que al
detectar la marca J_{1} se incrementa en los bytes de datos
útiles que llegan. En otro contador ARC, que igualmente está
dispuesto en cada uno de los cuatro equipos de interfaz
P_{0}...P_{3}, se memoriza en función del estado de contador
AWC, PC la dirección de la memoria anular R, bajo la que se leen de
nuevo los bytes de datos útiles.
Como equipos superpuestos de los cuatro equipos
de interfaz P_{0}...P_{3}, se utilizan los equipos PD, RC. El
primero es un equipo de vigilancia, el cual determina si las marcas
J1 de todos los equipos de interfaz P_{0}...P_{3} han sido
detectadas. El equipo RC es un sistema lógico de control
superpuesto, que controla y vigila los procesos de lectura.
El funcionamiento del circuito se describirá
brevemente a continuación:
Las señales STM-1
Data_in0...Data_in3 son captadas por el correspondiente equipo de
interfaz. Si la señal SOH_disable está inactiva, el contador AWC
activa una señal Write_enable. Simultáneamente a esto, se incrementa
el contador AWC en la cantidad de bits de datos útiles que llegan.
El valor obtenido de esta manera se lleva mediante una señal
Addr_in a la memoria anular R y es interpretado por ésta como
dirección. En consonancia con esta dirección, se archivan los datos
Data_in en la memoria anular R. Mediante la combinación
(combinación OR) de las señales SOH_disable, POH_disable
(Write_enable), se captan exclusivamente datos útiles en la memoria
anular R. Las informaciones memorizadas en los campos de control
SOH, POH quedan así suprimidas.
Durante la puesta en servicio, se colocan las
señales POH_J_{1} de todos los equipos de interfaz
P_{0}...P_{3}a "0". Si se detecta la señal de
señalización para la marca J1 del correspondiente equipo de
interfaz, entonces se arranca el contador PC mediante la señal
POH_disable. La señal POH_J_{1} del correspondiente equipo de
interfaz, se coloca entonces en "1" (HIGH) lógico. Mientras la
señal POH_J_{1} asume el estado lógico "1", se computan los
bytes de datos útiles. Si han sido recibidas las marcas J_{1} por
todos los equipos de interfaz P_{0}...P_{3}, entonces están
todas las señales POH_J_{1} colocadas en "1" lógico. De esta
manera el equipo de vigilancia PD desencadena operaciones de
combinaciones lógicas, formándose la diferencia entre los estados
de los contadores AWC y PC, luego se disminuye en 1 y se carga en el
contador ARC. El equipo de vigilancia PD coloca ahora todas las
señales POH_J_{1} para el siguiente ciclo en 0. Además, cuando
hay igualdad entre los estados de los contadores AWC y ARC, se
detiene el proceso de lectura en todos los equipos de interfaz y se
genera una señal Disable_read, porque en al menos uno de los
equipos de interfaz P_{0}...P_{3}no hay dato útil alguno en la
memoria anular R.
En detalle se procede como sigue:
Se determinan los estados de los contadores AWC y
PC. La diferencia entre ambos estados de contadores se reduce en 1
y el resultado se memoriza en el contador ARC. En el momento en que
han llegado ya todas las marcas J_{1}, existe en el contador PC
la diferencia relativa de tiempos de recorrido de las señales
STM-1 respecto a la última señal llegada
STM-1.
Ahora se solicita a los contadores ARC de todos
los equipos de interfaz que transmitan el contenido a la memoria
anular R mediante respectivas señales Addr_out. Por éstas es
interpretado este valor como dirección. Los datos memorizados bajo
esta dirección son leídos y retransmitidos como datos de salida
Data_out como señal STM-4.
Las correspondientes interrelaciones se
reproducen en la figura 4. Correspondientemente, se muestran las 4
memorias anulares cíclicas R de los 4 equipos de interfaz
R(P_{0})...R(P_{3}). Como última marca ha de haber
llegado por ejemplo la marca J_{1} de los equipos de interfaz
P_{1}. Entonces se detienen todos los contadores. A continuación
se forma la dirección relativa respecto a las marcas J_{1}, que
están almacenadas en los 3 equipos de interfaz restantes. En el
caso de los equipos de interfaz R(P_{0}), la diferencia es
de 6 bytes de datos útiles. En el caso del equipo de interfaz
P_{2}, la diferencia es de 8 bytes de datos útiles y en el caso
del equipo de interfaz P_{3}, la diferencia es de 17 bytes de
datos útiles. Por activación mediante el equipo de lógica RC
superpuesto, se leen los datos útiles y se llevan a un framer FR
STM-4, que a partir de las 4 señales
STM-1 restablece una señal
STM-4.
La premisa necesaria para este procedimiento es
que todas las marcas J_{1} de todas las señales
STM-1 lleguen dentro de medio periodo
VC-4. Las correspondientes interrelaciones se
muestran en la figura 2 para el ejemplo de 4 señales
STM-1. Las marcas J_{1} llegan dentro del periodo
VC-4. Por esta razón pueden sincronizarse los
circuitos de interfaz sin evaluación de señal adicional. Por
ejemplo, tal como se describe en la figura 2, debe llegar la marca
J_{1} del marco F_{3} la primera al equipo de interfaz P_{3}.
El contador PC se arranca entonces y cuenta hacia arriba hasta
1170. Si hasta entonces no se detecta ninguna marca adicional
J_{1} del contenedor restante CON, se ponen a 0 todos los
contadores PC y todas las señales POH_J_{1} y en el siguiente
ciclo comienza de nuevo la sincronización correctamente con la
marca J_{1} del marco F_{1}.
Según el presente ejemplo de ejecución, se partió
de que la magnitud de las diferencias de tiempo de recorrido es
inferior a la mitad del periodo de un contenedor virtual
VC-4. Pero también pueden tratarse, mediante una
modificación del procedimiento, diferencias de tiempo de recorrido
que sean superiores a la mitad del periodo de un contenedor virtual
VC-4.
Pese a ello, el equipo de interfaz
correspondiente a la figura 3 puede sincronizarse cuando los datos
útiles están estructurados en el contenedor. En este caso, la
memoria anular R debe ampliarse en correspondencia al retardo más
grande que se puede esperar. Las correspondientes interrelaciones se
muestran en la figura 5. Esto es por ejemplo el caso cuando los
datos útiles están compuestos por células ATM, Frame_Relay o bien
datos TCP/IP. En tales formatos de transmisión puede realizarse la
sincronización, porque el campo de control SOH detecta si la
transmisión está libre de errores y en este caso se detecta y
evalúa el header de la célula mediante un payload circuito de
sincronización adicional, correspondiente al formato de
transmisión. Este circuito de sincronización se denomina en la
figura 5 HSC. La sincronización puede restablecerse combinando el
puntero de dos o varios contenedores VC-4 (en el
caso de STM-4 se trata de 4 punteros), haciéndolo
hasta que se enclava el payload circuito de sincronización HSC.
Aquí puede activarse la combinación a partir de una sencilla
adición de 2340 bytes en los equipos de cómputo del contador ARC,
mediante un equipo J_{1}CL (J_{1} combine logic), ya que al
encontrarse varias marcas J_{1} no puede determinarse con
seguridad a qué marco pertenece esta marca. La diferencia entre dos
marcas J_{1} del mismo equipo de interfaz es de 2340 bytes de
datos útiles. Tras enclavarse el payload circuito de sincronización
HSC, no tiene lugar combinación alguna de las marcas J_{1},
porque según el estándar SDH sólo se permiten saltos de 3 bytes,
salvo que el sistema se inicialice de nuevo.
Claims (6)
1. Procedimiento para convertir
NxSTM-1 señales en STM-N señales, en
el que,
múltiples (N) señales STM-1
(Data_in0...Data_
inN), que presentan cada una un primer y un segundo campo de control (SOH, POH) así como un campo de datos útiles (CON) lleno de datos útiles, cuyo comienzo se define mediante una marca (J_{1}), son llevadas a múltiples (N) equipos de interfaz (P_{0}...P_{N}) cada uno de los cuales presenta una memoria (R), que sirven para alojar las múltiples (N) señales STM-1 (Data_in0...Data_inN),
inN), que presentan cada una un primer y un segundo campo de control (SOH, POH) así como un campo de datos útiles (CON) lleno de datos útiles, cuyo comienzo se define mediante una marca (J_{1}), son llevadas a múltiples (N) equipos de interfaz (P_{0}...P_{N}) cada uno de los cuales presenta una memoria (R), que sirven para alojar las múltiples (N) señales STM-1 (Data_in0...Data_inN),
caracterizado porque los datos útiles de
las múltiples (N) señales STM-1 son archivados en
la memoria (R) de los correspondientes equipos de interfaz
(P_{0}...P_{N}) asociados en una sucesión cíclica bajo una
dirección de escritura correspondiente a la cantidad de datos útiles
que llegan,
porque se forma una dirección relativa partiendo
de la marca (J_{1}) última llegada hasta las marcas (J_{1})
llegadas hasta entonces, y
porque bajo la dirección relativa formada de esta
manera, se toman de nuevo los datos útiles de las memorias (R) de
los correspondientes equipos de interfaz (P_{0}...P_{N})
asociados en la misma secuencia cíclica que en el proceso de
escritura y son llevados como datos de salida
(Data_out0...Data_outN), a un framer (FR) STM-N.
2. Procedimiento según la reivindicación 1,
caracterizado porque la dirección de
escritura se forma en la memoria (R) mediante incremento en
consonancia con la cantidad de datos útiles que llegan en un primer
equipo de cómputo (AWC), hasta que se detecta el primer campo de
control (SOH) o el segundo campo de control (POH), y se transfiere
el estado del contador del primer equipo de cómputo (AWC) a la
memoria (R).
3. Procedimiento según la reivindicación 1,
caracterizado porque los datos útiles se
computan en un segundo equipo de cómputo (PC) a partir del momento
en el que se detecta el segundo campo de control (POH) hasta el
instante en el que han llegado todas las marcas (J_{1}) y a
continuación se forma la diferencia entre los estados de contador
del primer y del segundo equipo de cómputo (AWC, PC), que se reduce
en 1 adicionalmente, y el valor así calculado se transfiere como
dirección de lectura a un tercer equipo de
cómputo (ARC), bajo el que se toman los datos
útiles memorizados en la memoria (R).
4. Procedimiento según una de las
reivindicaciones 1 a 3,
caracterizado porque la memoria (R) está
configurada como memoria anular cíclica con acceso a elección.
5. Procedimiento según una de las
reivindicaciones 1 a 4,
caracterizado porque la sincronización de
los equipos de interfaz (P_{0} ... P_{N}) tiene lugar dentro de
medio periodo de un contenedor VC-4 (CON).
6. Procedimiento según una de las
reivindicaciones 1 a 4,
caracterizado porque la sincronización de
los equipos de interfaz (P_{0} ... P_{N}) tiene lugar fuera de
la mitad de un periodo de un contenedor VC-4 (CON),
realizándose una combinación de los punteros de al menos dos
contenedores VC-4, hasta que se enclava un circuito
de sincronización (HSC) posconectado a los equipos de interfaz
(P_{0} ... P_{N}), que calcula los datos útiles
estructurados.
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|---|---|---|---|
| DE19903366 | 1999-01-28 | ||
| DE19903366A DE19903366A1 (de) | 1999-01-28 | 1999-01-28 | Verfahren zum Umsetzen von Nx-STM-1 Signalen in STM-N Signale |
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