ES2206872T3 - Dispositivo de intercambio entre unidades de tratamiento de informaciones con procesadores interconectados por un bus comun. - Google Patents

Abstract

DISPOSITIVO DE INTERCAMBIO DE DATOS ENTRE UNIDADES DE TRATAMIENTO DE INFORMACION (1) LLAMADAS DE AGENTE, QUE TIENE MEDIOS DE TRATAMIENTO, TALES COMO PROCESADORES (4) QUE ESTAN INTERCONECTADOS POR UN BUS DE INTERCAMBIO (2) MULTIFILAR, EXTERNO COMUN A ESTAS UNIDADES CUYA DISTRIBUCION SE REALIZA POR UN ARBITRO 3) CADA UNIDAD COMPRENDE MEDIOS DE ALMACENAMIENTO (5,6, 15) DONDE SE CONSERVAN LOS DATOS DE MANERA ORGANIZADA EN DIRECCIONES DETERMINADAS QUE PERMITEN ESCRIBIRLAS Y/O LEERLAS PREVIA PETICION. EL CONJUNTO FORMADO POR ESTAS UNIDADES INCLUYE MEDIOS DE ALMACENAMIENTO DE DATOS QUE CONSTITUYEN UN CONJUNTO DE MEMORIA DE INTERCAMBIO REPARTIDO, COMUN A TODAS ESTAS UNIDADES Y ACCESIBLE POR TODAS A TRAVES DEL BUS DE INTERCAMBIO. CADA UNIDAD COMPRENDE UNA PARTE DE LOS MEDIOS DEL CONJUNTO CONSTITUIDA POR UNA MEMORIA DE INTERCAMBIO (15) ACCESIBLE POR LOS MEDIOS DE TRATAMIENTO DE LA UNIDAD Y POR LOS MEDIOS DE TRATAMIENTO DE LAS OTRAS UNIDADES A TRAVES DEL BUS DE INTERCAMBIO.

Description

Dispositivo de intercambio entre unidades de tratamiento de informaciones con procesadores interconectados por un bus común.

La invención se refiere a un dispositivo de intercambio de datos entre unidades de tratamiento de informaciones, denominadas unidades de agente, cuyos procesadores están interconectados por un bus común, en un conjunto, tal como, por ejemplo, un conjunto de tratamiento de solicitación de un conmutador de telecomunicaciones, o cualquier otro conjunto que comprenda una pluralidad de unidades susceptibles de tener que soportar un gran tráfico de intercambio de datos entre ellas.

Como es conocido, la existencia de medios cada vez mejores para tener en cuenta y tratar datos, lleva al establecimiento de aplicaciones que conducen a la transmisión y al tratamiento de volúmenes de datos cada vez mayores y a velocidades cada vez mayores. Los procesadores, en particular, explotan actualmente frecuencias de reloj cada vez mayores, por ejemplo del orden de 200 MHz, por el contrario, tales frecuencias de reloj no son emitidas por las conexiones de transmisión que son susceptibles de ser unidas a los puertos de entrada-salida de estos procesadores, por razones relacionadas con limitaciones físicas. Está previsto, por tanto, utilizar, generalmente, frecuencias de reloj netamente menores para los intercambios de datos entre los procesadores de las unidades de tratamiento de un mismo conjunto, cuando estos procesadores están interconectados. Por tanto, es necesario prever medidas particulares para evitar lo más posible que las posibilidades de tratamiento de los procesadores no se vean limitadas en la práctica por la insuficiencia de los medios de transmisión por intermedio de los cuales estos procesadores comunican entre sí.

Existe, en particular, una normalización de origen IEEE que se denomina "IEEE standard for Futurebus+" para bus de interconexión entre unidades de tratamiento que emana del IEE. Sin embargo, en razón de la universalidad prevista por esta normalización, es difícil obtener realizaciones materialmente simples y fácilmente integrables en subconjuntos que, por otra parte, tienen ya, a veces, una gran complejidad. Esta dificultad de realizaciones concierne tanto al propio bus, como a los conectores necesarios para el empalme de las unidades a las que hay que dar servicio y los componentes de interfaz de bus. Ésta está ligada, especialmente, al número elevado de conexiones paralelas comprendidas por el bus, a nivel del funcionamiento requerido de los diversos componentes, y a las diversas limitaciones ligadas al funcionamiento del subconjunto organizado alrededor de este bus y de las unidades a las que éste da servicio.

El documento EP 0 646 876 describe un dispositivo de intercambio entre unidades de tratamiento de informaciones, denominadas unidades de agente, cuyos procesadores están interconectados por un bus común en un conjunto que comprende una pluralidad de unidades previstas para soportar un gran tráfico de intercambio de datos entre ellas. Las unidades de tratamiento de informaciones comprenden medios de tratamiento, tales como procesadores, que están interconectados por un bus de intercambio, externo, común a estas unidades, cuya repartición es coordinada por un árbitro. Cada unidad comprende medios de almacenaje, al menos, temporal, en los que los datos se conservan de modo organizado en direcciones determinadas que permiten inscribirlos y/o leerlos a petición. Estos medios de almacenaje de datos constituyen un conjunto de memoria de intercambio repartido en las citadas unidades, común a todas estas unidades y accesible por todas a través del bus de intercambio, comprendiendo cada unidad una parte de los medios de almacenaje de este conjunto en forma de una memoria de intercambio, accesible, por una parte, por los medios de tratamiento de la unidad y, por otra, por los medios de tratamiento de las otras unidades a través del bus de intercambio.

Pero este documento no aborda los problemas de transmisión y sincronización, que se presentan durante la transferencia de los datos de una unidad a otra. El objeto de la invención es resolver estos problemas.

El objeto de la invención es un dispositivo de intercambio de datos entre unidades de tratamiento de informaciones, denominadas unidades de agente, que comprende medios de tratamiento, tales como procesadores, que están interconectados por un bus de intercambio de varios conductores, externo, común a estas unidades, cuyo reparto es organizado por un árbitro; comprendiendo cada unidad:

- medios de almacenaje, al menos temporal, en los que los datos se conservan de modo organizado en direcciones determinadas que permiten inscribirlos y/o leerlos a petición, comprendiendo el conjunto formado por estas unidades medios de almacenaje de datos que constituyen un conjunto de memoria de intercambio repartido en las citadas unidades, común a todas estas unidades y accesible por todas a través del bus de intercambio; comprendiendo cada unidad una parte de los medios de almacenaje de este conjunto en forma de una memoria de intercambio, accesible, por una parte, por los medios de tratamiento de la unidad y, por otra, por los medios de tratamiento de las otras unidades a través del bus de intercambio;

- medios de interfaz de bus procesador local y memoria de intercambio y de bus de intercambio en cada unidad que están interconectados, para asegurar los intercambios de información entre, respectivamente, los medios de almacenaje constituidos por la memoria de intercambio de la unidad, los medios de tratamiento de esta unidad y los medios de tratamiento de las otras unidades por intermedio del bus de intercambio al que estas otras unidades están unidas;

caracterizado porque los medios de interfaz comprenden medios de almacenaje intermedio en cada unidad, entre memoria de intercambio y bus de intercambio, constituidos por memorias intermedias de acceso rápido a las cuales accede el procesador de la unidad al ritmo del reloj que le rige y a las cuales acceden las otras unidades al ritmo del reloj que rige, entonces, el citado bus de intercambio;

y porque cada unidad comprende medios para generar una primera señal de reloj destinada a ser transmitida por el bus de intercambio a las otras unidades, y medios para recuperar una segunda señal de reloj en el bus de intercambio, para producir una tercera señal de reloj destinada a permitir una explotación local de los datos susceptibles de ser transmitidos a esta unidad a partir de otra, al ritmo de la segunda señal de reloj.

El dispositivo de intercambio así caracterizado permite que la unidad iniciadora de una transacción por el bus emita con su propio reloj, siendo utilizada su señal de reloj por la unidad receptora para almacenar provisionalmente los datos de la transacción en medios de almacenamiento intermedios. Estos datos son explotados después al ritmo de un reloj local, especialmente, para almacenar estos datos en la memoria compartida. No hay sincronismo impuesto entre los relojes de las diferentes unidades. Este dispositivo permite frecuencias de transferencia elevadas, del orden de 50 a 83 MHz, en un bus de tarjeta maestra que tiene una longitud del orden de 50 cm.

La invención, sus características y sus ventajas se precisan en la descripción que sigue en relación con las figuras que a continuación se mencionan:

La figura 1 presenta un esquema de principio de un conjunto de unidades de tratamiento de informaciones interconectadas por un bus común.

La figura 2 presenta un esquema relativo a la organización de una memoria de intercambio de una unidad de tratamiento.

La figura 3 presenta un esquema sinóptico relativo a las diversas conexiones previstas entre dos unidades de tratamiento cualesquiera.

La figura 4 presenta un gráfico, compuesto por cronogramas simplificados indicados por 4A a 4F, que es relativo a la transmisión de grupos de informaciones por una unidad.

La figura 5 presenta un gráfico, compuesto por cronogramas simplificados indicados por 5A a 5F, que es relativo a una operación de reiniciación de transmisión por una unidad.

La figura 6 presenta un gráfico, compuesto por cronogramas simplificados indicados por 6A a 6G, que es relativo a una operación de lectura por una unidad.

El conjunto presentado en la figura 1 comprende unidades de tratamiento de informaciones 1 de agentes, que están interconectadas por un bus de varios conductores 2, denominado de intercambio entre agentes, cuya repartición es coordinada por un árbitro 3 en un conjunto, que está mostrado aquí aislado, pero que casi siempre forma parte a su vez de un conjunto más grande y, por ejemplo, de un centro de telecomunicaciones, como ya se consideró anteriormente.

En un caso de este tipo, las unidades de tratamiento comprenden otras conexiones y, por ejemplo, otro bus de interconexión con otras unidades del equipo, no teniendo éste relación directa con el objeto de la invención y no estando, en consecuencia, representado aquí.

Cada unidad de tratamiento está organizada, de modo clásico, alrededor de, al menos, un procesador 4 supuesto de altas prestaciones, como se consideró anteriormente, este procesador comprende, al menos, una memoria 5, denominada en este caso privada, que permite un almacenaje temporal y/o permanente de datos, tales como, por ejemplo, datos organizados de programa, o datos tratados, o que hay que tratar, organizados de modo habitual, como es conocido.

En el ejemplo de realización presentado en la figura 1, se ha indicado, también, una memoria intermedia de alta velocidad 6 que permite acelerar diversas operaciones de tratamiento, como es conocido. Estas memorias 5 y 6 comunican con el procesador 4 por intermedio de un bus 7, denominado bus procesador, como es habitual en este ámbito.

Este bus 7 sirve, también, para los intercambios de datos del procesador 4 de una unidad de tratamiento 1 con aquél o aquéllos de la unidad o de las otras unidades 1 conectadas al mismo bus de intercambio 2, disponiendo cada unidad 1 de un módulo emisor-receptor 8 que le permite emitir y recibir por intermedio del citado bus de intercambio. Un circuito de interfaz 9 está insertado entre el módulo emisor-receptor 8 y el bus procesador 7, éste comprende, especialmente, una interfaz 10, denominada interfaz de bus procesador y de memoria de intercambio, una interfaz 11, denominada de bus de intercambio entre agentes, y una interfaz 13, denominada de bus local. En la realización prevista, la interfaz de bus local 13 permite intercambios de información, a través del bus de servicio local 14, por el procesador 4 de la unidad que comprende este bus y por los procesadores de las otras unidades por intermedio del bus de intercambio 2 para estas últimas. Este bus 14 da servicio, por ejemplo, a uno o varios de los equipos, no representados, que están unidos a la unidad 1 y que intercambian datos con ésta, por ejemplo, uno o varios equipos telefónicos, no representados, un acceso a una red, tal como una red en anillo con paso de testigo, u otro grupo.

Las interfaces 10, 11 y 13 están encargadas de asegurar las operaciones de intercambio entre los subconjuntos entre los cuales están insertadas, en conexión con las estructuras de mando, habitualmente de tipo procesadores o autómatas, que rigen estos subconjuntos y a las cuales estas interfaces se conectan selectivamente según las necesidades, como es conocido en este ámbito. El bus procesador 7 está concebido para soportar caudales relativamente elevados y, por tanto, recibe con este fin señales de reloj que tienen una frecuencia elevada, por ejemplo de 66 MHz, éste, en la práctica, es de una longitud lo más corta posible.

El bus de intercambio 2 está destinado a permitir un diálogo entre unidades de tratamiento de informaciones 1, que permiten, por ejemplo, una explotación de tipo procesador o acoplador, que con este fin comparten un conjunto de memoria, denominado de intercambio, cuyos elementos constitutivos están repartidos a nivel de las unidades 1. Éste está destinado, de modo más particular, a permitir un caudal de datos compatible con procesadores rápidos y, por ejemplo, transmisiones al ritmo de un reloj del orden de 50 MHz.

Como es clásico en materia de transmisión por bus, los datos están organizados de modo determinado, y comprenden, cada uno, una pluralidad de bits que corresponden a toda o a parte de una información, y bits complementarios, por ejemplo, de direccionamiento, comprendiendo cada dato destinado a ser transmitido, por ejemplo, treinta y dos bits de información, treinta y dos bits de dirección y bits complementarios de paridad, de validación, de caracterización de transacción u otro.

Vistos los caudales de transferencia de informaciones previstos, y por razones conocidas por el experto en la técnica, el número de unidades 1 unidas a un bus de intercambio 2 es necesariamente limitado, estando comprendido este número, por ejemplo, entre dos y diez en el ejemplo de realización que a continuación se propone, y ocurre necesariamente lo mismo en lo que concierne a la longitud de este bus, que, por ejemplo, está realizado en una tarjeta de varias capas y que, por ejemplo, se extiende en una longitud del orden de una treintena de centímetros.

Cada unidad 1 de agente está montada, por ejemplo, en una tarjeta conectada a una tarjeta maestra de varias capas en la que el bus de intercambio 2 está implantado, como es conocido en este ámbito. El módulo emisor-receptor 8 está realizado, por ejemplo, con la ayuda de componentes BTL (backplane transceiver logic) entre los cuales se reparten las señales transmitidas, o que hay que transmitir, entre las unidades 1, y entre estas últimas y el árbitro 3. El reparto de las señales entre los diferentes componentes de un módulo emisor- receptor se efectúa de acuerdo con criterios funcionales. Así, en un modo preferido de realización, está previsto que las señales relativas al reconocimiento de una unidad destinataria y al tipo de transacción previsto para una comunicación entre unidades, sean tratadas por un mismo componente BTL para permitir un tratamiento más rápido de las peticiones. Un mecanismo conocido en sí mismo está previsto para asegurar una resincronización de las señales que llegan a un módulo emisor-receptor 8 a nivel de los componentes BTL que le constituyen, de modo que la restitución se realice de modo síncrono cualesquiera que sean los componentes del módulo entonces implicados.

Como se indicó anteriormente, los intercambios de datos entre dos unidades 1 se efectúan por intermedio de un conjunto de memoria, denominado de intercambio, cuyos elementos constitutivos están repartidos a nivel de las unidades, comprendiendo, por tanto, cada una de estas últimas, una memoria, denominada de intercambio, indicada aquí por 15.

El conjunto formado por un bus de intercambio 2, por su árbitro 3 y por las unidades 1 que le están conectadas, está organizado para permitir el direccionamiento con repartición del conjunto de memoria que constituyen las memorias de intercambio 15 de las unidades, el arbitraje del bus de intercambio y los intercambios de datos entre unidades. Estos intercambios se traducen en operaciones de escritura en el conjunto de memoria, en operaciones de lectura en el conjunto de memoria y, eventualmente, en operaciones anejas, por ejemplo, operaciones denominadas de bloqueo o de generación de interrupciones entre agentes.

Como ya se ha indicado, las operaciones de lectura son penalizantes en la medida en que las velocidades de transferencia de datos por intermedio del bus de intercambio son lentas con respecto a las velocidades de transferencia permitidas por los procesadores. Por el contrario, las operaciones de escritura son menos penalizantes en la medida en que es posible prever que los datos que hay que transmitir por el bus de intercambio sean facilitados por los procesadores a memorias intermedias de acceso rápido que sirven de intermediarias de transmisión entre estos procesadores y el bus de intercambio.

De acuerdo con la invención, está previsto, por tanto, privilegiar las acciones de los procesadores que conducen a escrituras para limitar al máximo las acciones que conducen a lecturas. Está, así, previsto que una unidad que tenga en su posesión informaciones necesarias o útiles para otras unidades, comunique estas informaciones en cuanto sea posible, para evitar al máximo las lecturas que corresponden a peticiones de las otras citadas unidades con miras a obtener estas informaciones.

Con este objeto, la memoria de intercambio 15 de cada unidad es compartida por todos los agentes que tienen acceso al bus de intercambio 2 y, por tanto, es vista por los procesadores 4 de todas las unidades 1 que están unidas a este bus, disponiendo cada agente de una zona de memoria asignada por software en la unidad que le corresponde en la memoria de intercambio 15 de cada una de las otras unidades.

En la realización aquí prevista, la dirección de acceso a una zona de memoria reservada para uno de los agentes está definida por la posición física de este agente o, de modo más preciso, de la unidad 1 que le corresponde con respecto a las otras unidades 1 a las que da servicio el bus de intercambio 2 en el conjunto constituido por estas unidades.

Un espacio de memoria de 1 Giga-octeto está reservado, por ejemplo, al direccionamiento global de las memorias de intercambio en un campo de direccionamiento de 4 Giga-octetos, éste está definido, por ejemplo, por dos bits A0, A1 definidos en un direccionamiento efectuado con 32 bits.

Cada agente reserva una zona para una memoria de intercambio cuyo tamaño está comprendido, por ejemplo, entre 8 y 64 Mega-octetos, y en el espacio memoria definido anteriormente hay espacio para dieciséis bloques lógicos de direccionamiento de, como mucho, 64 Mega-octetos.

Cada uno de estos agentes, previstos aquí en un número, como mucho, igual a diez, dispone de un bloque lógico de direccionamiento que le es atribuido en función de su posición física con respecto a los otros agentes, como ya se indicó anteriormente. La memoria de intercambio físico de la que dispone cada agente está colocada en el encabezamiento del bloque lógico del que dispone este agente.

Los otros bloques lógicos de direccionamiento constituyen bloques de memoria de intercambio virtual y sirven, especialmente, para el direccionamiento para acceso local, y para los direccionamientos para difusión por grupo y general. Eventualmente, estos pueden ser explotados por agentes suplementarios.

Cada agente dispone del direccionamiento para acceso local que es un direccionamiento realizable únicamente por el procesador de la unidad 1 de este agente.

Una difusión puede ser general y efectuada desde una unidad 1 de un agente hacia todas las otras y, también, puede ser de grupo y efectuada desde una unidad hacia un grupo de unidades predeterminadas. Una misma unidad puede pertenecer, eventualmente, a más de un grupo.

Los bits de direccionamiento de un bloque, que, en el ejemplo elegido, son los bits A2, A3, A4 y A5, son considerados aquí como susceptibles de corresponder a una dirección de un bloque asignado a una unidad 1, tales como las direcciones 0000, 0001, 0101, 1001, en la figura 2, a una dirección de un bloque asignado a la memoria de intercambio 15 localmente a nivel de una unidad, tal como la dirección 1010, a una dirección de bloque prevista para una difusión general, tal como 1111, o de grupo, tal como 1011. La dirección de bloque local, tal como 1010, está prevista, aquí, para permitir que el software de intercambio puesto en práctica por cada procesador 4 de unidad explote la misma dirección de comunicación con la memoria de intercambio 15 de la unidad, cualquiera que sea la posición de esta unidad con respecto a las otras a lo largo del bus de intercambio 2.

Un agente tiene, por ejemplo, la posibilidad de acceder a la memoria de intercambio 15 de la unidad 1 que le corresponde, sin pasar por el bus de intercambio 2 al cual está unidad está unida, apuntando a la dirección de bloque correspondiente a esta unidad, apuntando a la dirección de bloque local o, también, apuntando a una dirección de difusión relativa a un grupo, eventualmente, de difusión general, del que forma parte la unidad.

Está previsto que las unidades puedan acceder para escritura a las direcciones de agente y a las direcciones de difusión general o de grupo del conjunto de memoria de intercambio por intermedio del bus de intercambio. Por el contrario, las lecturas se efectúan sólo localmente, especialmente, en las direcciones de difusión general o de grupo en la memoria de intercambio de una unidad, si esta unidad forma parte del grupo previsto en este último caso, y esto sin pasar por el bus de intercambio.

Como se indicó anteriormente, el acceso al bus de intercambio 2 se efectúa bajo el control de un árbitro 3, suponiéndose que este arbitraje se realiza aquí de modo conocido con la ayuda de componentes comerciales previstos con este fin y, por tanto, no se detalla en este caso, porque solamente existe una relación indirecta con el objeto de la presente invención.

En un ejemplo de realización, el proceso de arbitraje está previsto asíncrono y conduce a que el árbitro 3 reciba peticiones de reserva temporal del bus de intercambio 2 que generan las unidades de acuerdo con sus respectivas necesidades. Cada unida 1, denominada solicitante, deseosa de reservar el bus para sus necesidades, genera su propia señal de solicitud asíncrona BR que transmite al árbitro 3 por una conexión por conductor individual con miras a recibir una señal de sintonización BG, transmitida a su vez, también, de modo individual. El árbitro 3 envía una señal de sintonización BG a la primera de las unidades solicitantes según el orden de llegada de las respectivas señales de solicitud de estas unidades. La unidad que recibe la señal de sintonización BG pasa a ser, entonces, maestra temporal del bus de intercambio 2, inmediatamente si este bus está libre, como lo indica un estado característico de la señal de ocupación BUSY, o después de la liberación del bus de intercambio por la unidad que tenía el control y que le explotaba hasta entonces, señalándose esta liberación por el cambio de estado de la señal de ocupación BUSY iniciado por la unidad maestra en beneficio de la unidad que va a pasar a serlo. La unidad 1 que pasa a ser maestra suprime, entonces, su solicitud a fin de permitir que continúe al proceso de arbitraje entre las restantes unidades solicitantes.

Las transmisiones de datos por intermedio del bus de intercambio 2 se efectúan bajo el control de la unidad 1 que es temporalmente maestra y que comprende un circuito de reloj 16, denominado, con este fin, de intercambio. Los circuitos de reloj 16 de las unidades, comprenden, cada uno, un reloj de emisión de una frecuencia dada, preferiblemente idéntica para todas las unidades, y un módulo de recuperación de reloj que permite recuperar la frecuencia de reloj que rige los datos recibidos de otra unidad. En el ejemplo de realización aquí previsto, las señales de reloj facilitadas por la unidad 1 temporalmente maestra del bus de intercambio 2 son tenidas en cuenta por las unidades 1 con las cuales ésta comunica, que se sincronizan con estas señales. Esto permite, especialmente, a cada unidad 1, tener en cuenta las dispersiones ocasionadas por las diferencias de longitud de transmisión debidas a sus posiciones respectivas a lo largo del bus de intercambio.

Las conexiones necesarias para una transmisión de datos entre unidades por intermedio del bus de intercambio 2 están simbolizadas en la figura 3 para dos de éstas, indicadas por 1 y 1'.

Las diversas conexiones que constituyen el bus de intercambio 2 tienen sus extremos unidos a circuitos terminales especializados 17, 17' compuestos, por ejemplo, con la ayuda de componentes FUTUREBUS FB1651 que comprenden registros intermedios bidireccionales muestreables y que permiten tratar en paralelo un número determinado de señales. Estos circuitos terminales 17 se suponen aquí explotados en cada unidad 1, tales como las unidades 1 y 1' de la figura 3, para transferencias de señales que, en este caso, corresponden a:

- n señales de datos D;

- m señales de dirección A correspondientes, siendo n igual a treinta y dos y m a treinta en un ejemplo de realización;

- p señales de validación de datos en escritura BE, siendo p, por ejemplo, igual a cuatro, estando agrupados los bits de datos por octetos:

- q señales CTRL que caracterizan el tipo de transacción demandado, siendo q, por ejemplo, igual a cuatro, y que permiten identificar escrituras o lecturas de datos agrupados de modo que puedan o no cortarse, por ejemplo, por palabras de treinta y dos bits, por grupo de palabras, y por característica de posición o de función;

- r señales PAR de paridades, relativas, al menos, a algunas de las otras señales transmitidas y, especialmente, a las señales de validación BE;

- la señal de reloj CLK generada por el reloj de emisión de la unidad 1 maestra para acompasar la emisión de las señales de dirección, de las q señales CTRL y de las señales de paridad relativas a las señales precedentes, esta señal acompasa, también, las n señales de datos, las p señales de validación de datos y las señales de paridad correspondientes durante una escritura, y es emitida por el bus con estas diversas señales;

- una señal de reloj CLKD de sincronización del bus en recepción, esta señal corresponde a nivel del receptor a la señal CLK emitida por la unidad maestra del bus;

- una señal de espera WAIT y una señal de parada HALT, emitidas, respectivamente, por una unidad destinataria cuando sus capacidades de recepción corren temporalmente el riesgo de ser insuficientes, o cuando esta unidad no está en condiciones de tratar informaciones.

Cada una de las unidades 1 o 1' genera señales de reloj de emisión, indicadas aquí por CLK o CLK', según la unidad, y comunica con el árbitro por intermedio de señales de solicitud BR o BR', facilitando este árbitro en respuesta señales individuales de sintonización BG o BG' como se describió anteriormente. Una señal BRX de presencia de solicitud es transmitida, igualmente, a las unidades y, especialmente, a la unidad entonces maestra del bus de intercambio, para señalar la presencia o no de una solicitud que emana de otra unidad.

Una escritura en el conjunto de memoria de intercambio se efectúa al ritmo del reloj de emisión que genera la unidad de agente, supuesta la unidad 1 en el cronograma 4A, a la cual la maestra del bus de intercambio 2 acaba de ser sintonizada por el árbitro 3, estando indicado este reloj por CLK1 en el cronograma 4A. Como se describió anteriormente, un cambio de estado de la señal BUSY es el que indica la disponibilidad del bus de intercambio 2 que permite el comienzo de una operación de escritura. La señal de sincronización CLK emitida por una unidad para una operación de escritura está constituida por la señal de reloj CLK1 facilitada por la unidad 1 que pasa a ser maestra del bus de intercambio desde el momento en que lo permite el estado, y un cambio de estado, de la señal BUSY, estando presente un cambio de este tipo en el cronograma 4B. Para la aparición de la señal CLK después de un cambio de estado de la señal BUSY está previsto, por ejemplo, un retardo correspondiente a un ciclo de señal de reloj.

La recepción de la señal de reloj y de sincronización CLKD por una unidad destinataria de datos, tal como, por ejemplo 1', es utilizada por esta última para la escritura de datos en memorias intermedias situadas en la interfaz 10 del bus procesador y de memoria de intercambio, y en la interfaz 11 del bus de intercambio entre agentes. Este reloj CLKD se obtiene, por ejemplo, por intermedio de un circuito clásico de recuperación de reloj. La presencia de memorias intermedias de tipo FIFO, a nivel de la parte receptora de la unidad destinataria, permite tener en cuenta para esta recuperación las señales recibidas de la unidad 1 emisora que, entonces, son almacenadas en estas memorias intermedias en espera de la disponibilidad del acceso a la memoria de intercambio.

Los bits de dirección A, de dato de información D, de validación de dato emitido BE y de paridad PAR son recibidos, entonces, en paralelo por la unidad destinataria 1' por intermedio de conexiones paralelas que le están reservadas a nivel del bus de intercambio 2 por grupo correspondiente al tipo de transacción previsto, tal como el grupo de información i1, como está simbolizado en el cronograma 4E. Varios grupos de informaciones, tales como i1, i2, i3, i4 son susceptibles de ser transmitidos sucesivamente sin interrupción si estos están en espera en la unidad emisora 1 y si no es recibida por esta última ninguna señal WAIT o HALT. Como se mencionó anteriormente, una señal WAIT es transmitida hacia una unidad entonces emisora por una unidad entonces receptora cuando las capacidades de almacenaje en recepción de datos de esta unidad receptora están a punto de ser temporalmente saturadas si continúa el envío de nuevos datos por la unidad entonces emisora. Se realiza, entonces, una pausa en la emisión para permitir el desatascamiento de la unidad destinataria que ha producido la señal WAIT.

Los cronogramas 5A a 5F muestran ejemplos de operaciones cuyo desarrollo está influido por los cambios de estado de la señal WAIT, aquí de tipo asíncrono.

En el momento en que la señal WAIT llega a un estado de reposo después de la liberación por una unidad destinataria desatascada, la unidad entonces maestra del bus de intercambio 2 que mantiene la señal de ocupación BUSY reinicia las operaciones de escritura interrumpidas como muestran los cronogramas 5A a 5F. Se supone aquí, que esta reiniciación se realiza un ciclo de reloj después del cambio de estado de la señal WAIT.

Si se solicita una nueva interrupción de emisión por la unidad destinataria por intermedio de un nuevo cambio de estado de la señal WAIT, este último es transmitido nuevamente a la unidad maestra del bus de intercambio 2 que detiene de nuevo la emisión de nuevos datos en curso a nivel de un último grupo, tal como el grupo i3 que sigue inmediatamente a los grupos i1 e i2 en el ejemplo presentado. En la realización prevista aquí, el grupo de informaciones i3 continúa produciéndose, pero éste no es tenido en cuenta por la unidad destinataria en la medida en que la señal CTRL que recibe, igualmente, de la unidad maestra no es un código de función que requiere una escritura, sino que corresponde ahora a un código de función NOP que indica a cualquier unidad destinataria que no hay que tener en cuenta el grupo de informaciones emitido simultáneamente.

Cuando la señal WAIT vuelve al estado de reposo después de la liberación por la unidad destinataria precedentemente desatascada, como ya se ha indicado, la unidad maestra del bus de intercambio reinicia las operaciones de escritura interrumpidas por una nueva emisión del último grupo emitido, sea en este caso el grupo i3, con un código de función NOP, previamente a cualquier otro grupo, tal como aquí i4. Están previstos, también, dispositivos de seguridad, como es conocido en la técnica, para evitar cualquier bloqueo del bus de intercambio 2 por una de las unidades unidas a él en caso de fallo de hardware o de software.

La señal BRX permite, por otra parte, que una unidad temporalmente maestra conserve el control del bus de intercambio, si no es esperada ninguna solicitud tendente a obtener este control. Esto permite, en particular, que una unidad, conserve el control del bus de intercambio 2 para un monólogo eventualmente largo, sin intervención inútil del árbitro 3, por ejemplo, en el transcurso de una fase de telecarga a partir de la unidad maestra o, también, si el caudal de información es esporádico y muy pequeño.

El caudal máximo de una unidad en escritura implica una ausencia de solapamiento entre ciclos de arbitraje y ciclos de transmisión de los datos a través del bus de intercambio 2. El tiempo total que hay que tener en cuenta para determinar el tiempo mínimo y el tiempo máximo posibles corresponde a la suma de un tiempo de toma de bus de intercambio, del tiempo de resincronización de una unidad destinataria con el reloj del nuevo maestro, de un ciclo de reloj maestro para la preparación del grupo de bits correspondiente al primer dato y de un ciclo de reloj maestro para la emisión de este primer dato. Cada nuevo dato emitido en sucesión añade un ciclo de reloj maestro. Según la posición de las unidades a lo largo del bus de intercambio, hay necesariamente una dispersión de los tiempos máximo y mínimo. Hay que observar que, en razón de las posibilidades de envío de informaciones por ráfagas, o por salvas, cuanto mayor se hace la carga, mayor es el rendimiento de la transmisión, puesto que el caudal se adapta progresivamente a la carga en materia de datos, aumentando con esta carga.

El caudal máximo del bus de intercambio en escritura se determina de modo correspondiente y el tiempo total que hay que tener en cuenta para determinar el tiempo mínimo y el tiempo máximo posibles es igual a la suma de un tiempo de liberación de la señal BUSY, del tiempo de resincronización, de un ciclo de reloj maestro para la preparación del grupo de bits correspondiente al primer dato y de un ciclo de reloj por dato sucesivamente emitido.

Una lectura en el conjunto de memoria de intercambio, se efectúa, también, al ritmo del reloj de emisión CLK1 que genera la unidad de agente que tiene, entonces, el control del bus de intercambio 2, suponiéndose de nuevo que esta unidad es la unidad 1 en el cronograma 6A. Esta unidad maestra emite una señal CTRL correspondiente a una orden de lectura "read" como muestra el cronograma 6D, y una señal A que define una dirección de lectura "adr", como muestra el cronograma 6C, en el momento en que el estado, o un cambio de estado, de la señal BUSY lo permite, como muestra el cronograma 6B. La orden de lectura "read" va seguida aquí inmediatamente por una sucesión de código funcional NOP en tanto que el resultado de la operación de lectura no haya sido obtenido.

La señal de reloj y de sincronización CLKD recibida de la unidad maestra por una unidad destinataria es explotada por esta última para recuperar la orden de lectura y la dirección en que debe efectuarse esta lectura en la memoria de intercambio 15 de esta unidad destinataria, si es en esta memoria de intercambio en la que debe efectuarse la lectura. Una señal dada D correspondiente a la información que se encuentra en la dirección indicada en la memoria de intercambio 15 y una señal de validación BE correspondiente son emitidas, entonces, por la unidad destinataria de la orden de lectura con una señal de sincronización CLK' procedente del reloj CLK de la unidad 1', como ilustran los cronogramas 6E a 6G. En el ejemplo de realización considerado, una información obtenida por la lectura en una dirección dada está presente durante un ciclo de reloj en los conductores del bus de intercambio por intermedio de los cuales es transmitida. El número de señales de sincronización facilitadas por una unidad destinataria es función del tipo de transacción requerido por la unidad maestra, sea por ejemplo un código CTRL de cuatro bits de valor 0010, si se ha requerido la lectura de una palabra de treinta y dos bits, o un código CTRL de valor 0011 si la que está prevista es la lectura de dos palabras de treinta y dos bits, etc.

En una forma preferida de realización, está previsto que una petición de lectura sólo sea realizable por una unidad temporalmente maestra a partir del momento en que ésta ha realizado previamente todas las operaciones de escritura que hay en espera de emisión. Asimismo, una unidad destinataria sólo puede realizar una lectura en la memoria de intercambio a partir del momento en que ésta ha realizado previamente todas las operaciones de escritura en la memoria de intercambio que hay en espera provenientes del bus de intercambios 2.

El caudal máximo de una unidad de lectura implica la toma en consideración de un tiempo total obtenido sumando un tiempo de toma del bus de intercambio, del tiempo de resincronización, de un ciclo de reloj maestro para la preparación del grupo de bits correspondiente a la petición de lectura, de un ciclo de reloj maestro para la emisión de este grupo de bits, del tiempo de transmisión de este grupo de bits y de la señal que le acompaña, del tiempo necesario para la recuperación de una petición de lectura por la unidad a la cual ha sido enviada esta petición, del tiempo de resincronización, del tiempo de arbitraje de un bus de acceso, no representado, a la memoria de intercambio, del tiempo necesario para la lectura del dato dirigido a la memoria de intercambio que le contiene, del tiempo necesario para el autómata de tratamiento de la lectura, del tiempo de resincronización con el reloj de emisión CLK del destinatario, del tiempo de transmisión del dato y de la señal de reloj que le acompaña y, eventualmente, del tiempo de resincronización por la unidad maestra de los bits agrupados que constituyen el dato.

Claims (6)

1. Dispositivo de intercambio de datos entre unidades de tratamiento de informaciones (1), denominadas unidades de agente, que comprende medios de tratamiento, tales como procesadores (4), que están interconectados por un bus de intercambio (2) de varios conductores, externo, común a estas unidades, cuya repartición es coordinada por un árbitro (3); comprendiendo cada unidad:

- medios de almacenaje (5, 6, 15), al menos temporal, en los que los datos se conservan de modo organizado en direcciones determinadas que permiten inscribirlos y/o leerlos a petición, comprendiendo el conjunto formado por estas unidades medios de almacenaje de datos que constituyen un conjunto de memoria de intercambio repartido en las citadas unidades (1), común a todas estas unidades y accesible por todas a través del bus de intercambio (2); comprendiendo cada unidad (1) una parte de los medios de almacenaje de este conjunto en forma de una memoria de intercambio (15), accesible, por una parte, por los medios de tratamiento (4) de la unidad y, por otra, por los medios de tratamiento de las otras unidades a través del bus de intercambio;

- medios de interfaz (10, 11) de bus procesador local y memoria de intercambio y de bus de intercambio en cada unidad, que están interconectados, para asegurar los intercambios de información entre, respectivamente, los medios de almacenaje (15) constituidos por la memoria de intercambio de la unidad, los medios de tratamiento (4) de esta unidad y los medios de tratamiento de las otras unidades por intermedio del bus de intercambio (2) al que estas otras unidades están unidas;

caracterizado porque los medios de interfaz (10, 11) comprenden medios de almacenaje intermedio en cada unidad, entre la memoria de intercambio (15) y el bus de intercambio (2), constituidos por memorias intermedias de acceso rápido a las cuales accede el procesador (4) de la unidad al ritmo del reloj que le rige y a las cuales acceden las otras unidades al ritmo del reloj que rige, entonces, el citado bus de intercambio;

y porque cada unidad comprende medios (16) para generar una primera señal de reloj (CLK) destinada a ser transmitida por el bus de intercambio a las otras unidades, y medios (16) para recuperar una segunda señal de reloj (CLKD) por el bus de intercambio, para producir una tercera señal de reloj destinada a permitir una explotación local de los datos susceptibles de ser transmitidos a esta unidad a partir de otra, al ritmo de la segunda señal de reloj.

2. Dispositivo, de acuerdo con la reivindicación 1, caracterizado porque las memorias de intercambio (15) que forman el conjunto de memoria de intercambio están organizadas, por medio de un software, en bloques individualmente asignados a entidades constituidas, especialmente, por unidades y grupos de unidades, con, eventualmente, un grupo que comprende todas las unidades.

3. Dispositivo, de acuerdo con una de las reivindicaciones 1, 2, caracterizado porque la dirección de una memoria de intercambio (15) de una unidad en el conjunto de memoria de intercambio está definida por la posición de la unidad (1) con respecto a las otras a lo largo del bus de intercambio (2).

4. Dispositivo, de acuerdo con una de las reivindicaciones 1 a 3, caracterizado porque los intercambios de datos se efectúan a iniciativa de una unidad (1) entonces solicitante de transferencia de datos a la cual ha sido sintonizada entonces la unidad maestra del bus de intercambio (2) por el árbitro (3), y que impone la primera señal de reloj que ésta produce desde el momento en que lo permite el estado, o un cambio de estado, de una señal de ocupación del bus de intercambio (BUSY) temporalmente controlado por una unidad cuando esta unidad pasa a ser definitivamente maestra del bus, siendo explotada la primera señal de reloj por la unidad maestra que la produce, para transmitir, al menos, un dato compuesto por una pluralidad de bits, por intermedio del bus de intercambio (2), con fines de lectura o de escritura, al menos, en una de las memorias de intercambio (15) del conjunto de memoria de intercambio.

5. Dispositivo, de acuerdo con la reivindicación 4, caracterizado porque, al menos, el primer dato transmitido, por intermedio del bus de intercambio, por una unidad que temporalmente pasa a ser maestra de este bus de intercambio, comprende bits correspondientes a una señal (CTRL) característica del tipo de transacción entonces impuesto para las transferencias de datos.

6. Dispositivo, de acuerdo con una de las reivindicaciones 4, 5, caracterizado porque una señal de espera (WAIT) o de parada (HALT) es susceptible de ser transmitida hacia la unidad maestra por una unidad destinataria de datos en fase de transmisión de datos por la citada unidad maestra, respectivamente, cuando las capacidades de recepción de datos de la citada unidad destinataria se hacen temporalmente insuficientes, o cuando esta unidad destinataria no está en condiciones de tener en cuenta estos datos.