ES2204907T3 - Procedimiento para la verificacion de los elementos de conmutacion de una unidad de fases espaciales de una red de acoplamiento de una instalacion digital de conmutacion de telecomunicaciones en modo multiple por division de tiempo. - Google Patents

Abstract

UNA INSTALACION DE TELECOMUNICACION MULTIPLEX DE TIEMPO EN UN MODO DE PRUEBA SE GUIA A LAS ENTRADAS DE LA UNIDAD (MUXS0 HASTA MUX15) DE ETAPAS ESPACIALES DURANTE UNA COMBINACION DE BIT DE PRUEBA, DONDE UN BIT MUESTRA UN VALOR BINARIA Y EL RESTO DE BIT LOS OTROS VALORES BINARIOS. CADA BIT SE TRANSCONECTA UNO DETRAS DE OTRO EN CADA SALIDA (SLT0 HASTA SLT15). A CONTINUACION SE PRODUCE LA REPETICION DE LOS PROCESOS CON COORDINACION DE BIT DE PRUEBA INVERTIDA. SE EFECTUA LA REPETICION DEL PROCEDIMIENTO HASTA QUE A PARTIR DE CADA ENTRADA HA SIDO TRANSCONECTADO UN BIT SINGULAR DE UNO Y DE LOS OTROS VALORES BINARIOS EN CADA SALIDA. SE EFECTUA LA INSPECCION SOBRE EL LADO DE SALIDA EN LA APARICION DE LAS COMBINACIONES DE BIT DE PRUEBA ESPERADAS.

Description

Procedimiento para la verificación de los elementos de conmutación de una unidad de fases espaciales de una red de acoplamiento de una instalación digital de conmutación de telecomunicaciones en modo múltiple por división de tiempo.

La invención se refiere a un procedimiento para la verificación de los elementos de conmutación de una unidad de fases espaciales de una red de acoplamiento de una instalación digital de conmutación de telecomunicaciones en modo múltiple por división de tiempo.

Una unidad de fases espaciales de este tipo, que presenta una pluralidad de entradas y salidas, está constituida por una pluralidad de unidades de conmutación, por ejemplo una pluralidad de multiplexores, que están asociados a las entradas y salidas de la unidad de fases espaciales de una manera determinada.

Para poder verificar de una manera fiable una unidad de fases espaciales de este tipo, es necesario un procedimiento, a través del cual todas las unidades de conmutación mencionadas con detectadas con respecto a las posibilidades de conmutación.

A partir de la solicitud de patente europea EP 0 162 270 A1 se conoce un procedimiento para la verificación de la conmutación de una red de acoplamiento en modo múltiple por división de espacio, en el que las subunidades mínimas respectivas, influenciadas de forma separada, por una subunidad de control, son verificadas en una primera pasada de verificación, antes de efectuar una nueva verificación de la conmutación, para determinar si no aparece ninguna señal de salida en la salida respectiva, y en qué salidas restantes aparece una señal de salida. En una segunda pasada de verificación, después de la realización de la conmutación, se determina si en la salida respectiva aparece ahora una señal de salida y si en las restantes salidas se mantienen inalteradas las relaciones. De esta manera se desarrolla la alimentación de una señal de verificación en la entrada de la red de acoplamiento y la supervisión de la aparición de esta señal de verificación en la salida respectiva del campo de acoplamiento. De este modo se garantiza un proceso de verificación que descarga el control central. Sin embargo, a través del procedimiento de prueba conocido no se consigue un procedimiento de verificación al mismo tiempo fiable y rápido con gasto de hardware relativamente reducido.

Por lo tanto, el cometido de la presente invención consiste en indicar un procedimiento, que cumple estos requerimientos, se puede realizar de una manera comparativamente rápida y requiere un gasto adicional de hardware relativamente reducido para su realización.

Este cometido se soluciona a través de las características indicadas en la parte de caracterización de la reivindicación de patente.

A continuación se explica en detalle el procedimiento según la invención con la ayuda de un ejemplo de realización con referencia a una figura.

La figura muestra una unidad de fases espaciales de una red de acoplamiento de una instalación digital de conmutación de telecomunicaciones en modo múltiple por división de tiempo con el equipamiento necesario para la realización del procedimiento según la invención.

Esta unidad de fases espaciales presenta 16 entradas SLR0 a SLR15 para la conexión de líneas múltiples de división de tiempo de la instalación de transmisión entrante y 16 salidas SLT0 a SLT15 para la conexión de líneas múltiples de división de tiempo de la instalación de transmisión saliente. Como elementos de conmutación propiamente dichos para la conexión opcional de estas entradas y salidas sirven multiplexores MUXS0 a MUXS15, que están asociados, respectivamente, a una de las salidas SLT0 a SLT15. Las 16 salidas E0 a E15 de estos multiplexores están conectadas, respectivamente, con entradas del mismo orden de estos restantes multiplexores.

Una memoria de acoplamiento CM contiene en las áreas de la memoria, asociadas a capas de tiempo individuales del sistema múltiple, direcciones de control para los multiplexores MUXS0 a MUXS15, en virtud de las cuales éstas establecen una comunicación de una de sus entradas con su salida en el modo de conmutación de la unidad de fases espaciales, respectivamente, en el curso de la duración de una capa de tiempo que consta de 8 pulsos de reloj.

La memoria de acoplamiento CM es activada, por su parte, a través de un contador C.

Las direcciones de activación mencionadas son transferidas a la memoria de acoplamiento, respectivamente, durante el establecimiento de una nueva comunicación desde el registro de entrada de datos RDTI.

Los ciclos de la unidad de fases espaciales representada están influenciados a través de un control de ejecución A, que toma instrucciones, que proceden de un control de orden superior, de un registro de transmisión de instrucciones RCOM. Están influenciados, además, por instrucciones que les llegan a través de un registro de estado y de control RSTCR, que determinan el modo, en el que trabaja la unidad de fases espaciales, a saber, o bien en un modo de conmutación o en un modo de prueba.

La figura muestra, además, un registro de entrada de prueba RTSI, del que pueden tomarse combinaciones de bits de prueba en el modo de prueba, que son colocadas, a través del multiplexor MUXT, en las entradas E0 a E15 de los elementos de conmutación en forma de los multiplexores MUXS0 a MUXS15 en lugar de informaciones de telecomunicaciones, que llegan a través de las entradas SLR0 a SLR15 y del mismo modo a través del multiplexor MUXT a las entradas de las unidades de conmutación.

La figura muestra, además, un registro de salida de prueba RTS0, desde el que se pueden recibir, en el modo de prueba, las combinaciones binarias emitidas a través de las salidas de los multiplexores MUXS0 a MUXS15.

Todos los registros mencionados están conectados en un bus de datos bidireccional DB.

En el modo de prueba se aplica ahora de forma permanente en cada entrada de los multiplexores un bit de una primera combinación binaria de prueba. En esta combinación binaria de prueba, todos los bits, excepto uno, presentan el mismo valor binario.

Se llevan a cabo entonces conmutaciones sucesivas desde las entradas de estos multiplexores hacia las salidas de los multiplexores SLT0 a SLT15, de tal manera que el bit que presenta el valor binario que se desvía de los bits restantes aparece de una manera sucesiva en las salidas SLT0 a SLT15. A través del registro de entrada de datos RDTI se introducen a tal fin direcciones de activación correspondientes en la memoria de acoplamiento CM. Las combinaciones binarias conmutadas, que aparecen en las salidas SLT0 a SLT15, llegan entonces al registro de salida de prueba RTS0, desde donde son conducidas a través del bus de datos para una comparación con la combinación binaria esperada.

Estas entradas están ilustradas en la tabla siguiente, en la que está seleccionada una representación hexadecimal.

1

10

La columna izquierda de la Tabla muestra los 16 bits de la primera palabra codificada de prueba, que están aplicados en las 16 entradas E0 a E15 de los multiplexores MUXS0 a MUXS15, donde la asociación debe ser tal que el primer bit, que presenta el valor binario 1 (corresponde a 1h), debe aplicarse en la entrada E0 de los multiplexores, en cambio en las restantes entradas E1 a E15 se encuentra, respectivamente, un bit del valor binario 0.

La columna derecha muestra las combinaciones binarias que aparecen en las salidas SLT0 a SLT15 de acuerdo con las conmutaciones efectuadas de forma consecutiva. A partir de los primeros 16 registros se reconoce que en el transcurso de las 16 conmutaciones diferentes, en el supuesto de un funcionamiento correcto de estos multiplexores, aparece de manera sucesiva un bit del valor binario 1 en las salidas SLT0 a SLT15.

En la columna central de la Tabla están registradas las direcciones de activación correspondientes, que se pueden registrar para la realización de las conmutaciones correspondientes de una manera sucesiva en un lugar determinado, pero opcional en sí de la memoria en la memoria de acoplamiento. En este caso, se trata de una estructura de memoria de acoplamiento, que consta de 4 memorias de lectura iguales, que reciben, respectivamente, direcciones de 16 bits de anchura. En el modo de prueba considerado hay que procurar que se lea siempre sólo desde esta célula de memoria determinada.

A partir de la Tabla se deduce, además, que los procesos descritos se repiten en otras 16 conmutaciones con una segunda combinación binaria de prueba, que está invertida con respecto a la primera combinación binaria de prueba.

Con las conmutaciones ilustradas a través de la tabla se verifica tanto para uno como también para otro valor binario si se realiza una conmutación correcta desde la primera entrada EO sobre cada una de las salidas SLT0 a SLT15.

Para una verificación completa es necesario repetir estos procesos para cada una de las otras entradas E1 a E15, es decir, con primeras y segundas combinaciones binarias de prueba, a través de las cuales un bit con el valor binario 1 o bien el bit con el valor binario 0 se encuentran en segunda a la decimoquinta entrada de los multiplexores.

Claims (1)

1. Procedimiento para la verificación de los elementos de conmutación de una unidad de fases espaciales de una red de acoplamiento de una instalación digital de conmutación de telecomunicaciones en modo múltiple por división de tiempo, caracterizado porque en un modo de prueba, que actúa de forma alternativa a un modo de conmutación, se alimenta, adjunto de forma permanente, a las entradas de la unidad de fases espaciales, en lugar de informaciones de telecomunicaciones, respectivamente, un bit de una primera combinación binaria de prueba, en la que todos los bits, excepto uno, presentan el mismo valor binario, porque en una primera etapa se realiza, respectivamente, la transmisión de esta combinación binaria varias veces de tal forma que, en el caso de funcionamiento correcto, con cada transmisión, el bit que presenta el otro valor binario llega a otra de las salidas de la unidad de fases espaciales, porque tales transmisiones se repiten en una segunda etapa con una segunda combinación binaria, en la que los valores binarios están invertidos con respecto a la primera combinación binaria de prueba, donde las combinaciones binarias que aparecen, respectivamente, en las salidas de las fases espaciales son alimentadas, en lugar de la transmisión que se realiza en el modo de conmutación, a líneas siguientes de modo múltiple por división de tiempo para una verificación de la presencia de un patrón binario esperado, porque se repiten la primera y la segunda etapa con combinaciones binarias de prueba correspondientemente modificadas hasta que se lleva a cabo desde cada entrada de la fase espacial una transmisión de un bit de prueba que se desvía en su valor binario de los restantes bits de prueba de la combinación binaria de prueba.