ES2202493T3 - Sistema de calculo. - Google Patents
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Abstract
EL SISTEMA INFORMATICO PARA REALIZAR CALCULOS CIENTIFICOTECNICOS CONTIENE AL MENOS UN GRUPO DE UNIDADES PROCESADORAS (11...1-N), UN INTERRUPTOR (2), UN INTERRUPTOR AUXILIAR (3), UN GRUPO DE MODULOS DE MEMORIA ASOCIATIVA (4-1...4-N), UN BLOQUE DE ALMACENAMIENTO INTERMEDIO (5) Y REALIZA EL PROCESO DE INFORMACION SIN INTERCAMBIO INTERPROCESADORES, REDUCIENDO ASI EL TIEMPO REQUERIDO PARA EL PROCESO DE PROGRAMAS.
Description
Sistema de cálculo.
La invención se refiere a la tecnología de
ordenadores, en especial se refiere a sistemas de ordenadores.
La invención tiene aplicación en cálculos de
ingeniería y técnicos para lastecnologías espacial y aeronáutica,
geodesia, hidrometereología y otros campos que requieren cálculos
de alta calidad.
Hay un sistema de ordenador conocido que contiene
procesadores de entrada-salida centrales, un
conmutador, una unidad de memoria principal, un panel de control,
dispositivos de memoria periféricos con bloques de control y
procesadores de transmisión de datos (SU, A, 692400).
En este sistema se utiliza el principio de Von
Neumann de procesamiento de datos. Cada procesador central contiene
una unidad de conformación (conjungación), un bloque para realizar
procedimientos, un bloque de indexación, un bloque para recuperación
de valores, un bloque para procesar cadenas, una unidad
aritmética-lógica, un bloque de los registros
básicos, una unidad para formación de instrucciones, una unidad de
control, una unidad para la distribución de direcciones de pilas,
una pila de almacenamiento intermedio de operandos, una unidad de
memoria asociativa, una unidad para la transformación de las
direcciones matemáticas en físicas, un bloque de memoria para el
almacenamiento intermedio de instrucciones, un bloque para análisis
de interrupciones.
La unidad aritmética-lógica
incluye: bloques para multiplicación, adición, división,
transformación de códigos y realización de operaciones lógicas.
Estos bloques trabajan en paralelo independientemente unos de
otros, proporcionando un procesamiento de datos en paralelo dentro
de cada procesador y utilizando el paralelismo natural de los
programas en ejecución.
No obstante, la implementación de esta unidad ha
mostrado que, en la práctica, el uso del principio de Von Neumann de
organización de cálculos exige unos elevados gastos improductivos
de hardware y capacidad de cálculo para proporcionar trabajo en
paralelo de varios dispositivos de ejecución. Estos gastos, antes
que nada, están relacionados con el hecho de que para formar
secuencias independientes de instrucciones a partir del programa en
ejecución es necesario hacer un estudio preliminar de segmentos del
programa (de una longitud media de hasta 30 instrucciones) y una
planificación dinámica de la carga de las unidades de ejecución con
ayuda de medios de hardware especiales, que se han descrito en
detalle (Babayan B.A. "Resultados principales y perspectiva de
desarrollo de la arquitectura ``Elbrus''", recopilación de
trabajos de Ciencia Informática Aplicada, vol, 15, Moscú, Finanzas
y Estadísticas,1989, páginas 100-131).
Debido a este hecho, el hardware se hace
considerablemente más complicado, teniendo simultáneamente un bajo
aumento real de rendimiento. El paralelismo del procesamiento de
programas en varios dispositivos de ejecución es limitado y no se
extiende a todo el programa (los segmentos de procesamiento en
paralelo no son superiores a 10-20 instrucciones).
Además, el proceso de extracción de instrucciones del programa de
la propia ejecución en paralelo exige una gran cantidad de hardware
y tiempo de trabajo del procesador adicionales. Este es otro factor
de la disminución del rendimiento.
Hay un dispositivo conocido que contiene unidades
de memoria común, unidades de procesadores de
entrada-salida centrales, utilizando el principio de
Von Neumann de procesamiento de cálculo y trabajo en paralelo de
varios dispositivos de ejecución, que forman parte de los
procesadores centrales. Este dispositivo consigue el paralelismo de
procesamiento de programas mediante la formación de una instrucción
extensa que incluye operaciones para el arranque simultáneo de
varias unidades aritméticas (SU, A, 1777148).
La formación de esa instrucción se hace mediante
la planificación estática de operaciones durante la etapa de
traducción del programa. Aquí, el número de operaciones de la
instrucción que se está ejecutando en paralelo es limitado (no es
superior a 7).
No obstante, este dispositivo no consigue un
elevado rendimiento basado en el paralelismo interno de los
programas en ejecución debido al limitado paralelismo de
operaciones en ejecución en el dispositivo y un cese de la
ejecución cuando no están disponibles todos los operandos
necesarios para un cálculo. Este problema surge de las restricciones
establecidas por el traductor y también en el caso de que la
posición variable en la memoria dependa de las condiciones de
cálculo. También, este dispositivo tiene una estructura de
traductor complicada y una gran cantidad del hardware para realizar
el paralelismo local del cálculo.
Hay un sistema de ordenador conocido que contiene
un conmutador y N unidades de procesador. En ese sistema las
primeras salidas de control y salidas de dirección de la unidad de
procesador de orden i (i = 1 ..., N) están conectadas de manera
correspondiente con la entrada de orden i del primer grupo de
entradas de control y con la entrada de orden i del grupo de
entradas de dirección del conmutador. La primera y la segunda
salidas de información de la unidad de procesador de orden i están
conectadas con la correspondiente entrada de orden i del grupo de
entradas de información del conmutador. Las primeras entradas de
información, dirección, control y las segundas entradas de
información, dirección, control de la unidad de procesador de orden
i están conectadas con la primera y la segunda entradas de
información del sistema. La primera entrada de control de este
sistema está conectada con la entrada de control del conmutador y
con la tercera entrada de control de la unidad de procesador de
orden i. La salida de control del conmutador está conectada con la
cuarta entrada de control de la unidad de procesador de orden i. La
tercera salida de información de esta unidad está conectada con la
primera salida de información del sistema. El sistema de ordenador
puede tener una segunda salida de información y una tercera entrada
de información (US 4814978).
Para la organización de los cálculos, este
sistema utiliza el principio del flujo de datos, que proporciona
una carga efectiva para cada unidad de procesador y un elevado
rendimiento total. Esto se consigue por medio de la ejecución de
instrucciones en paralelo en todas las secciones del programa y
está soportado por una organización de cálculo programable. El
programa se mapea como un gráfico, cada nodo del cual es una
instrucción y unos arcos muestran la dirección de la transmisión
de datos. Cada una de las unidades de procesador, conectadas
mutuamente a través del conmutador, ejecuta una sección local del
programa. Las unidades de procesador trabajan en paralelo y la
sincronización necesaria entre secciones del programa se lleva a
cabo por medio de los datos transmitidos a través del conmutador.
El paralelismo se consigue mediante la partición del programa
durante la traducción en secciones vinculadas separadas, lo que
conduce a una pérdida de tiempo y a una disminución del
rendimiento del dispositivo. Por lo tanto, el rendimiento del
dispositivo depende grandemente de la capacidad del sistema de
programación para segregar secciones (subprogramas), que están
vinculadas de manera débil entre sí, en el programa original y
consume bastante tiempo por lo que respecta al usuario
(programador).
Estas desventajas no permiten que se consiga en
este dispositivo el pleno paralelismo interno de los programas en
ejecución y, como resultado, no dan un elevado rendimiento basado
en este paralelismo y en el principio del flujo de datos.
La invención, como se expone en las
reivindicaciones adjuntas, se basa en el problema de crear un
sistema de ordenador que consiguiera un mayor rendimiento por medio
del acceso simultáneo de cada unidad de procesador a todo el
programa en ejecución y a través de la automatización del proceso de
la distribución de los medios de cálculo.
El problema se resuelve de esta manera. El
sistema de ordenador contiene un conmutador, N unidades de
procesador, una segunda salida de información y una tercera entrada
de información. La primera salida de control y la primera salida de
dirección de la unidad de procesador de orden i (i = 1, ... N) están
conectadas de manera correspondiente con la entrada de orden i del
primer grupo de entradas de control del conmutador y con la entrada
de orden i del grupo de entradas de dirección del conmutador. La
primera y la segunda salidas de información de la unidad de
procesador de orden i están conectadas con la entrada
correspondiente del grupo de entradas de información del
conmutador. Las primeras entradas de información, dirección y
control y las segundas entradas de información, dirección y control
de la unidad de procesador de orden i están conectadas con la
primera y la segunda entradas de información del sistema. La
primera entrada de control del sistema está conectada con la entrada
de control del conmutador y con la tercera entrada de control de la
unidad de procesador de orden i. La salida de control del
conmutador 2 está conectada con la cuarta entrada de control de la
unidad de procesador de orden i. La tercera salida de información
de la unidad de procesador de orden i está conectada con la primera
salida de información del sistema.
De acuerdo con la invención:
- 1. El sistema de ordenador contiene un conmutador auxiliar, N módulos de memoria asociativa y un bloque de memoria intermedia. La primera salida de control, la primera salida de información, la segunda salida de control y la segunda salida de información del grupo de orden i de salidas de intercambio del conmutador auxiliar están conectadas de manera correspondiente con la quinta entrada de control, la tercera entrada de información, la sexta entrada de control y la cuarta entrada de información de la unidad de procesador de orden i. El primer grupo de salidas de control del conmutador auxiliar está conectado con el primer grupo de entradas de control del bloque de memoria intermedia. El segundo grupo de salidas de control del conmutador auxiliar está conectado con el segundo grupo de entradas de control del bloque de memoria intermedia. Las entradas de control del conmutador auxiliar y del bloque de memoria intermedia y la primera entrada de control de cada módulo de memoria asociativa están conectadas con la entrada de control del sistema. Las entradas de orden i de los grupos primero y segundo de entradas de control del conmutador auxiliar están conectadas de manera correspondiente con la segunda y la tercera salidas de control de la unidad de procesador de orden i. La séptima y la octava entradas de control de la unidad de procesador de orden i están conectadas de manera correspondiente con las salidas de orden i del primero y del segundo grupos de salidas de control del bloque de memoria intermedia. El tercer grupo de salidas de control y el primer grupo de las salidas de información del bloque de memoria intermedia están conectados de manera correspondiente con el tercer grupo de entradas de control y el primer grupo de entradas de información del conmutador auxiliar. El segundo grupo de salidas de información del bloque de memoria intermedia está conectado con la segunda salida de información del sistema. El cuarto grupo de entradas de control del conmutador auxiliar está conectado con el cuarto grupo de salidas de control del bloque de memoria intermedia. La entrada de orden i del primer grupo de entradas de información del bloque de memoria intermedia está conectado con la cuarta y la quinta salidas de información de la unidad de procesador de orden i. La cuarta salida de control de la unidad de procesador de orden i está conectada con la entrada de orden i del tercer grupo de entradas de control del bloque de memoria intermedia. El tercer grupo de salidas de información del bloque de memoria intermedia está conectado con el segundo grupo de entradas de información del conmutador auxiliar. La primera salida de control del módulo de orden i de memoria asociativa está conectada con la entrada de orden i del segundo grupo de entradas de control del conmutador. La salida de orden i del grupo de salidas de información del conmutador está conectada con la entrada de información del módulo de orden i de memoria asociativa. Las salidas de información y la segunda salida de control del módulo de orden i de memoria asociativa están conectadas con las entradas de orden i del segundo grupo de entradas de información y el cuarto grupo de entradas de control del bloque de memoria intermedia. El tercer grupo de entradas de información del bloque de memoria intermedia está conectado con la tercera entrada de información del sistema. Y la salida de orden i del grupo de salidas de control del conmutador está conectada con la segunda entrada de control del módulo de orden i de memoria asociativa.
- 2. Cada unidad de procesador, de acuerdo con la invención, puede contener el primer y el segundo conmutadores, la primera y la segunda unidades de control, un dispositivo de ejecución para el procesamiento de instrucciones y un dispositivo de ejecución para el procesamiento de operandos. La primera y la segunda entradas de control del primer conmutador están conectadas con la primera y la segunda salidas de control de la primera unidad de control. La tercera salida de control de la primera unidad de control está conectada con la primera entrada de control del dispositivo de ejecución para el procesamiento de instrucciones. La primera y la segunda salidas de control de la segunda unidad de control están conectadas con la primera y la segunda entradas de control del segundo conmutador. La primera entrada de información del segundo conmutador está conectada con la salida de dirección del dispositivo de ejecución para el procesamiento de instrucciones, la primera salida de información del dispositivo de ejecución para el procesamiento de instrucciones está conectada con la segunda entrada de información del segundo conmutador y la primera entrada de información del primer conmutador. La segunda salida de información del dispositivo de ejecución para el procesamiento de instrucciones está conectada con la segunda entrada de información del primer conmutador y la tercera entrada de información del segundo conmutador. La primera salida de control del dispositivo de ejecución para el procesamiento de instrucciones está conectada con la primera entrada de control de la primera unidad de control. La cuarta salida de control de la primera unidad de control está conectada con la primera entrada de control del dispositivo de ejecución para el procesamiento de operandos. La primera salida de control del dispositivo de ejecución para el procesamiento de operandos está conectada con la segunda entrada de control de la primera unidad de control. La primera entrada de control de la segunda unidad de control está conectada con la segunda salida de control del dispositivo de ejecución para el procesamiento de operandos. La segunda salida de control del dispositivo de ejecución para el procesamiento de instrucciones está conectada con la segunda entrada de control de la segunda unidad de control. La segunda entrada de control del dispositivo de ejecución para el procesamiento de instrucciones está conectada con la tercera salida de control de la segunda unidad de control. La cuarta salida de control de la segunda unidad de control está conectada con la segunda entrada de control del dispositivo de ejecución para el procesamiento de operandos. La cuarta entrada de información del segundo conmutador está conectada con la salida de dirección del dispositivo de ejecución para el procesamiento de operandos. La primera salida de información del dispositivo de ejecución para el procesamiento de operandos está conectada con la quinta entrada de información del segundo conmutador y la tercera entrada de información del primer conmutador. La segunda salida de información del dispositivo de ejecución para el procesamiento de operandos está conectada con la cuarta entrada de información del primer conmutador y con la sexta entrada de información del segundo conmutador. La primera, la segunda y la tercera salidas de información del segundo conmutador son la salida de dirección, la primera salida de información y la segunda salida de información de la unidad de procesador, respectivamente. Las terceras salidas de información del dispositivo de ejecución para el procesamiento de instrucciones y del dispositivo de ejecución para el procesamiento de operandos están conectadas con la tercera salida de información de la unidad de procesador. La cuarta y la quinta salidas de información de la unidad de procesador son respectivamente la primera y la segunda salidas de información del primer conmutador. La quinta salida de control de la segunda unidad de control está conectada con la primera salida de control de la unidad de procesador. La segunda y la tercera salidas de control de la unidad de procesador son las terceras salidas de control del dispositivo de ejecución para el procesamiento de instrucciones y del dispositivo de ejecución para el procesamiento de operandos, respectivamente. La cuarta salida de control de la unidad de procesador está conectada con la quinta salida de control de la primera unidad de control. Las primeras entradas de información, dirección y control de la unidad de procesador son las primeras entradas de información y dirección y la tercera entrada de control del dispositivo de ejecución para el procesamiento de instrucciones, respectivamente. Las segundas entradas de información, dirección y control de la unidad de procesador están conectadas de manera correspondiente con las primeras entradas de información y dirección y con la tercera entrada de control del dispositivo de ejecución para el procesamiento de operandos. La cuarta entrada de control del dispositivo de ejecución para el procesamiento de operandos y la cuarta entrada de control del dispositivo de ejecución para el procesamiento de instrucciones están conectadas con la tercera entrada de control de la unidad de procesador. La cuarta entrada de control de la unidad de procesador está conectada con la tercera entrada de control de la segunda unidad de control. La tercera entrada de información de la unidad de procesador es la segunda entrada de información del dispositivo de ejecución para el procesamiento de instrucciones. La quinta entrada de control del dispositivo de ejecución para el procesamiento de instrucciones es la quinta entrada de control de la unidad de procesador. La cuarta entrada de información y la sexta entrada de control de la unidad de procesador están conectadas con la segunda entrada de información y la quinta entrada de control del dispositivo de ejecución para el procesamiento de operandos, respectivamente. Y la séptima y la octava entradas de control de la unidad de procesador están conectadas con la tercera y la cuarta entradas de control de la primera unidad de control, respectivamente.
- 3. El conmutador auxiliar, de acuerdo con la invención, puede contener la primera y la segunda unidades de control y la primera y la segunda unidades de conmutación. Los primeros grupos de las salidas de control de la primera y la segunda unidades de control están conectados con el primero y el segundo grupos de las salidas de control del conmutador auxiliar, respectivamente. La primera y la segunda salidas de control del grupo de orden i de las salidas de intercambio del conmutador auxiliar están conectadas con las salidas de orden i del segundo grupo de las salidas de control de la primera y la segunda unidades de control, respectivamente. Las entradas de control de la primera y la segunda unidades de control están conectadas con la entrada de control del conmutador auxiliar. El primero y el segundo grupos de las entradas de información del conmutador auxiliar están conectados con los grupos de las entradas de información de la primera y la segunda unidades de conmutación, respectivamente. Las salidas de orden i del grupo de las salidas de información de la primera y la segunda unidades de conmutación están conectadas de manera correspondiente con la primera y la segunda salidas de información del grupo de orden i de las salidas de intercambio del conmutador auxiliar. El primero y el segundo grupos de las entradas de control del conmutador auxiliar están conectados con los primeros grupos de las entradas de control de la primera y la segunda unidades de control, respectivamente. Los grupos de las salidas de control de la primera y la segunda unidades de conmutación están conectados de manera correspondiente con los segundos grupos de las entradas de control de la primera y la segunda unidades de control. Los terceros grupos de las entradas de control de la primera y la segunda unidades de control están conectados de manera correspondiente con el tercero y el cuarto grupos de las entradas de control del conmutador auxiliar. Y los terceros grupos de las salidas de control de la primera y la segunda unidades de control están conectados con los primeros grupos de las entradas de control de la primera y la segunda unidades de conmutación, respectivamente. El segundo grupo de las entradas de control de cada una de estas unidades está conectado de manera correspondiente con el cuarto grupo de las salidas de control de la primera y la segunda unidades de control.
- 4. El bloque de memoria intermedia, de acuerdo con la invención, puede contener el grupo de unidades de memoria intermedia. La primera, la segunda y la terceras salidas de control de la unidad de memoria intermedia de orden i están conectadas con las salidas de orden i del primero, del segundo y del tercer grupos de las salidas de control del bloque de memoria intermedia, respectivamente. Las entradas de orden i del primero y del segundo grupos de las entradas de control del bloque de memoria intermedia están conectadas con la primera y la segunda entradas de control de la unidad de memoria intermedia de orden i, respectivamente. La cuarta salida de control de la unidad de memoria intermedia está conectada con la salida de orden i del cuarto grupo de las salidas de control del bloque de memoria intermedia. La entrada de control del bloque de memoria intermedia está conectada con la tercera entrada de control de cada una de las unidades de memoria intermedia. Las entradas de orden i del tercero y del cuarto grupos de las entradas de control del bloque de memoria intermedia están conectadas con la cuarta y la quinta entradas de control de la unidad de memoria intermedia de orden i, respectivamente. La primera, la segunda y la tercera salidas de información de las unidades de intermedia están conectadas de manera correspondiente con las salidas de orden i del primero, del segundo y del tercer grupos de las salidas de información del bloque de memoria intermedia. Las entradas de orden i del primero, del segundo y del tercer grupos de las entradas de información del bloque de memoria intermedia están conectadas con la primera, la segunda y la tercera entradas de información de la unidad de memoria intermedia de orden i, respectivamente.
Más adelante se ilustra la invención con un
ejemplo de su aplicación y dibujos adjuntos, donde:
la Fig. 1 representa el diagrama funcional del
sistema de ordenador;
la Fig. 2 representa el diagrama funcional de la
unidad de procesador del sistema de ordenador;
la Fig. 3 representa el diagrama funcional de la
unidad de control del primer conmutador de la unidad de
procesador;
la Fig. 4 representa el diagrama funcional de la
unidad de control del segundo conmutador de la unidad de
procesador;
la Fig. 5 representa el diagrama funcional del
dispositivo de ejecución para el procesamiento de instrucciones;
la Fig. 6 representa el diagrama funcional de la
unidad de control del dispositivo de ejecución para el
procesamiento de instrucciones de la unidad de procesador;
la Fig. 7 representa el diagrama funcional del
bloque de conmutación del dispositivo de ejecución para el
procesamiento de instrucciones;
la Fig. 8 representa el diagrama funcional de la
unidad de control del bloque de conmutación del dispositivo de
ejecución para el procesamiento de instrucciones;
la Fig. 9 representa el diagrama funcional de la
unidad de registro de entrada del dispositivo de ejecución para el
procesamiento de instrucciones;
la Fig. 10 representa el diagrama funcional de la
unidad de registro de instrucciones del dispositivo de ejecución
para el procesamiento de instrucciones;
la Fig. 11 representa el diagrama funcional del
dispositivo de ejecución para el procesamiento de operandos de la
unidad de procesador;
la Fig. 12 representa el diagrama funcional de la
unidad de control del dispositivo de ejecución para el procesamiento
de operandos;
la Fig. 13 representa el diagrama funcional de la
unidad de registro de entrada del dispositivo de ejecución para el
procesamiento de operandos;
la Fig. 14 representa el diagrama funcional de la
unidad de registro de salida del dispositivo de ejecución para el
procesamiento de operandos;
la Fig. 15 representa el diagrama funcional del
conmutador auxiliar del sistema de ordenador;
la Fig. 16 representa el diagrama funcional de la
unidad de control del conmutador auxiliar;
la Fig. 17 representa el diagrama funcional de la
unidad de conmutación del conmutador auxiliar;
la Fig. 18 representa el diagrama funcional de la
unidad de control de formación de consultas del conmutador
auxiliar;
la Fig. 19 representa el diagrama funcional del
bloque de control de conmutación de la unidad de control del
conmutador auxiliar;
la Fig. 20 representa el diagrama funcional de la
unidad de control de la prioridad de conmutación del bloque de
control de conmutación de la unidad de control del conmutador
auxiliar;
la Fig. 21 representa el diagrama funcional de la
unidad de consultas de entrada del bloque de control de conmutación
de la unidad de control del conmutador auxiliar;
la Fig. 22 representa el diagrama funcional de la
unidad de transformación-recepción de la unidad de
conmutación del conmutador auxiliar;
la Fig. 23 representa el diagrama funcional de la
unidad de transformación-transmisión de la unidad
de conmutación del conmutador auxiliar;
la Fig. 24 representa el diagrama funcional del
bloque de memoria intermedia del sistema de ordenador;
la Fig. 25 representa el diagrama funcional de la
unidad de memoria intermedia del bloque de memoria intermedia;
la Fig. 26 representa el diagrama funcional de la
memoria intermedia de la unidad de memoria intermedia;
la Fig. 27 representa el diagrama funcional de la
unidad de control de memoria intermedia de la unidad de memoria
intermedia;
la Fig. 28 representa el diagrama funcional del
módulo de memoria asociativa del sistema de ordenador;
la Fig. 29 representa el diagrama funcional del
conmutador del sistema de ordenador;
la Fig. 30 representa el diagrama funcional de la
unidad de control del conmutador del sistema de ordenador;
la Fig. 31 representa el diagrama funcional de la
unidad de control de transmisión de la unidad de control del
conmutador del sistema de ordenador;
la Fig. 32 representa el diagrama funcional de la
unidad de control de recepción de la unidad de control del
conmutador del sistema de ordenador;
la Fig. 33 representa el diagrama funcional de la
unidad de control de conmutación de la unidad de control del
conmutador del sistema de ordenador;
la Fig. 34 representa el aspecto general del
gráfico de cálculo;
la Fig. 35 representa la estructura del paquete
de información.
El sistema de ordenador (Fig. 1) contiene un
grupo de unidades de procesador
(1-1...1-N), un conmutador (2), un
conmutador auxiliar (3), un grupo de módulos de memoria asociativa
(4-1...4N) y un bloque de memoria intermedia
(5).
El sistema de ordenador contiene también la
primera, la segunda y la tercera entradas de información (6, 7) y
(8), la entrada de control (9), la primera y la segunda salidas de
información (10-11) y la entrada de puesta a cero de
la memoria (12).
Cada unidad de procesador (1-i)
contiene la primera, la segunda, la tercera y la cuarta entradas de
información (13, 14, 15) y (16), la primera y la segunda entradas
de dirección (17-1) y (17-2), la
primera a la octava entradas de control
(18-1...18-8) respectivamente, la
primera a la cuarta salidas de control
(19-1...19-4), una salida de
dirección (20) y la primera a la quinta salidas de información
(21-1...21-5).
El conmutador auxiliar (3) contiene la entrada de
control (22), el primero al cuarto grupos de entradas de control
(23-1...23-N),
(24-1...24-N),
(25-1...25-N),
(26-1...26-N), el primero y el
segundo grupos de entradas de información
(27-1-1...27-1-N)
y
(27-2-1...27-2-N),
el primero y el segundo grupos de salidas de control
(28-1...28-N) y
(29-1...
29-N); N grupos de salidas de intercambio, cada uno de los cuales incluye la primera salida de control, la primera salida de información, la segunda salida de control y la segunda salida de información (30-1-i), (30-2-i), (30-3-i) y (30-4-i) respectivamente.
29-N); N grupos de salidas de intercambio, cada uno de los cuales incluye la primera salida de control, la primera salida de información, la segunda salida de control y la segunda salida de información (30-1-i), (30-2-i), (30-3-i) y (30-4-i) respectivamente.
El bloque de memoria intermedia (5) contiene la
entrada de control (31), el primero y el segundo grupos de control
de entradas de control (32-1...32-N)
y (33-1...33-N), el primer grupo de
entradas de información (34-1...
34-N), el tercer grupo de entradas de control (35-1...35-N), el segundo grupo de entradas de información (36-1...36-N), el cuarto grupo de entradas de control (37-1...37-N), y el tercer grupo de entradas de información (38-1...38-N). El bloque de memoria intermedia (5) contiene también el primero al tercer grupos de salidas de control (39-1...39-N), (40-1...40-N), (41-1...41-N), el primero y el segundo grupos de salidas de información (42-1...42-N) y (43-1...43-N), el cuarto grupo de salidas de control (44-1...44-N) y el tercer grupo de salidas de información (45-1...45-N).
34-N), el tercer grupo de entradas de control (35-1...35-N), el segundo grupo de entradas de información (36-1...36-N), el cuarto grupo de entradas de control (37-1...37-N), y el tercer grupo de entradas de información (38-1...38-N). El bloque de memoria intermedia (5) contiene también el primero al tercer grupos de salidas de control (39-1...39-N), (40-1...40-N), (41-1...41-N), el primero y el segundo grupos de salidas de información (42-1...42-N) y (43-1...43-N), el cuarto grupo de salidas de control (44-1...44-N) y el tercer grupo de salidas de información (45-1...45-N).
Cada módulo de memoria asociativa
(4-i) contiene la primera entrada de control (46),
la entrada de puesta a cero (47), la entrada de información (48), la
segunda entrada de información (49), la primera salida de control
(50), la salida de información (51) y la segunda salida de control
(52).
El conmutador 2 contiene la entrada de control
(53), el primer grupo de entradas de control
(54-1...54-N) y el grupo de entradas
de dirección (55-1...55-N). El
conmutador (2) contiene también el segundo grupo de entradas de
control (56-1...56-N), el grupo de
entradas de información
(57-1...57-N), la salida de control
(58) el grupo de salidas de información
(59-1...59-N) y el grupo de salidas
de control (60-1...60-N). No se
muestran las cadenas de sincronización y de suministro de
energía.
Cada unidad de procesador (1-i)
(Fig. 2) incluye el primer y el segundo conmutadores (61) y (62), la
primera y la segunda unidades de control de conmutador (63) y (64)
para el primer y segundo conmutadores respectivamente, el
dispositivo de ejecución para el procesamiento de instrucciones
(65) y el dispositivo de ejecución para el procesamiento de
operandos (66).
El conmutador (61) contiene la primera y la
segunda entradas de control (67-1) y
(67-2), la primera a la cuarta entradas de
información (68-1), (68-2),
(69-1), (69-2), y la primera y la
segunda salidas de información, conectadas con las salida
(21-4) y (21-5) de la unidad de
procesador.
El conmutador (62) contiene la primera y la
segunda entradas de control (70-1) y
(70-2), la primera a la sexta entradas de
información (71-1), (71-2),
(71-3), (72-1),
(72-2), (72-3), y la primera a la
tercera salidas de información, conectadas con las salidas (20),
(21-1), (21-2) de la unidad de
procesador respectivamente.
La primera unidad de control de conmutador (64)
contiene la primera y la segunda entradas de control (73), (74), la
primera a la cuarta salidas de control (75-1),
(75-2), (76-1),
(76-2), la tercera y la cuarta entradas de control
que están conectadas con las entradas (18-7) y
(18-8) de la unidad de procesador, y la quinta
salida de control que está conectada con la salida
(19-4) de la unidad de procesador.
La segunda unidad de control de conmutador (64)
contiene la primera y la segunda entradas de control (77) y (78), la
primera a la cuarta salidas de control (79-1),
(79-2) y (80-1),
(80-2), la tercera entrada de control que está
conectada con la entrada (18-4) de la unidad de
procesador, y la quinta salida de control que está conectada con la
salida (19-1) de la unidad de procesador.
El dispositivo de ejecución para el procesamiento
de instrucciones (65) incluye la primera y la segunda entradas de
control (81) y (82), la primera y la segunda salidas de control
(83) y (84), la tercera salida de control 85, la salida de dirección
(86), la primera y la segunda salidas de información (87) y (88),
la tercera salida de información que está conectada con la salida
(21-3) de la unidad de procesador, la primera y la
segunda entradas de información que están conectadas con las
entradas (13) y (15) de la unidad de procesador, respectivamente,
la tercera a la quinta entradas de control que están conectadas con
las entradas (18-1), (18-3) y
(18-5) de la unidad de procesador, respectivamente,
y una entrada de dirección conectada con la entrada
(17-1) de la unidad de procesador.
El dispositivo de ejecución para el procesamiento
de operandos (66) contiene la primera y la segunda entradas de
control (89) y (90), la primera a la tercera salidas de control
(91), (92), (93), la salida de dirección (94), la primera y la
segunda salidas de información (95) y (96), la tercera salida de
información que está conectada con la salida (21-3)
de la unidad de procesador, la primera y la segunda entradas de
información que están conectadas con las entradas (14) y (16) de la
unidad de procesador, respectivamente, la tercera a la quinta
entradas de control que están conectadas con las entradas
(18-2), (18-3) y
(18-6) de la unidad de procesador, respectivamente,
y una entrada de dirección conectada a la entrada
(17-2) de la unidad de procesador.
Cada unidad de control de conmutador (63) (Fig.
3) y (64) (Fig. 4) contiene los elementos "AND" (97) y (98), el
elemento "OR" (99) y el codificador de prioridad (100).
El dispositivo de ejecución para el procesamiento
de instrucciones (65) (Fig. 5) contiene la unidad de control (101),
el conmutador de salida (102), el bloque de conmutación (103), la
unidad de registro de instrucciones (104), la memoria de
instrucciones (105), la unidad aritmética-lógica
(ALU) (106), el conmutador de carga (107) y la unidad de registro
de entrada (108).
La unidad de control (101) contiene la entrada
(109-1) para la puesta a cero, la primera y la
segunda entradas
(109-2) y (109-3) para el control de la transmisión de resultados, la entrada de control de arranque (109-4), la entrada (109-5) para bits del tipo de instrucción, la entrada (109-6) para la señal de disponibilidad de la memoria, la entrada (109-7) para la señal de importancia de resultados de la ALU, la entrada (109-8) para la señal de disponibilidad de la ALU, la entrada (109-9) para el código de instrucción, la primera y la segunda salidas (110-1) y (110-2) para la señal de disponibilidad de datos, la salida (110-3) para el control de la conmutación de campos, la salida (111-4) para el control de la recepción de datos, la salida de control de arranque de la ALU (111-5) y la salida (111-6) para el control de la recuperación de instrucciones.
(109-2) y (109-3) para el control de la transmisión de resultados, la entrada de control de arranque (109-4), la entrada (109-5) para bits del tipo de instrucción, la entrada (109-6) para la señal de disponibilidad de la memoria, la entrada (109-7) para la señal de importancia de resultados de la ALU, la entrada (109-8) para la señal de disponibilidad de la ALU, la entrada (109-9) para el código de instrucción, la primera y la segunda salidas (110-1) y (110-2) para la señal de disponibilidad de datos, la salida (110-3) para el control de la conmutación de campos, la salida (111-4) para el control de la recepción de datos, la salida de control de arranque de la ALU (111-5) y la salida (111-6) para el control de la recuperación de instrucciones.
El conmutador de salida (102) contiene la primera
y la segunda entradas de control (112-1) y
(112-2), la primera y la segunda entradas de
información (112-3) y (112-4) y una
salida de información conectada con las salidas (86) y (88) del
dispositivo de ejecución (65).
El bloque de conmutación (103) contiene las
entradas de control
(113-1...113-12), las entradas de
información (114-1...114-10) y
(115-1...115-4), y salidas de
información conectadas con la salida (87) del dispositivo de
ejecución (65) y con las entradas (112-3) y
(112-4) del conmutador (102).
La unidad de registro de instrucciones (104)
contiene la entrada de información (116-1), la
entrada de control (116-2) y las salidas de
información conectadas con las entradas
(115-1...115-4) del bloque
(103).
La memoria de instrucciones (105) contiene la
entrada de control de carga (117-1), la entrada de
información (117-2), la entrada de dirección
(117-3), la entrada de control de lectura
(117-4) y las salidas de información y de control
conectadas con las entradas correspondientes
(116-1) y (116-2) de la unidad de
registro de instrucciones y con las entradas correspondientes
(109-5) y (109-6) de la unidad de
control (101).
La unidad aritmética-lógica (ALU)
(106) (hecha de manera análoga al dispositivo SU1367012) contiene la
entrada de control de instrucciones (118-1), la
primera y la segunda entradas de operandos (118-2)
y (118-3), la entrada de control de arranque
(118-4), la primera y la segunda salidas de
información (119-1) y (119-2), y la
salida de control (119-3).
El conmutador de carga (107) contiene la primera
y la segunda entradas de información (120-1) y
(120-2), la primera y la segunda entradas de control
(120-3) y (120-4), y una salida de
información conectada con la entrada de dirección
(117-3) de la memoria de instrucciones (105).
La unidad de registro de entrada (108) contiene
la entrada de control (121-1) y las salidas de
información
(122-1...122-11).
(122-1...122-11).
La unidad de control (101) (Fig. 6) contiene los
elementos "AND" (123) y (124), el codificador de prioridad
(125), los elementos "AND" (126...133), los elementos
"OR" (134...136), el decodificador (137), los elementos
"AND" (138...140), los elementos "OR" (141) y (142), los
elementos "AND" (143...145), los disparadores de control
(146...151), los elementos "AND" (152...157), el elemento
"OR" (158) y los elementos "AND" (159) y (160).
El bloque de conmutación (103) (Fig. 7) contiene
los registros (161-171), la unidad de control (172)
y los conmutadores (173...178).
La unidad de control (172) (Fig. 8) contiene los
elementos "OR" (179-190), las entradas de
control (191...202), y las salidas de control
(203-222).
La unidad de registro de entrada (108) (Fig. 9)
contiene el registro de palabras de estado (223), el primer
registro de palabras de datos (224) y el segundo registro de
palabras de datos (225).
La unidad de registro de instrucciones (104)
(Fig. 10) contiene el primer y el segundo registros de códigos de
operación (226) y (227), y el primer y el segundo registros del
número de instrucción (228) y (229).
El dispositivo de ejecución (66) (Fig. 11)
contiene la unidad de control (230), el conmutador de salida (231),
la unidad de registro de salida (232), la memoria de instrucciones
(233), la ALU (234), el conmutador de carga (235) y la unidad de
registro de entrada (236).
La unidad de control (230) contiene la entrada de
puesta a cero (237-1), la primera y la segunda
entradas para la transmisión de resultados 237-2 y
237-3, la entrada de control de arranque
(237-4), la entrada para bits del tipo de
instrucción (237-5), la entrada para la señal de
disponibilidad de la memoria (237-6), la entrada
(237-7) para la señal de importancia de los datos,
la entrada (237-8) para la señal de disponibilidad
de la ALU, la primera y la segunda salidas para el control de la
conmutación de salidas (238-1) y
(238-2), la salida para el control de transmisión
(238-3), la salida para el control de recepción
(238-4), la salida para el control de arranque
(238-5), y la primera a la tercera salidas de
control conectadas con las salidas (91...93) del dispositivo de
ejecución (66).
La unidad de registro de salida (232) contiene
las entradas de control (239-1),
(239-2) y (239-3), las entradas de
información (239-4), (239-5) y
(239-6), y las salidas de información
(240-1), (240-2) y
(240-3).
El conmutador (231) contiene una salida de
información conectada con las salidas (94) y (96) del dispositivo de
ejecución (66), la primera y la segunda entradas de control
conectadas con las salidas (238-1),
(238-2) de la unidad (230), y la primera y la
segunda entradas de información conectadas con las salidas
(240-2) y (240-3) de la unidad de
registro de salida (232).
La memoria de instrucciones (233), la ALU (234) y
el conmutador de carga (235) con análogos a los dispositivos
correspondientes (105, 106) y (107) del dispositivo de ejecución
(65).
La unidad de registro de entrada (236) contiene
las entradas de control y de información (241-1) y
(241-2) y las salidas de información
(242-1...242-5).
La unidad de control (230) (Fig. 12) contiene los
elementos "OR" (243-1) y
(243-2), los elementos "AND"
(244-1...244-4), los elementos "AND" (245-1) y (245-2), el elemento "OR" (246), los elementos "AND" (247-1) y (247-2), el elemento "OR" (248), el codificador de prioridad (249), los elementos "AND" (250-1) y (250-2), el elemento "AND" (251), los disparadores (252-1...252-3) y (253-1...253-3), los elementos "AND" (254-1...254-6), el elemento "OR" (255) y el elemento "AND" (256).
(244-1...244-4), los elementos "AND" (245-1) y (245-2), el elemento "OR" (246), los elementos "AND" (247-1) y (247-2), el elemento "OR" (248), el codificador de prioridad (249), los elementos "AND" (250-1) y (250-2), el elemento "AND" (251), los disparadores (252-1...252-3) y (253-1...253-3), los elementos "AND" (254-1...254-6), el elemento "OR" (255) y el elemento "AND" (256).
La unidad de registro de entrada (236) (Fig. 13)
contiene los registros (257), (258-1) y
(258-2) para los bits de palabras de estado del
primero y del segundo operandos.
La unidad de registro de salida (232) (Fig. 14)
contiene el registro de resultados (259), el primer y el segundo
registros de número de instrucción y de código de operación
(260-1) y (260-2), y el registro de
atributos de estado (261).
El conmutador auxiliar (3) (Fig. 15) contiene la
primera y la segunda unidades de control (262-1) y
(262-2), y la primera y la segunda unidades de
conmutación (263-1) y (263-2).
Cada unidad de control (262-1) y
(262-2) contiene la entrada de control (264); el
primero al tercer grupos de entradas de control
(265-1...265-N),
(266-1...266-N),
(267-1...267-N) respectivamente; y
el primero al cuarto grupos de salidas de control
(268-1...268-N),
(269-1...269-N),
(270-1-1...270-N-N)
y (271-1...271-N).
Cada unidad de conmutación
(263-1) y (263-2) contiene el
primero y el segundo grupos de entradas de control
(272-1-1...272-N-N)
y (273-1...273-N), un grupo de
entradas de información
(274-1...274-N), un grupo de salidas
de información (275-1...275-N), y
un grupo de salidas de control
(276-1...276-N).
Cada unidad de control
(262-1...262-2) (Fig. 16) contiene
un grupo de disparadores de formación de la señal de disponibilidad
(277-1...277-N), la unidad de
control de puesta en disponibilidad (278) y el bloque de control de
conmutación (279).
La unidad de control de puesta en disponibilidad
(278) contiene N pares de primeras y segundas salidas de control
(280-1-1) y
(280-2-1) a
(280-1-N) y
(280-2-N), la entrada de puesta a
cero (281), el primero al tercer grupos de entradas de control
(282-1...282-N),
(283-1...283-N) y
(284-1...284-N), N grupos de salidas
(285-1-1...285-1-N)
a
(285-N-1...285-N-N)
de bits para la conmutación del número de canal, y N grupos de
entradas
(286-1-1...286-1-N)
a
(286-N-1...286-N-N)
de bits para la conmutación del número de canal.
El bloque de control de conmutación (279)
contiene N grupos de salidas
(287-1-1...287-1-N)
a
(287-N-1...287-N-N)
del conjunto de números de canales de conmutación, el primero y el
segundo grupos de salidas de control
(288-1...288-N) y
(289-1...289-N), la entrada de
puesta a cero (290), N pares de primeras y segundas entradas de
control (291-1-1) y
(291-2-1) a
(291-1-N) y
(291-2-N), un grupo de entradas de
control (292-1...292-N), N grupos de
salidas de control
(293-1-1...293-1-N)
a
(293-N-1...293-N-N)
de los elementos de conmutación, N grupos de entradas
(294-1-1...294-1-N)
a
(294-N-1...294-N-N)
del conjunto de canales de conmutación, y el tercer grupo de
salidas de control
(295-1...295-N).
Cada unidad de conmutación
(263-1) (263-2) (Fig. 17) contiene
el generador de impulsos de alta frecuencia 293, un grupo de
registros de salida
(297-1...297-N), un grupo de
unidades de transformación.-transmisión
(298-1...298-N), un grupo de
elementos "OR" (299-1...299-N),
un grupo de fotorreceptores
(300-1...300-N), el primer grupo de
redes de lentes ópticas
(301-1...301-N), la transparencia
óptica controlada (302), el segundo grupo de redes de lentes
ópticas (303-1...303-N), un grupo de
deflectores (304-1...304-N), un
grupo de osciladores de láser
(305-1...305-N), un grupo de
unidades de transformación-transmisión
(306-1...306-N) y un grupos de
registros de entrada
(307-1...307-N).
Cada unidad de
transformación-transmisión (298-i)
contiene la salida de control (308), las salidas de información
(308-1...308-N) de código en
paralelo, la primera y la segunda entradas de control
(309-1) y (309-2), y la entrada de
información de código en serie (309-3).
Cada unidad de
transformación-transmisión (306-i)
(Fig. 23) contiene la salida de información de código en serie
(310), la entrada de control (311), un grupo de entradas de control
de transformación (311-1...311-N) y
un grupo de entradas de información de código en paralelo
(312-1...312-N).
La unidad de control de puesta en disponibilidad
(278) (Fig. 18) contiene el primer grupo de elementos "OR"
(313-1...313-N), el grupo de
elementos "AND"
(314-1...314-N), el segundo grupo de
elementos "OR" (315-1...315-N),
un grupo de registros
(316-1...316-N) y un tercer grupo de
elementos "OR"
(317-1...317-N).
El bloque de control de conmutación (279) (Fig.
19) contiene N grupos de elementos "AND" de doble entrada
(318-1-1...318-1-N),
a
(318-N-1...318-N-N),
N grupos de elementos "AND" de N entradas
(319-1-1...319-1-N)
a
(319-N-1...319-N-N),
N grupos de disparadores
(320-1-1...320-1-N)
a
(320-N-1...320-N-N),
la unidad de control de prioridad (321) y la unidad de recepción de
consultas de entrada (322).
La unidad de control de prioridad (321) contiene
la unidad de entrada de puesta a cero (323), el primero al cuarto
grupos de salidas de control
(323-1-1...323-1-N),
(323-2-1...323-2-N),
(323-3-1...323-3-N)
y
(323-4-1...323-4-N),
N grupos de entradas
(324-1-1...324-1-N)
a
(324-N-1...324-N-N)
de control de muestreo de canales de salida, y el primero al tercer
grupos de entradas de control
(325-1-1...325-1-N),
(325-2-1...325-2-N),
(325-3-1...325-3-N).
La unidad de control de prioridad (321) (Fig. 20)
contiene el primero y el segundo codificadores de prioridad (326) y
(327), el elemento "OR" (328), el primero y el segundo grupos
de disparadores de estado
(321-1...329-N) y
(330-1...330-N), el primer grupo de elementos "OR" (331-1...331-N), un grupo de disparadores de consulta (332-1...332-N), el primer grupo de elementos "AND" (333-1...333-N), el segundo y el tercer grupos de elementos "OR" (334-1...334-N) y (335-1...335-N), y el segundo grupo de elementos "AND" (336-1...336-N).
(330-1...330-N), el primer grupo de elementos "OR" (331-1...331-N), un grupo de disparadores de consulta (332-1...332-N), el primer grupo de elementos "AND" (333-1...333-N), el segundo y el tercer grupos de elementos "OR" (334-1...334-N) y (335-1...335-N), y el segundo grupo de elementos "AND" (336-1...336-N).
La unidad de recepción de consultas de entrada
(322) (Fig. 21) contiene un grupo de entradas de control conectadas
con las entradas
(291-2-1...291-2-N)
del bloque de control de conmutación (279), N grupos de entradas de
bits de número de canal de salida conectadas con las entradas
(294-1-1...294-N-N)
del bloque de control de conmutación (279), y un grupo de salidas
de control conectadas con las entradas
(325-1-1...325-1-N)
de la unidad de control de prioridad (321).
La unidad (322) (Fig. 21) contiene un grupo de
conmutadores (337-1...337-N) y un
grupo de decodificadores
(338-1...338-N).
Cada una de las unidades de
transformación-transmisión (298-i)
(Fig. 22) contiene el decodificador (339), el contador (340), el
elemento "OR" (341) y el amplificador-formador
(344), el codificador (345), el contador (346) y el elemento
"AND" (347).
Cada bloque de memoria intermedia (5) (Fig. 24)
contiene el grupo de unidades de memoria intermedia
(348-1...348-N).
Cada unidad de memoria intermedia
(348-i) (Fig. 25) contiene la primera a la cuarta
salidas de control (349-1...349-4),
la primera a la tercera salidas de información
(349-5...349-7), la primera y la
segunda entradas de control conectadas con las entradas
correspondientes del primero y del segundo grupos de entradas de
control (32-1...32-N) y
(33-1...33-N), la tercera entrada de
control conectada con la entrada de control (31), la cuarta y la
quinta entradas de control conectadas con las entradas
correspondientes del tercero y del cuarto grupos de entradas de
control (35-1...35-N) y
(37-1...37-N), y la primera a la
tercera entradas de información conectadas con las entradas
correspondientes del primero, del segundo y del tercer grupos de
entradas de información
(34-1...34-N),
(36-1...36-N), y
(38-1...38-N).
Cada unidad de memoria intermedia
(338-i) contiene la primera y la segunda memorias
intermedias (350-1) y (350-2). La
memoria intermedia (350-1) se utiliza para el
almacenamiento temporal y la transmisión de las palabras de
instrucciones, y la memoria intermedia (350-2) se
utiliza para el almacenamiento temporal y la transmisión de
paquetes de operandos. Ambas memorias intermedias tienen la misma
estructura y configuración, siendo diferentes sólo en la lógica
interna del medio de identificación del tipo de paquete de
entrada.
Cada memoria intermedia (350-1) y
(350-2) (Fig. 26) contiene la primera y la segunda
entradas de control (351-1) y
(351-2), la primera y la segunda entradas de
información (351-3) y (351-4), la
tercera y la cuarta entradas de control (351-5) y
(351-6), la entrada de intercambio externo
(351-7), la primera y la segunda salidas de control
de transmisión (352-1) y (352-1), la
salida de información (352-3) y la salida de
intercambio externo (352-4).
Cada memoria intermedia (350-1) y
(350-2) contiene el conmutador de salida (353), el
grupo de elementos "OR"
(353-1...353-5), el grupo de
elementos "AND"
(354-1...354-4), la unidad de
memorización de registros (RMU) (355) y la correspondiente unidad
de control (356-1(356-2)), el
conmutador de entrada (357), el primero y el segundo registros de
entrada (358-1) y (358-2).
Cada unidad de control (356-1) y
(356-2) contiene las salidas de control
(359-1...359-12), la entrada de
puesta a cero (360-1), la primera entrada de código
de paquete (360-2), la primera entrada de control de
recepción (360-3), la segunda entrada de código de
paquete (360-4), la segunda y la tercera entradas de
control de recepción (360-5) y
(360-6), y la primera a la quinta entrada de
control (361-1...361-5).
Cada una de las unidades de control
(356-1) y (356-2) (Fig. 27) contiene
el codificador de prioridad (362), los contadores
(362-1) y (362-2), los elementos
"AND" lógicos (363-1...363-4),
los disparadores (364-1...364-3) y
el correspondiente grupo de decodificadores
(365-1-1...365-1-3)
(ó
(365-2-1...365-2-3)).
Los grupos de decodificadores mencionados realizan la función de
identificación del tipo de paquete de entrada y son diferentes
solamente en el funcionamiento de su lógica interna: el grupo de
decodificadores
(365-1-1...365-1-3)
se utiliza para la identificación de los paquetes de palabras de
instrucciones, y el grupo de decodificadores
(365-2-1...365-2-3)
se utiliza para la identificación de los paquetes de operandos.
Cada módulo de memoria asociativa
(4-i) (Fig. 28) contiene el registro intermedio
(366) y la unidad de memorización asociativa (AMU) (367), de
construcción análoga al dispositivo (RU, 2035069).
La AMU (367) contiene la primera y la segunda
salidas de información (368-1) y
(368-2), la primera y la segunda salidas de control
(369) y (370), la primera a la tercera entradas de control
(371-1...371-3), y la primera y la
segunda entradas de información (372-1) y
(372-2).
El conmutador (2) (Fig. 29) contiene la unidad de
control (373) y la unidad de conmutación (374), de construcción
análoga a la unidad de conmutación (263-1)
(263-2) incluida en el conmutador auxiliar (3).
La unidad de control (373) contiene la salida de
control de intercambio (375), un grupo de salidas de control
(375-1...375-N), el primero al
enésimo grupos de salidas
(376-1-1...376-1-N)
a
(376-N-1...376-N-N)
del control de conmutación de canales, la salida de control de
recepción (377), la entrada de puesta a cero (378), y el primero al
enésimo grupos de entradas. Cada uno del primero al enésimo grupos
de entradas contiene la entrada de control
(378-1-i), la entrada de dirección
(378-2-i), y el primero y el
segundo grupos de entradas de control
(379-1...379-N) y
(380-1...380-N).
La unidad de conmutación (374) contiene un grupo
de salidas de información
(381-1...381-N), un grupo de
entradas de información
(382-1...382-N), el primero al
enésimo grupos de entradas
(383-1-1...383-1-N)
a
(383-N-1...383-N-N)
de control de conmutación, un grupo de salidas de control
(384-1...384-N) y un grupo de
entradas (385-1...385-N) de control
de recepción.
La unidad de control (373) (Fig. 30) contiene un
grupo de disparadores de formación de consultas de entrada
(386-1...386-N), la unidad de
control de transmisión (387), la unidad de control de recepción
(388), la unidad de control de conmutación (389), un grupo de
disparadores de recepción de consultas
(390-1...390-N), un grupo de
decodificadores (391-1...391-N), un
grupo de registros de entrada
(392-1...392-N) y un grupo de
elementos "AND"
(393-1...393-N).
La unidad de control de transmisión (387)
contiene el primero al enésimo grupos de salidas de control, cada
uno de los cuales contiene la primera y la segunda salidas de
puesta en consulta (394-1-i) y
(394-2-i), la entrada de puesta a
cero (395), el primero al enésimo grupos de entradas de control de
consultas
(396-1-1...396-1-N)
a
(396-N-1...396-N-N),
el primero y el segundo grupos de entradas de control
(397-1...397-N) y
(398-1...398-N).
La unidad de control de recepción (388) contiene
la primera salida de control (399), un grupo de salidas de control
de recepción (399-1...399-N), la
segunda salida de control (400), y el primero al enésimo grupos de
entradas. Cada uno del primero al enésimo grupos de entradas
contiene la primera y la segunda entradas de transmisión de estado
(401-1-i) y
(401-1-2-i), un
grupo de entradas de control
(402-1...402-N), la entrada de
puesta a cero (403), y el primero al enésimo grupos de entradas de
control de reposición
(404-1-1...404-1-N),
a
(404-N-1...404-N-N).
La unidad de control de conmutación 389 contiene
el primero al enésimo grupos de salidas de control
405-1-1...405-1-N
a
405-N-1...405-N-N,
el primero al enésimo grupos de entradas de control de prioridad
406-1-1...406-1-N
a
406-N-1...406-N-N,
y un grupo de entradas de control
407-1...407-N.
La unidad de control de transmisión (387) (Fig.
31) contiene el primer grupo de elementos "OR"
(408-1...408-N), un grupo de
elementos "AND"
(409-1...409-N), y el segundo grupo
de elementos "OR"
(410-1...410-N).
La unidad de control de recepción (388) (Fig. 32)
contiene el disparador (411), un grupo de elementos "OR"
(411-1...411-N), el primero y el
segundo elementos "OR" (412-1) y
(412-2), el primero al enésimo grupos de elementos
"AND"
(413-1-1...413-1-N)
a
(413-N-1...413-N-N),
y los elementos "AND" (414, 415-1) y
(415-2).
La unidad de control de conmutación (389) (Fig.
33) contiene un grupo de codificadores de prioridad
(416-1...416-N) y el primero al
enésimo grupos de elementos "OR"
(417-1-1...417-1-N)
a
(417-N-1...417-N-N).
Los principios de organización de cálculos con
control de flujo de datos suponen que el algoritmo de la solución
del problema se representa como un gráfico del proceso de cálculo,
consistente en operaciones (instrucciones) con datos (operandos) y
enlaces (direcciones) por los que se transmiten los datos
(resultados) desde una instrucción a otra (Fig. 34).
El procesamiento de datos de acuerdo con el
gráfico se lleva a cabo a medida que los datos preparados para el
procesamiento aparecen en las entradas de instrucciones. La
constitución de pares de datos relacionados con una instrucción
determinada se hace en la memoria, que los busca mediante una
clave. Una clave, en general, es un código consistente en bits del
número de la instrucción, un índice, una iteración y así
sucesivamente. La mejor realización operacional de esa memoria,
considerando volumen y velocidad, estaría basada en la utilización
de elementos ópticos y, considerando un aumento de rendimiento,
sería óptimo descomponer su volumen total en módulos separados.
Cada instrucción tiene un número
K-i que puede utilizarse para colocarla en la
memoria de comandos, un código de operación (COP-i),
y una "dirección de destino" K-j a la que se
relaciona el resultado del procesamiento.
Además, una instrucción tiene atributos, que
determinan las condiciones de su procesamiento o su tipo. Una
instrucción puede ser de doble entrada o de entrada única
dependiendo de cuántos operandos (uno o dos) procesa, lo que se
determina mediante el código de operación. Una instrucción puede
ser de dirección doble o de dirección única, dependiendo del número
de destinos (a la entrada de cuántas instrucciones) a los que se
transmite su resultado. Por ejemplo, la instrucción
K-1 (Fig. 34) es una instrucción de entrada única y
dirección doble; la instrucción K-4 es una
instrucción de entrada doble y dirección única; y las instrucciones
K-2 y K-3 son instrucciones de
dirección única y entrada única.
La operación, determinada por el COP de una
instrucción dada, puede llevarse a cabo con datos numéricos
(operandos) y con datos suplementarios (palabras de instrucción). El
primer grupo funcional de instrucciones se ejecuta mediante
operaciones aritméticas (operaciones que procesan operandos), y el
segundo grupo mediante las operaciones de procesamiento de palabras
de instrucción.
Con el fin de organizar el procesamiento del
gráfico, las instrucciones y los datos se representan como objetos
de información consistentes en palabras de varios bits, en las que
los grupos correspondientes de bits forman los campos con la
asignación funcional necesaria (Fig. 35).
El procesamiento de información se lleva a cabo
mediante dispositivos de ejecución de dos tipos diferentes, que
reciben la información en forma de paquetes de operandos y de
paquetes de palabras de instrucción. Generalmente, un paquete
incluye una palabra de estado y dos palabras de datos, que son
operandos o contienen datos suplementarios. Un paquete de una
instrucción de entrada única contiene una palabra de estado y
solamente una palabra de datos.
Una palabra de estado contiene los siguientes
grupos básicos de bits funcionales (campos):
| COP | - | código de operación; |
| K | - | número de instrucción; |
| G | - | número de generación; |
| T | - | número de iteración; |
| I | - | índice. |
Los campos funcionales de una palabra de estado
pueden utilizarse de diferentes maneras. En particular, el grupo de
bits clave para buscar datos en los módulos de memoria asociativa
está determinado por los campos K, G, T, I. El campo COP puede
contener también bits que indiquen el tipo de instrucción (de
dirección única o doble, de entrada única o doble) y el tipo de
paquete (paquete de palabras de instrucción o paquete de
operandos).
Si una instrucción tiene dos salidas, el
resultado de su procesamiento irá acompañado de dos palabras de
estado, lo que significa dos destinos para su transmisión.
Grupos de bits de atributos, que determinan el
tipo de instrucción de destino, se almacenan en la memoria de
comandos y se recuperan con su número y código de operación.
El sistema de ordenador (Fig. 1) ejecuta el
programa, que se carga a través de la primera y la segunda
entradas de información (6) y (7), y devuelve el resultado del
procesamiento a través de la segunda salida de información (11). El
sistema realiza su propio paralelismo del proceso de cálculo,
representado por el gráfico, procesando simultáneamente todas las
instrucciones preparadas. En la memoria de comandos (105) y (233)
para los dispositivos de ejecución (65) y (66) de cada una de las
unidades de procesador (1-i), se almacenan todas
las instrucciones del programa que se está ejecutando. La memoria
(105) contiene todas las instrucciones para el procesamiento de las
palabras de instrucción, y la memoria (233) contiene todas las
instrucciones para el procesamiento de los operandos.
La carga de instrucciones (Figs. 5 y 11) se lleva
a cabo a través de la primera y la segunda entradas de información
(13) y (14) y de los conmutadores de carga (107) y (235)
respectivamente, para los dispositivos de ejecución (65) y (66).
El sistema se arranca transmitiendo a la tercera
entrada 8 paquetes de arranque de palabras de instrucción y
operandos desde un sistema externo (que no se muestra en la Fig.
1).
Los paquetes de arranque con las correspondientes
señales de control se transmiten a las entradas del tercer grupo de
entradas de información
(38-1...38-N) del bloque de memoria
intermedia (5). El número total de entradas utilizadas será
determinado por las condiciones de arranque de un programa en
particular.
El bloque de memoria intermedia (5) se utiliza
para suavizar picos de consultas de entrada en las entradas del
conmutador auxiliar (3). El uso del bloque de memoria intermedia
(5) en el proceso de arranque es su función adicional.
Los bits de los paquetes de arranque se
transmiten a la entrada de información de la unidad de memoria
intermedia (348-i), que en este caso realiza las
funciones de arranque, y además a la entrada de intercambio
externo (351-7) de las memorias intermedias
(350-1) y (350-2) (Fig. 25). Desde
las memorias intermedias (350-1) y
(350-2), se transmiten a la cuarta entrada de
información del conmutador de salida (353) (Fig. 26). La
conmutación en el conmutador de salida (353) se controla a través de
su cuarta entrada de control, a la que se transmite la
correspondiente señal desde la salida de control
(359-12) de la unidad de control
(356-1) (356-2) a través del
elemento "AND" (354-4). Esta señal de control
se forma (Fig. 27) en la salida del decodificador
(365-1-3)
(365-2-3), a la entrada del cual se
transmite el grupo de bits codificado que determina el tipo del
paquete de arranque. Dependiendo del tipo del paquete de arranque,
la señal de control del conmutador (353) será formada en la memoria
intermedia (350-1) (para la recepción de palabras
de instrucción) o en la memoria intermedia (350-2)
(para la recepción de operandos).
Si el paquete de arranque contiene operandos, los
bits del paquete procedentes de la salida (352-3)
de la memoria intermedia (350-2) son transmitidos (a
través de la segunda salida de información de la unidad
(348-i) y de la salida de orden i del tercer grupo
de las salidas de información
(45-1...45-N) del bloque de memoria
intermedia (5)) a la entrada de orden i del segundo grupo de las
entradas de información
(27-2-1...27-2-N)
del conmutador auxiliar (3).
La información en la salida de orden i del tercer
grupo de las salidas de información
(45-1...45-N) del bloque de memoria
intermedia (5) está acompañada por la señal de referencia de la
transmisión (señal de "importancia"), que es una señal de
control de una consulta de intercambio, y se transmite desde la
salida de orden i del cuarto grupo de las salidas de control
(44-1...44-N) del bloque de memoria
intermedia (5) a la entrada de orden i del cuarto grupo de las
entradas de control (26-1...26-N)
del conmutador auxiliar (3).
La función principal del conmutador auxiliar es
distribuir todos los paquetes recibidos por sus salidas libres.
La señal de referencia de transmisión y los bits
de los paquetes de operandos, transmitidos respectivamente a las
entradas de orden i del cuarto grupo de entradas de control
(26-1...26-N) y a las entradas de
orden i del segundo grupo de las entradas de información
(27-2-1...27-2-N)
del conmutador auxiliar, son transmitidos a las entradas de
consulta (265-i) y a la entrada de información
(274-i) respectivamente, el dispositivo de
ejecución (262-2) y a la unidad de conmutación
(263-2) (Figs. 15, 16, 17).
Los bits de los paquetes de operandos,
transmitidos a la entrada (274-i) de la unidad de
conmutación (263-2), son recibidos por el registro
de entrada (307-i). La señal de control de
recepción se forma en la salida (271-i) de la unidad
de control (262-2).
La conmutación, incluyendo la transmisión de bits
de paquetes desde la entrada (264-i) de la unidad de
conmutación (263-2) a su salida de información
(275-j), correspondiente al primer registro de
salida libre del grupo
(297-1...297-N), se lleva a cabo
con la ayuda del sistema óptico dimensional.
Desde la salida del registro
(307-i), el código en paralelo de los bits del
paquete se transmite a las entradas
(312-1...321-N) de la unidad de
transformación-transmisión (306-i).
El código en serie formado en su salida (310) se transmite al
oscilador de láser (305-i). La señal del láser
correspondiente al código en serie (a través del sistema óptico,
que incluye el deflector controlado (304-i), un
grupo de redes de lentes ópticas
(303-1...303-N), la transparencia
óptica controlada (302) y un grupo de redes de lentes ópticas
(301-1...303-N)) se transmite a la
entrada del fotorreceptor (300-j), desde cuya salida
se transmite el código en serie del paquete de entrada a la entrada
de información (309-3) de la unidad de
transformación-transmisión (298-j).
En las salidas del registro (297-j) se forma un
código en paralelo que corresponde a los grupos de bits del paquete
en la entrada (274-i) de la unidad de conmutación
(263-2), y en la salida (308) de la unidad
(298-j) se forma una señal que determina el final
de la formación del código en paralelo de salida.
La unidad de conmutación (263-2)
(Fig. 17) proporciona la transmisión de información desde cualquier
entrada (274-1...274-N) a cualquier
salida (275-1...275-N), determinada
por un registro libre desde el grupo de registros
(297-1...297-N), lo que significa
un régimen de conmutación de "dirección libre". Las señales que
controlan la transformación y conmutación de información
correspondientes de la red óptica dimensional son transmitidas a las
entradas
(272-1-1...272-N-N)
de la unidad de conmutación (263-2) desde las
salidas
(270-1-1...270-N-N)
de la unidad de control (262-2) (Fig. 15).
La formación de las señales mencionadas (Figs.
16, 19, 20) se lleva a cabo en el bloque de control de conmutación
(279) cuando se transmite la señal de referencia de transmisión por
su entrada (292-i) desde la entrada
(265-i) de la unidad de control
(262-2). A la salida (269-j) de la
unidad de control (262-2) (Fig. 16) se transmite la
señal de referencia de transmisión del paquete que se forma en el
disparador (277-j) del grupo de los disparadores de
formación de la señal de disponibilidad.
La transmisión de paquetes de palabras de
instrucción se lleva a cabo de la misma manera con el uso de
estructuras funcionales idénticas del bloque de memoria intermedia
(5) y del conmutador auxiliar (3).
La señal de referencia de transmisión y los bits
del paquete de operandos respectivamente a través de las salidas
(30-3-j) y
(30-4-j) del conmutador auxiliar
(3) se transmiten a las entradas (18-6) y (16) de la
unidad de procesador (1-j) (Fig. 1) y a las
entradas correspondientes del dispositivo de ejecución (66) (Fig.
2).
La señal de referencia de transmisión a través de
la entrada correspondiente del dispositivo de ejecución (66) se
transmite a la entrada (237-4) de la unidad de
control (230) (Fig. 11) y los bits del paquete de operandos se
transmiten a la entrada de información (241-2) de
la unidad de registro de entrada (236).
La recepción de campos funcionales del paquete de
operandos (Fig. 13) por el registro de palabras de estado (257) y
los registros de operandos (258-1) y
(258-2) se produce después de la recepción de la
señal de control de recepción en la entrada (241-1)
de la unidad de registro de entrada (236). Los bits del número de
instrucción se transmiten desde la salida (242-1)
de la unidad de registro de entrada (236) a través de la primera
entrada de información del conmutador de carga (235) a la entrada de
dirección de la memoria de comandos (233). La señal de control de
arranque es transmitida desde la salida (238-5) de
la unidad de control (230) a la entrada de control de recuperación
de la memoria de comandos (233).
Los bits del código de operación y los bits de
los operandos, acompañados por la señal de control de arranque, se
transmiten desde las salidas (242-2),
(242-3) y (242-4) de la unidad de
registro de entrada (236) a las entradas correspondientes de la ALU
(234). Los bits de los campos funcionales de G, T, I son
transmitidos a la entrada (239-6) de la unidad de
registro de salida (232). Los bits de los campos funcionales que
contienen el código de operación y el número de instrucción, para
los que se destina el resultado de los cálculos, se transmiten
desde la salida de información de la memoria de comando (233) a la
entrada (239-5) de la unidad de registro de salida
(232). Este resultado es transmitido a la entrada
(239-4) de la unidad (232).
Las entradas (239-1),
(239-2) y (239-3) de la unidad de
registro de salida (232) reciben las señales correspondientes que
controlan la recepción del resultado de la ALU en el registro
(259), los campos de bits K y COP de la instrucción siguiente en los
registros (260-1) y (260-2), y los
campos de bits G, T, I en el registro (261). En las salidas
(240-1), (240-2) y
(240-3) de la unidad de registro de salida (232) se
forman los campos funcionales del resultado del procesamiento de
instrucciones en curso (subpaquete). Estos campos reflejan los
principios de cálculo representados por el gráfico de cálculo y se
transmiten respectivamente a la primera entrada de información (95)
del dispositivo de ejecución (66) y a las entradas de información
del conmutador de salida (231). Las señales de control se
transmiten desde las salidas (238-1) y
(238-2) de la unidad de control (230) a las
entradas de control del conmutador de salida (231). La salida del
conmutador (231) está conectada con la salida de dirección (234) y
la segunda salida de información (96) del dispositivo de ejecución
(66). La salida (94) recibe un campo de información, correspondiente
a un grupo de bits menos significativos del número de instrucción,
que se coloca en el registro (260-1)
(260-2). Este grupo de bits identifica el número del
módulo de memoria asociativa del grupo de módulos
(4-1...4-N), lo que permite
distribuir los subpaquetes de manera uniforme entre los módulos de
memoria asociativa. Las funciones del conmutador de salida (231)
son determinadas por la presencia de instrucciones de dirección
doble, es decir las instrucciones en las que el resultado de su
procesamiento es el operando de entrada para dos instrucciones
siguientes (que tienen diferentes números y códigos de operación).
Esta condición se realiza teniendo dos registros de salida
(260-1) y (260-2) de instrucciones,
cuyo contenido se transmite secuencialmente a través del conmutador
(231) a las salidas (94) y (96) acompañando al resultado, que se
transmite a la salida (95).
Las señales de control del conmutador de salida
(231) se forman después de que se transmiten los campos funcionales
del tipo de instrucción y de la señal de referencia de la
transmisión desde las salidas de información y control de la memoria
de comandos (233) a las entradas (237-5) y
(237-6) de la unidad de control (230)
respectivamente. La señal de importancia del resultado se transmite
desde la salida de información de la ALU a la entrada
(237-7).
\newpage
Los campos funcionales del tipo de instrucción
incluyen los siguientes atributos: 1A (instrucción de dirección
única), 2B (instrucción de dirección doble), 1B (instrucción de
entrada única), 2B (instrucción de entrada doble), que se
transmiten (Fig. 12) a los disparadores
(254-2...254-5). El estado de los
disparadores influye en la formación de las señales de control en
las salidas (238-1) y (238-2) de la
unidad de control (230). Las señales de referencia de transmisión,
que corresponden a los regímenes de las instrucciones de entrada
única o doble, se forman en la primera y en la segunda salidas de
control (91) y (92) del dispositivo de ejecución (66). Y, en
correspondencia con estos regímenes, los bits de los campos
funcionales del subpaquete se forman en la primera y en la segunda
salidas de información (95) y (96).
En los regímenes de instrucciones de entrada
única y doble, los bits del subpaquete se transmiten desde las
salidas (95) y (96) a las salidas (21-4),
(21-5) y (21-1) y
(21-2) de la unidad de procesador de orden j
respectivamente a través de los conmutadores (61) y (62) que se
controlan a través de las salidas (75-1) y
(75-2) de la unidad (63) y a través de las salidas
(79-1) y (79-2) de la unidad (64).
Las señales de control se forman después de que la entrada (74) de
la unidad (63) y la entrada (77) de la unidad (64) reciben las
señales de referencia de transmisión respectivamente desde las
salidas (91) y (92) del dispositivo de ejecución (66). Se transmite
información relativa al número del módulo de memoria asociativa
desde la salida (94) del dispositivo de ejecución (66) a la salida
de dirección (20) de la unidad de procesador solamente en el
régimen de instrucciones de entrada doble, ya que la ejecución de
una instrucción de entrada única no exige buscar un segundo
operando.
Cuando la salida de resultado (operando) del
dispositivo de ejecución correspondiente es una salida para una
instrucción de entrada doble, la búsqueda del operando que forma el
par es realizada en un módulo de memoria asociativa. El número del
módulo en particular (citado en lo sucesivo como "dirección")
es determinado por el grupo de bits de la salida (20) de la unidad
de procesador. El acceso al grupo de módulos de memoria asociativa
(4-1...4-N) se hace por medio del
conmutador (2) (Fig. 29).
Aquí, las entradas de orden j del primer grupo de
entradas de control, un grupo de entradas de dirección y el segundo
grupo de entradas de control
(54-1...54-N),
(55-1...55-N),
(57-1...57-N) del conmutador (2)
reciben señales de control, el número del módulo de memoria y los
campos funcionales del subpaquete desde las salidas
(19-1), (20) y (21-1),
(21-2) de la unidad de procesador de orden j,
respectivamente.
El conmutador (2), que incluye la unidad de
control (373) y la unidad de conmutación (374), proporciona
transmisión de datos, a diferencia del conmutador (3), a una
dirección "fija" en la salida determinada por el número k dado
del módulo de memoria asociativa.
Las condiciones de conmutación se realizan en la
unidad de control (373) (Fig. 30). Las entradas
(378-1-j) y
(378-2-j) de la unidad de control
(373) reciben la correspondiente información de control de las
entradas (54-j) y (55-j) del
conmutador (2). Después, se llevan a cabo las siguientes
operaciones: la recepción de la dirección en el registro
(392-j), el ajuste del disparador de consulta
(390-j), en la salida de orden k del decodificador
(391-j) se forma un código de posición
correspondiente al módulo de memoria asociativa de orden k y estas
señales se transmiten a las entradas
(407-1...407-N) y
(406-1-1...406-N-N)
de la unidad de control de conmutación (389). Las señales de
control de conmutación se forman en las salidas
(405-1-1...405-N-N)
de la unidad de control de conmutación (389) y se transmiten a las
salidas
(376-1-1...376-N-N)
de la unidad de control (373).
Las señales mencionadas se forman en las salidas
de los codificadores de prioridad
(416-1...416-N) (Fig. 33), que
desempeñan el papel de esquemas de prioridad, realizando la puesta
en cola de las consultas para cada uno de los módulos de memoria
asociativa.
Las señales de control de las salidas
(376-1-1...376-N-N)
de la unidad de control (373) se transmiten a un grupo de entradas
de control de conmutación
(383-1-1...383-N-N)
de la unidad de conmutación (374). La estructura y el funcionamiento
de la unidad de conmutación (374) son totalmente similares a los de
las unidades de conmutación (263-1) y
(263-2) del conmutador (3). Aquí, la entrada
(383-j-k) de la unidad de
conmutación (374) recibe una señal que controla la entrada de orden
k del deflector de orden j desde el grupo
(304-1...304-N) (Fig. 17), y la
salida (59-k) del conmutador (2) recibe campos de
bits correspondientes a los recibidos en la entrada de información
(57-j) del conmutador (2). La señal de transmisión
correspondiente se forma en el disparador (386-k)
(Fig. 30) y se transmite a través de la salida
(375-k) de la unidad de control (373) a la salida
(60-k) del conmutador (2).
Los bits de los campos funcionales del subpaquete
y la señal de referencia de transmisión se transmiten desde las
salidas (59-k) y (60-k) del
conmutador (2) a las entradas (48) y (49) del módulo de memoria
asociativa (4-k). El campo de bits de la palabra de
estado (como clave para búsqueda asociativa), y los campos de bits
del operando y la señal de referencia de transmisión se transmiten
respectivamente a las entradas (372-1),
(372-2) y (371-3) de la unidad de
memorización asociativa (AMU)(367). El campo de bits de la palabra
de estado se transmite también a la entrada de información del
registro intermedio (366). La entrada de control del registro
intermedio (366) recibe la señal de referencia de transmisión de la
segunda entrada de control (49) del módulo de memoria
asociativa.
Un subpaquete que no tiene su par
"permanece" en la memoria.
Cuando la AMU contiene el correspondiente
operando del par, los campos de bits del primero y del segundo
operandos se forman en las salidas (368-1) y
(368-2). Los campos de bits del primero y del
segundo operandos, junto con el campo de bits de la palabra de
estado (en la salida de registro (366)), se transmiten a la entrada
de información del módulo de memoria asociativa
(4-k). La segunda salida de información (92) del
módulo de memoria asociativa
(4-k) recibe la señal de referencia de transmisión, formada en la primera salida de control (369) de la AMU (367).
(4-k) recibe la señal de referencia de transmisión, formada en la primera salida de control (369) de la AMU (367).
Habiéndose formado en la salida de información
(51) del módulo de memoria asociativa k, el consiguiente paquete es
transmitido a la entrada (36-k) del bloque de
memoria intermedia (5) y después a la entrada correspondiente de la
unidad de memoria intermedia (348-k). La entrada
(37-k) de la unidad de memoria intermedia
(348-k) recibe la señal de referencia de
transmisión de la segunda entrada de control (52) del módulo de
memoria asociativa (4-k) a través de la
correspondiente entrada del bloque de memoria intermedia (5).
Si el paquete recibido es un paquete de
operandos, sus bits de campos funcionales son recibidos por el
registro (358-2) de la memoria intermedia
(350-2), y se forma la correspondiente señal de
control de recepción en la salida (359-9) de la
unidad de control (356-2).
Desde la salida del registro
(358-2) se transmiten los campos de bits del
paquete a la segunda entrada de información del conmutador (353).
La entrada de control correspondiente del conmutador (353) recibe la
señal de control de conmutación desde la salida del elemento
"AND" (354-1). La señal de control de
conmutación se transmite junto con los campos de bits del paquete a
la primera entrada del conmutador (353), que desempeña la función
de señal de referencia de transmisión, que se completa en la salida
del elemento "OR" (353-1).
Si el registro de entrada correspondiente
(307-k) está libre en la unidad de conmutación
(263-2) del conmutador (3), la entrada
(27-2-k) del conmutador (3) recibe
un paquete de operandos desde la primera salida del conmutador (353)
a través de la salida (352-3) de la memoria
intermedia (350-2), a través de la salida
(349-6) de la memoria intermedia
(348-k) y a través de la salida
(45-k) del bloque (5). Respectivamente, la señal de
referencia de transmisión es transmitida a la entrada
(26-k) del conmutador (3) desde la salida
(44-k) del bloque de memoria intermedia (5) y se
ejecuta el siguiente ciclo de procesamiento.
Cuando está cerrada la recepción en el conmutador
(3), en el caso de que esté ocupado el registro
(307-k), se transmite una señal que bloquea la
transmisión desde la unidad de conmutación a la entrada
(33-k) del bloque de memoria intermedia (5). La
señal que bloquea la transmisión se transmite a través de la
correspondiente entrada de la unidad (348-k) a la
entrada (351-1) de la memoria intermedia
(350-2) y desde la memoria intermedia a la entrada
(362-1) de la unidad de control
(356-2) y a la entrada del elemento "OR"
(353-5). A la salida del elemento "OR", se
forma la señal de control. La señal de control se transmite a la
quinta entrada de control del conmutador (353). Se transmite
información desde el conmutador (353) a través de su segunda salida
a una entrada de la RMU (355), acompañada de la señal de carga
desde la salida (359-11) de la unidad de control
(356-2). Se llevará a cabo la carga de información
en la RMU (355) hasta que se elimine la señal de bloqueo de la
entrada (33-k) del bloque de memoria intermedia
(5). Cuando se elimina la señal y si no hay ninguna información en
los registros (358-1) y (358-2) y
en la cuarta entrada de información del conmutador (353), los bits
del paquete se transmiten desde la RMU (355) a través de la tercera
entrada de información del conmutador (353) a la salida
(352-3) de la memoria intermedia
(350-2) y a la entrada correspondiente
(45-k) del bloque de memoria intermedia (5), y a
través de las correspondientes entradas y salidas del conmutador (3)
a la cuarta entrada de información (16) de la unidad de procesador
de orden k.
Si el resultado obtenido en el dispositivo de
ejecución (66) no exige una búsqueda del par correspondiente, que
se determina por la cualidad de entrada única de la instrucción, se
forma entonces el resultado del procesamiento y la correspondiente
señal de referencia de transmisión en las salidas
(21-4), (21-5) y
(19-4) de la unidad de procesador de orden k,
respectivamente, a las que se transmiten desde las salidas
correspondientes del conmutador (61) y la unidad de control (63)
(Fig. 2). Los campos de bits del resultado y las correspondientes
señales de control se forman de manera similar al resultado de la
instrucción de entrada doble. Los bits del subpaquete y la señal de
referencia de transmisión se transmiten a las entradas
(34-k) y (35-k) del bloque de
memoria intermedia (5).
Si el subpaquete transmitido es una palabra de
instrucción, es recibido por el registro (358-1) de
la memoria intermedia (350-1). Se forma la
correspondiente señal de control en la salida
(369-8) de la unidad de control
(356-1). Los bits del subpaquete se transmiten
desde la salida del registro (358-1) a la entrada de
información del conmutador (357). Desde la primera salida de
información del conmutador (357) se transmiten los bits del
subpaquete a la primera entrada de información del conmutador (353).
La correspondiente señal del control de conmutación, recibida por su
primera entrada de control, se forma en la salida del elemento
"AND" (354-2). Se transmite una señal de
control desde la salida (359-4) de la unidad de
control (356-1) a una entrada del elemento
"AND" (354-2) (Figs. 26, 27).
La segunda salida de información del conmutador
(357) se utiliza para la transmisión del resultado del cálculo al
sistema de control externo. La señal de control correspondiente se
forma en la primera salida del decodificador
(365-1). La entrada del decodificador
(365-1) recibe los bits del código que determina el
tipo del subpaquete. La información procedente de la segunda salida
de información del conmutador (357), junto con la señal de
referencia de transmisión desde la salida (359-7) de
la unidad de control (356-1), se transmite a la
salida (352-4) de la memoria intermedia
(350-1) y a través de la salida
(349-7) de la unidad (348-k) y la
salida (43-k) del bloque (5) se transmite a la
segunda salida de información (11) del sistema.
El procesamiento de los campos de bits en el
dispositivo de ejecución (65) incluyendo la determinación por las
operaciones del sistema de instrucciones de los campos funcionales
de la palabra de estado, se realiza en el bloque de conmutación
(103) (Figs. 5, 7). Las correspondientes señales de control, que se
forman en una salida del decodificador (137), se transmiten a
través de la salida (111-3) del bloque de control
(101) a las entradas
(113-1...113-12) del bloque de
conmutación (103). En el bloque (103) las señales de control de los
grupos de conmutación (173...178) se forman en las salidas
(203...222) de la unidad de control (122) (Fig. 7). Las entradas de
información de la unidad de control (122) reciben los bits de los
campos funcionales de la palabra de estado, transmitidos desde las
salidas (122-2...122-11) de la
unidad de registro de entrada (108). Los campos modificados de las
palabras de estado y de datos, formados de esta manera, en los
registros (161...171) se transmiten a través de las salidas de
información de la unidad (103) a las entradas
(112-3) y (112-4) del conmutador de
salida (102), y desde su salida a la salida de dirección y a la
segunda salida de información (86) y (88) del dispositivo de
ejecución (65).
Además de las operaciones de modificación de
campos funcionales, el dispositivo de ejecución (65) realiza también
las operaciones de determinación de relaciones (por ej., entre los
valores de los datos de dos entradas de una instrucción o entre los
valores de grupos de bits funcionales separados). Estas operaciones
se ejecutan en la ALU (106).
Por lo demás, el funcionamiento de las unidades
funcionales del dispositivo de ejecución (65) es similar al
funcionamiento de las unidades correspondientes del dispositivo de
ejecución (66). Las correspondientes salidas de control y de
información (19-4), (21-4) y
(21-5), (19-1),
(21-1) y (21-2) de la unidad de
procesador de orden k son el lugar de formación de las señales de
referencia de transmisión y los bits de los campos funcionales de
los paquetes de resultados, lo que constituye el comienzo del
siguiente ciclo de cálculo. Cada unidad de procesador procesa las
instrucciones sin sincronización mutua con ninguna de las demás
(N-1) unidades de procesador.
Por lo tanto, el sistema de ordenador descrito
proporciona un elevado rendimiento mediante el aumento de la carga
de las unidades de procesador y la obtención de esta manera de una
disminución del tiempo de ejecución de programas en funcionamiento.
Se obtiene así automáticamente un elevado paralelismo del
funcionamiento de las unidades de procesador y no hay ninguna
necesidad de distribuir los procesos en paralelo en grupos entre
estructuras de cálculo separadas (dispositivos de ejecución) dentro
de cada programa en ejecución, o entre programas, lo que es
habitualmente realizado por una persona, que puede ser incapaz de
resolver este problema cuando aumenta el número de estructuras de
cálculo en paralelo.
La invención puede aplicarse para cálculos tanto
de ingeniería como técnicos en las tecnologías espacial y
aeronáutica, geodesia, hidrometeorología y otros campos.
Claims (4)
1. Sistema de ordenador que contiene un
conmutador (2) y N unidades de procesador
(1-1...1-N), una segunda salida de
información (11) y una tercera entrada de información (8); estando
conectadas las primeras salidas de control (19-1) y
salidas de dirección (20) de la unidad de procesador de orden i
(1-i) (i = 1...N) de manera correspondiente con la
entrada de orden i (54-i) del primer grupo de
entradas de control y con la entrada de orden i
(55-i) del grupo de las entradas de dirección del
conmutador; estando conectadas la primera (21-1) y
la segunda (21-2) salidas de información de la
unidad de procesador de orden i (1-i) con la
correspondiente entrada de orden i (57-i) del grupo
de las entradas de información del conmutador; estando conectadas
las primeras entradas de información (13), de dirección
(17-1), de control (18-1) y las
segundas entradas de información (14), de dirección
(17-2), de control (18-2) de la
unidad de procesador de orden i (1-i) con la primera
(6) y la segunda (7) entradas de información del sistema; estando
conectada la primera entrada de control (9) del sistema con la
entrada de control (53) del conmutador (2) y con la tercera entrada
de control (18-3) de la unidad de procesador de
orden i (1-i); estando conectada la salida de
control (58) del conmutador (2) con la cuarta entrada de control
(18-4) de la unidad de procesador de orden i
(1-i); estando conectada la tercera salida de
información (21-3) de la unidad de procesador de
orden i (1-i) con la primera salida de información
(10) del sistema, caracterizado porque se proporcionan un
conmutador auxiliar (3), N módulos (4-1...
4-N) de memoria asociativa y un bloque de memoria intermedia (5); la primera salida de control (30-1-i), la primera salida de información (30-2-i), la segunda salida de control (30-3-i) y la segunda salida de información (30-4-i) del grupo de orden i de salidas de intercambio del conmutador auxiliar (3) están conectadas de manera correspondiente con la quinta entrada de control (18-5), la tercera entrada de información (15), la sexta entrada de control (18-6) y la cuarta entrada de información (16) de la unidad de procesador de orden i (1-i); el primer grupo de salidas de control (28-1...28-N) del conmutador auxiliar (3) está conectado con el primer grupo de entradas de control (32-1...32-N) del bloque de memoria intermedia (5); el segundo grupo de salidas de control (29-1...29-N) del conmutador auxiliar (3) está conectado con el segundo grupo de entradas de control (33-1...33-N) del bloque de memoria intermedia (5); la entrada de control (22) del conmutador auxiliar (3) y la entrada de control (31) del bloque de memoria intermedia (5) y la primera entrada de control (46) de cada módulo (4-1...4-N) de memoria asociativa están conectadas con la entrada de control (9) del sistema; las entradas de orden i del primero (23-1...23-N) y del segundo (24-1...24-N) grupos de entradas de control del conmutador auxiliar (3) están conectadas de manera correspondiente con la segunda (19-2) y la tercera (19-3) salidas de control de la unidad de procesador de orden i (1-i); la séptima (18-7) y la octava (18-8) entradas de control de la unidad de procesador de orden i están conectadas de manera correspondiente con las salidas de orden i del primero (39-1...39-N) y del segundo (40-1...40-N) grupos de salidas de control del bloque de memoria intermedia (5); el tercer grupo de salidas de control (41-1...41-N) y el primer grupo de las salidas de información (42-1...42-N) del bloque de memoria intermedia están conectados de manera correspondiente con el tercer grupo de entradas de control (25-1...25-N) y el primer grupo de entradas de información (27-1-1...27-1-N) del conmutador auxiliar (3); el segundo grupo de salidas de información (43-1...43-N) del bloque de memoria intermedia está conectado con la segunda salida de información (11) del sistema; el cuarto grupo de entradas de control (26-1...26-N) del conmutador auxiliar (3) está conectado con el cuarto grupo de salidas de control (44-1...44-N) del bloque de memoria intermedia (5); la entrada de orden i del primer grupo de las entradas de información (34-1...34-N) del bloque de memoria intermedia está conectada con la cuarta (21-4) y la quinta (21-5) salidas de información de la unidad de procesador de orden i (1-i); la cuarta salida de control (19-4) de la unidad de procesador de orden i está conectada con la entrada de orden i del tercer grupo de entradas de control (35-1...35-N) del bloque de memoria intermedia (5); el tercer grupo de salidas de información (45-1...45-N) del bloque de memoria intermedia está conectado con el segundo grupo de entradas de información (27-2-1...27-2-N) del conmutador auxiliar (3); la primera salida de control (50) del módulo de orden i (4-i) de memoria asociativa está conectada con la entrada de orden i del segundo grupo de entradas de control (56-1...56-N) del conmutador (2); la salida de orden i del grupo de salidas de información (59-1...59-N) del conmutador está conectada con la entrada de información (48) del módulo de orden i (4-i) de la memoria asociativa; la salida de información (51) y la segunda salida de control (52) del módulo de orden i de la memoria asociativa están conectadas con las entradas del orden i del segundo grupo de entradas de información (36-1...36-N) y el cuarto grupo de entradas de control (37-1...37-N) del bloque de memoria intermedia (5); el tercer grupo de entradas de información (38-1...38-N) del bloque de memoria intermedia está conectado con la tercera entrada de información (8) del sistema, y la salida de orden i del grupo de salidas de control (60-1...60-N) del conmutador (2) está conectada con la segunda entrada de control (49) del módulo de orden i (4-i) de la memoria asociativa.
4-N) de memoria asociativa y un bloque de memoria intermedia (5); la primera salida de control (30-1-i), la primera salida de información (30-2-i), la segunda salida de control (30-3-i) y la segunda salida de información (30-4-i) del grupo de orden i de salidas de intercambio del conmutador auxiliar (3) están conectadas de manera correspondiente con la quinta entrada de control (18-5), la tercera entrada de información (15), la sexta entrada de control (18-6) y la cuarta entrada de información (16) de la unidad de procesador de orden i (1-i); el primer grupo de salidas de control (28-1...28-N) del conmutador auxiliar (3) está conectado con el primer grupo de entradas de control (32-1...32-N) del bloque de memoria intermedia (5); el segundo grupo de salidas de control (29-1...29-N) del conmutador auxiliar (3) está conectado con el segundo grupo de entradas de control (33-1...33-N) del bloque de memoria intermedia (5); la entrada de control (22) del conmutador auxiliar (3) y la entrada de control (31) del bloque de memoria intermedia (5) y la primera entrada de control (46) de cada módulo (4-1...4-N) de memoria asociativa están conectadas con la entrada de control (9) del sistema; las entradas de orden i del primero (23-1...23-N) y del segundo (24-1...24-N) grupos de entradas de control del conmutador auxiliar (3) están conectadas de manera correspondiente con la segunda (19-2) y la tercera (19-3) salidas de control de la unidad de procesador de orden i (1-i); la séptima (18-7) y la octava (18-8) entradas de control de la unidad de procesador de orden i están conectadas de manera correspondiente con las salidas de orden i del primero (39-1...39-N) y del segundo (40-1...40-N) grupos de salidas de control del bloque de memoria intermedia (5); el tercer grupo de salidas de control (41-1...41-N) y el primer grupo de las salidas de información (42-1...42-N) del bloque de memoria intermedia están conectados de manera correspondiente con el tercer grupo de entradas de control (25-1...25-N) y el primer grupo de entradas de información (27-1-1...27-1-N) del conmutador auxiliar (3); el segundo grupo de salidas de información (43-1...43-N) del bloque de memoria intermedia está conectado con la segunda salida de información (11) del sistema; el cuarto grupo de entradas de control (26-1...26-N) del conmutador auxiliar (3) está conectado con el cuarto grupo de salidas de control (44-1...44-N) del bloque de memoria intermedia (5); la entrada de orden i del primer grupo de las entradas de información (34-1...34-N) del bloque de memoria intermedia está conectada con la cuarta (21-4) y la quinta (21-5) salidas de información de la unidad de procesador de orden i (1-i); la cuarta salida de control (19-4) de la unidad de procesador de orden i está conectada con la entrada de orden i del tercer grupo de entradas de control (35-1...35-N) del bloque de memoria intermedia (5); el tercer grupo de salidas de información (45-1...45-N) del bloque de memoria intermedia está conectado con el segundo grupo de entradas de información (27-2-1...27-2-N) del conmutador auxiliar (3); la primera salida de control (50) del módulo de orden i (4-i) de memoria asociativa está conectada con la entrada de orden i del segundo grupo de entradas de control (56-1...56-N) del conmutador (2); la salida de orden i del grupo de salidas de información (59-1...59-N) del conmutador está conectada con la entrada de información (48) del módulo de orden i (4-i) de la memoria asociativa; la salida de información (51) y la segunda salida de control (52) del módulo de orden i de la memoria asociativa están conectadas con las entradas del orden i del segundo grupo de entradas de información (36-1...36-N) y el cuarto grupo de entradas de control (37-1...37-N) del bloque de memoria intermedia (5); el tercer grupo de entradas de información (38-1...38-N) del bloque de memoria intermedia está conectado con la tercera entrada de información (8) del sistema, y la salida de orden i del grupo de salidas de control (60-1...60-N) del conmutador (2) está conectada con la segunda entrada de control (49) del módulo de orden i (4-i) de la memoria asociativa.
2. Sistema de ordenador según la reivindicación
1, caracterizado porque cada unidad de procesador
(1-i) contiene el primero (61) y el segundo (62)
conmutadores, la primera (63) y la segunda (64) unidades de control,
el dispositivo de ejecución para el procesamiento de instrucciones
(65) y el dispositivo de ejecución para el procesamiento de
operandos (66); la primera (67-1) y la segunda
(67-2) entradas de control del primer conmutador
(61) están conectadas con la primera (75-1) y la
segunda (75-2) salidas de control de la primera
unidad de control (63); la tercera salida de control
(76-1) de la primera unidad de control está
conectada con la primera entrada de control (81) del dispositivo de
ejecución para el procesamiento de instrucciones (65); la primera
(79-2) y la segunda (79-2) salidas
de control de la segunda unidad de control (64) están conectadas con
la primera (70-1) y la segunda
(70-2) entradas de control del segundo conmutador
(62); la primera entrada de información (71-1) del
segundo conmutador está conectada con la salida de dirección (86)
del dispositivo de ejecución para el procesamiento de instrucciones
(65), la primera salida de información (87) del dispositivo de
ejecución para el procesamiento de instrucciones está conectada con
la segunda entrada de información (71-2) del segundo
conmutador (62) y la primera entrada de información
(68-1) del primer conmutador (61); la segunda salida
de información (88) del dispositivo de ejecución para el
procesamiento de instrucciones está conectada con la segunda entrada
de información (68-2) del primer conmutador (61) y
la tercera entrada de información (71-3) del segundo
conmutador (62); la primera salida de control (83) del dispositivo
de ejecución para el procesamiento de instrucciones está conectada
con la primera entrada de control (73) de la primera unidad de
control (63); la cuarta salida de control (76-2) de
la primera unidad de control (63) está conectada con la primera
entrada de control (89) del dispositivo de ejecución para el
procesamiento de operandos (66), la primera salida de control (91)
del dispositivo de ejecución para el procesamiento de operandos (66)
está conectada con la segunda entrada de control (74) de la primera
unidad de control (63); la primera entrada de control (77) de la
segunda unidad de control (64) está conectada con la segunda salida
de control (92) del dispositivo de ejecución para el procesamiento
de operandos (66); la segunda salida de control (84) del dispositivo
de ejecución para el procesamiento de instrucciones (65) está
conectada con la segunda entrada de control (78) de la segunda
unidad de control (64); la segunda entrada de control (82) del
dispositivo de ejecución para el procesamiento de instrucciones
(65) está conectada con la tercera salida de control
(80-1) de la segunda unidad de control (64); la
cuarta salida de control (80-2) de la segunda unidad
de control está conectada con la segunda entrada de control (90) del
dispositivo de ejecución para el procesamiento de operandos (66); la
cuarta entrada de información (72-1) del segundo
conmutador (62) está conectada con la salida de dirección (94) del
dispositivo de ejecución para el procesamiento de operandos (66), la
primera salida de información (95) del dispositivo de ejecución para
el procesamiento de operandos está conectada con la quinta entrada
de información (72-2) del segundo conmutador y la
tercera entrada de información (69-1) del primer
conmutador; la segunda salida de información (96) del dispositivo de
ejecución para el procesamiento de operandos está conectada con la
cuarta entrada de información (69-2) del primer
conmutador y con la sexta entrada de información
(72-3) del segundo conmutador; la primera, la
segunda y la tercera salidas de información del segundo conmutador
son la salida de dirección (20), la primera salida de información
(21-1) y la segunda salida de información
(21-2) de la unidad de procesador respectivamente;
las terceras salidas de información del dispositivo de ejecución
para el procesamiento de instrucciones (65) y del dispositivo de
ejecución para el procesamiento de operandos (62) están conectadas
con la tercera salida de información (21-3) de la
unidad de procesador; la cuarta (21-4) y la quinta
(21-5) salidas de información de la unidad de
procesador son respectivamente la primera y la segunda salidas de
información del primer conmutador (61); la quinta salida de control
de la segunda unidad de control (64) está conectada con la primera
salida de control (19-1) de la unidad de procesador;
la segunda (19-2) y la tercera
(19-3) salidas de control de la unidad de
procesador son las terceras salidas de control (85) y (93) del
dispositivo de ejecución para el procesamiento de instrucciones y
del dispositivo de ejecución para el procesamiento de operandos
respectivamente; la cuarta salida de control (19-4)
de la unidad de procesador está conectada con la quinta salida de
control de la primera unidad de control (63); las primeras salidas
de información 13, de dirección 17-1 y de control
18-1 de la unidad de procesador son las primeras
entradas de información y de dirección y la tercera entrada de
control del dispositivo de ejecución para el procesamiento de
instrucciones (65) respectivamente; las segundas entradas de
información (14), de dirección (17-2) y de control
(18-2) de la unidad de procesador están conectadas
de manera correspondiente con las primeras entradas de información y
de dirección y con la tercera entrada de control del dispositivo de
ejecución para el procesamiento de operandos (66); la cuarta entrada
de control del dispositivo de ejecución para el procesamiento de
operandos y la cuarta entrada de control del dispositivo de
ejecución para el procesamiento de instrucciones están conectadas
con la tercera entrada de control 18-3 de la unidad
de procesador; la cuarta entrada de control (18-4)
de la unidad de procesador está conectada con la tercera entrada de
control de la segunda unidad de control (64); la tercera entrada de
información (15) de la unidad de procesador es la segunda entrada de
información del dispositivo de ejecución para el procesamiento de
instrucciones (65); la quinta entrada de control del dispositivo de
ejecución para el procesamiento de instrucciones es la quinta
entrada de control (18-5) de la unidad de
procesador; la cuarta entrada de información (16) y la sexta entrada
de control (18-6) de la unidad de procesador están
conectadas con la segunda entrada de información y la quinta entrada
de control del dispositivo de ejecución para el procesamiento de
operandos (66) respectivamente, y la séptima (18-7)
y la octava (18-8) entradas de control de la unidad
de procesador están conectadas con la tercera y la cuarta entradas
de control de la primera unidad de control (63) respectivamente.
3. Sistema de ordenador según la reivindicación 1
ó 2 caracterizado porque el conmutador auxiliar (3) contiene
la primera (262-1) y la segunda
(262-2) unidades de control y la primera
(263-1) y la segunda (263-2)
unidades de conmutación; los primeros grupos
(268-1...268-N) de las salidas de
control de la primera (262-1) y de la segunda
(262-2) unidades de control están conectados con el
primero (28-1...28-N)y el
segundo (29-1...29-N) grupos de las
salidas de control de conmutador auxiliar (3) respectivamente; la
primera (30-1-i) y la segunda
(30-3-i) salidas de control del
grupo de orden i de salidas de intercambio del conmutador auxiliar
están conectadas con las salidas de orden i 269-i
del segundo grupo de las salidas de control
(269-1...269-N) de la primera
(262-1) y de la segunda (262-2)
unidades de control respectivamente, las entradas de control (264)
de la primera y la segunda unidades de control están conectadas con
la entrada de control (22) del conmutador auxiliar (3); el primero
(27-1-1...27-1-N)
y el segundo
(27-2-1...27-2-N)
grupos de las entradas de información del conmutador auxiliar están
conectados con los grupos de las entradas de información
(274-1...274-N) de la primera
(263-1) y de la segunda (263-2)
unidades de conmutación respectivamente; las salidas de orden i del
grupo de las salidas de información
(275-1...275-N) de la primera y de
la segunda unidades de conmutación están conectadas de manera
correspondiente con la primera
(30-2-i) y la segunda
(30-4-i) salidas de información del
grupo de orden i de las salidas de intercambio del conmutador
auxiliar (3); el primero
(23-1...23-N) y el segundo
(24-1...24-N) grupos de las entradas
de control del conmutador auxiliar están conectados con los primeros
grupos de las entradas de control
(265-1...265-N) de la primera
(262-1) y de la segunda (262-2)
unidades de control respectivamente; los grupos de las salidas de
control (276-1...276-N) de la
primera (263-1) y de la segunda
(263-2) unidades de conmutación están conectados de
manera correspondiente con los segundos grupos
(266-1...266-N) de las entradas de
control de la primera (262-1) y de la segunda
(262-2) unidades de control; los terceros grupos
(267-1...267-N) de las entradas de
control de la primera y la segunda unidades de control están
conectados de manera correspondiente con el tercero
(25-1...25-N) y el cuarto
(26-1...26-N) grupos de las entradas
de control del conmutador auxiliar (3), y los terceros grupos de
las salidas de control
(270-1-1...270-N-N)
de la primera (262-1) y de la segunda
(262-2) unidades de control están conectados con los
primeros grupos (272-i-j) de las
entradas de control
(272-1-1...272-N-N)
de la primera (263-1) y de la segunda
(263-2) unidades de conmutación respectivamente; el
segundo grupo de las entradas de control
(273-1...273-N) de cada una de estas
unidades está conectado de manera correspondiente con el cuarto
grupo de las salidas de control
(271-1...271-N) de la primera
(262-1) y de la segunda (262-2)
unidades de control.
4. Sistema de ordenador según la reivindicación
1, 2 ó 3, caracterizado porque el bloque de memoria
intermedia (5) contiene el grupo de las unidades de memoria
intermedia (348-1...348-N); la
primera (349-1), la segunda (349-2)
y la tercera (349-3) salidas de control de la unidad
de memoria intermedia de orden i (348-i) están
conectadas con las salidas de orden i del primero
(39-1...39-N), del segundo
(40-1...40-N) y del tercero
(41-1...41-N) grupos de las salidas
de control del bloque de memoria intermedia (5) respectivamente;
las entradas de orden i del primero
(32-1...32-N) y del segundo
(33-1...33-N) grupos de las entradas
de control del bloque de memoria intermedia están conectadas con la
primera y la segunda entradas de control de la unidad de memoria
intermedia de orden i (348-i) respectivamente; la
cuarta salida de control (349-4) de la unidad de
memoria intermedia está conectada con la salida de orden i
(44-i) del cuarto grupo de las salidas de control
(44-1...44-N) del bloque de memoria
intermedia; la entrada de control (31) del bloque de memoria
intermedia está conectada con la tercera entrada de control de cada
una de las unidades de memoria intermedia
(348-1...348-N); las entradas de
orden i del tercero (35-1...35-N) y
del cuarto (37-1...37-N) grupos de
las entradas de control del bloque de memoria intermedia (5) están
conectadas con la cuarta y la quinta entradas de control de la
unidad de memoria intermedia de orden i (348-i)
respectivamente; la primera (349-5), la segunda
(349-6) y la tercera (349-7) salidas
de información de las unidades de memoria intermedia están
conectadas de manera correspondiente con las salidas de orden i del
primero (42-1...42-N), del segundo
(43-1...43-N) y del tercero
(45-1...45-N) grupos de las salidas
de información del bloque de memoria intermedia (5); las entradas de
orden i del primero (34-1...34-N),
del segundo (36-1...36-N) y del
tercero (38-1...38-N) grupos de las
entradas de información del bloque de memoria intermedia están
conectadas con la primera, la segunda y la tercera entradas de
información de la unidad de memoria intermedia de orden i
(348-i) respectivamente.
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