EP4634978A1 - Elektronikanordnung und verfahren zum ausbilden einer elektronikanordnung - Google Patents

Elektronikanordnung und verfahren zum ausbilden einer elektronikanordnung

Info

Publication number
EP4634978A1
EP4634978A1 EP23813313.6A EP23813313A EP4634978A1 EP 4634978 A1 EP4634978 A1 EP 4634978A1 EP 23813313 A EP23813313 A EP 23813313A EP 4634978 A1 EP4634978 A1 EP 4634978A1
Authority
EP
European Patent Office
Prior art keywords
circuit carrier
pins
electronic arrangement
contacting element
semiconductor component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23813313.6A
Other languages
English (en)
French (fr)
Inventor
Benjamin Zillmann
Hartmut Wayand
Johannes MECKBACH
Arne Stephen FISCHER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP4634978A1 publication Critical patent/EP4634978A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/22—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
    • H10W40/226—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area
    • H10W40/228—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area the projecting parts being wire-shaped or pin-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/481—Leadframes for devices being provided for in groups H10D8/00 - H10D48/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the invention relates to an electronic arrangement and a method for forming an electronic arrangement.
  • a contact arrangement of at least one semiconductor component is known from DE 10 2015 205 704 A1.
  • the contact arrangement comprises the semiconductor component, in particular a power semiconductor component.
  • the semiconductor component has a top side and a bottom side.
  • An electrical connection of the semiconductor component is formed on the bottom side.
  • This bottom-side connection is connected to a circuit carrier.
  • the circuit carrier is designed, for example, as a DBC (direct bonded copper) and has a ceramic layer which is arranged between two copper layers.
  • the electrical contact between the top side of the semiconductor component and the circuit carrier is made via bonding wire connections.
  • the electronic arrangement comprises a semiconductor component, a first circuit carrier and at least one contacting element, wherein the at least one contacting element contacts the first circuit carrier, in particular electrically conductively and/or thermally conductively, wherein the at least one contacting element has a plurality of pins, in particular a plurality of adjacent arranged pins, wherein the pins have an average diameter of between 100 pm and 2000 pm, has the advantage that mechanical stresses occurring due to thermal gradients are compensated for by the mechanically flexible pins within the electronic arrangement, so that the electronic arrangement works reliably even under changing electrical and thermal loads. This therefore contributes to a long-lasting electronic arrangement.
  • the pins of the at least one contacting element compensate for stresses in the x and/or y direction, i.e.
  • the pins are designed as individual, free-standing structures, wherein the pins of a contacting element are or will be constructed on the same contact surface on a circuit board or a circuit carrier or a semiconductor component.
  • a pin has a long and thin, pin-shaped, three-dimensional basic shape.
  • the height of the pin is greater than the diameter of the pin, in particular the height of the pin is at least twice as large, preferably more than five times as large, particularly preferably ten times as large, as the diameter of the pin.
  • the pins have a round cross-section that is constant with the height.
  • the cross-section of the pins is square and/or the cross-section of the pins has a free form.
  • the at least one contacting element has free spaces between the pins, so that the pins fill part of the volume of the contacting elements and the remaining part is free space, so that the pins and the free spaces form the volume of the contacting elements.
  • the ratio of a volume of the pins to the volume of the contacting element is greater than 1 to 20, in particular alternatively or additionally at least 1 to 3.
  • the pins consist of or comprise copper and/or silver and/or aluminum and/or alloys with one of the materials from the group of copper, silver and aluminum as a base component or a metal matrix composite with at least one of the materials from the group of copper and/or silver and/or aluminum as a base component.
  • pins dimensioned in this way are sufficiently flexible to absorb the mechanical stresses. but at the same time have the necessary mechanical stability. It is advantageous that there are free spaces between the pins of the at least one contacting element.
  • the pins are particularly preferably aligned parallel to one another and/or perpendicular to a surface of the first circuit carrier, since pins designed in this way can absorb mechanical stresses in both the x-direction and the y-direction.
  • the pins are aligned parallel in one direction and not parallel in a different direction. This has the advantage that the mechanical strength in the x-direction and in the y-direction can be set independently of one another.
  • An electronic arrangement in which a first contacting element with pins dimensioned in this way electrically conductively contacts a first contact surface of the semiconductor component with a contact surface of the first circuit carrier and a second contacting element with pins dimensioned in this way contacts the first circuit carrier with a second circuit carrier, in particular electrically conductively contacts them, is particularly advantageous, since this compensates for thermal stress both between the semiconductor component and the circuit carrier and between the two circuit carriers.
  • the second circuit carrier is electrically conductively connected to a second contact surface of the semiconductor component, in which the first contact surface of the semiconductor component is electrically conductively connected to the first circuit carrier via the first contacting element, and in which the first circuit carrier is connected, in particular electrically conductively connected, to the second circuit carrier via the second contacting element, since this compensates for thermal stresses in the overall structure between the first circuit carrier, the second circuit carrier and the semiconductor component.
  • the design of the contacting elements with such pins is particularly advantageous in electronic arrangements in which the semiconductor component is designed as a power semiconductor component, since power semiconductor components convert high electrical powers, which due to unavoidable power losses through heat emission thermal stresses in the electronic arrangement.
  • the power semiconductor component is a bipolar transistor with an insulated gate electrode (IGBT, insulated-gate bipolar transistor) and/or a metal oxide semiconductor field-effect transistor (MOSFET, metal oxide semiconductor field-effect transistor), in particular a power MOSFET.
  • first circuit carrier and/or the second circuit carrier are a direct-bonded copper substrate (DBC substrate) and/or an active metal brazed substrate (AMB substrate) and/or an insulated metal substrate (IMS) and/or a metal core circuit board and/or a stamped grid, since such circuit carriers can dissipate the heat generated by losses in the power semiconductor component particularly well, since such circuit carriers have a high thermal conductivity.
  • DBC substrate direct-bonded copper substrate
  • AMB substrate active metal brazed substrate
  • IMS insulated metal substrate
  • metal core circuit board and/or a stamped grid since such circuit carriers can dissipate the heat generated by losses in the power semiconductor component particularly well, since such circuit carriers have a high thermal conductivity.
  • the soft encapsulation is designed in such a way that the soft encapsulation encapsulates at least one component, in particular the power semiconductor component, the contacting elements and the circuit carriers.
  • the soft encapsulation has the advantage that it is flexible and allows the compensating movements of the pins of the contacting elements without itself being damaged. It is also particularly advantageous that the soft encapsulation fills the free spaces of the contacting element(s) between the pins, since filling the free spaces between the pins with the soft encapsulation contributes to the mechanical stability of the contacting element and increases the mechanical stability and resilience of the electronic arrangement, for example against vibrations or other mechanical loads, while at the same time maintaining the flexibility of the pins.
  • the soft encapsulation preferably consists of or comprises plastic, for example an epoxy and/or a polymer. The material of the soft encapsulation is designed to withstand operating temperatures of up to 200°C and/or dielectric strengths of up to 1500V.
  • the electronic arrangement with at least one heat sink, wherein the first circuit carrier or the second circuit carrier, in particular both circuit carriers, are thermally conductively connected to a heat sink with a side of the circuit carrier facing away from the semiconductor component. is or are connected, since this improves the heat dissipation of the power semiconductor component. This contributes to a long service life of the power semiconductor component and the entire electronic arrangement.
  • the electronic arrangement has two heat sinks, wherein the first circuit carrier is thermally connected to a first heat sink and the second circuit carrier is thermally connected to a second heat sink, each on the side of the circuit carrier facing away from the semiconductor component.
  • the invention further relates to a method for forming an electronic arrangement with a first circuit carrier and a semiconductor component, wherein the electronic arrangement is formed as described above, wherein at least one contacting element is contacted with the first circuit carrier, in particular electrically conductively and/or thermally conductively contacted, wherein a plurality of pins of the at least one contacting element are produced with an average diameter between 100 pm and 2000 pm.
  • a method in which the pins are produced by means of an additive manufacturing process is particularly advantageous, in particular in which the pins are printed onto the first circuit carrier and/or onto a first contact surface of the semiconductor component and/or onto a second circuit carrier by means of an additive manufacturing process.
  • the additive manufacturing processes have the advantage, on the one hand, that the fine structures of the pins are easy to produce and, on the other hand, that the material properties of the pins can be adjusted by setting the process parameters of the additive manufacturing process and can be individually adapted to the respective contact partner, for example by adjusting the flexibility of the pins.
  • the pins therefore have an additively manufactured material structure.
  • the additive manufacturing process is preferably selective laser beam melting (SLM).
  • SLM selective laser beam melting
  • a process in which the pins are manufactured with an average height of between 200 pm and 3000 pm and/or aligned parallel to one another and/or perpendicular to a surface of the first circuit carrier is also advantageous.
  • Fig. 1 an electronic arrangement
  • Fig. 2 is a flow chart of a method for forming an electronic device.
  • An electronic arrangement comprising a semiconductor component, a first circuit carrier and at least one contacting element is described below, wherein the at least one contacting element contacts the first circuit carrier, in particular in an electrically conductive and/or thermally conductive manner, wherein the at least one contacting element has a plurality of pins, wherein the pins have an average diameter of between 100 pm and 2000 pm.
  • a method for forming an electronic arrangement with a first circuit carrier and a semiconductor component is described, wherein at least one contacting element is contacted with the first circuit carrier, in particular in an electrically conductive and/or thermally conductive manner, wherein a plurality of pins of the at least one contacting element with an average diameter of between 100 pm and 2000 pm are produced by means of an additive manufacturing process.
  • the contact elements (spacers) described below with reference to the figures, which are flexible in the x-direction and/or y-direction, are preferably shown in the form of free-standing fine pins. Flexibility is achieved by dividing the contact element (spacer) into many fine structures. These structures are preferably made using hybrid 3D printing directly onto the substrates.
  • the pins have a diameter in the range of 100 pm to 2000 pm.
  • the cross-sectional shape of the pins is variable. Alternatively or additionally, the pins have a height in the range of 200 pm to 3000 pm.
  • Metals or metal matrix composites are used as the material for the pins, for example copper with admixtures of SiC particles to adjust the thermal expansion coefficient.
  • the metals used have a high electrical conductivity so that a low contact resistance of the contacting element is guaranteed even with the fine structures of the pins, since the contacting element has a reduced cross-section compared to a contacting element made of solid material. Furthermore, the contacting element is designed in such a way that the contacting element has a high thermal conductivity, especially when the semiconductor component is cooled in the form of double-sided cooling.
  • Figure 1 shows an electronic arrangement 10 comprising a semiconductor component 12, a first circuit carrier 14 and a first contacting element 18.
  • the semiconductor component 12 is a power semiconductor component, for example an insulated-gate bipolar transistor (IGBT) or a metal oxide semiconductor field-effect transistor (MOSFET), in particular a power MOSFET.
  • the semiconductor component 12 is an IGBT with a diode connected in parallel.
  • the first contacting element 18 is electrically conductively contacted with a contacting surface of the first circuit carrier 14 by a first contacting side.
  • the first contacting element 18 is electrically conductively contacted with a first contacting surface 24 of the semiconductor component 12 by a second contacting side facing away from the first contacting side.
  • the electronic arrangement 10 comprises a second contacting element 20 and a second circuit carrier 16.
  • the second contacting element 20 is contacted with a first contacting side to the first circuit carrier 14, in particular with an electrically conductive contacting surface of the first circuit carrier 14.
  • the second contacting element 20 is contacted with a second contacting side facing away from the first contacting side to the second circuit carrier 16, in particular with a contacting surface of the second
  • the first contacting element 18 and the second contacting element 20 comprise a plurality of pins 22 which are aligned parallel to one another and perpendicular to a surface 32 of the first circuit carrier 14 and have an average diameter of between 100 pm and 2000 pm.
  • the pins 22 are also aligned perpendicular to a surface of the semiconductor component 12 and/or perpendicular to a surface of the second circuit carrier 16.
  • the pins 22 have an average height of between 200 pm and 3000 pm.
  • the pins 22 of the first contacting element 18 have a smaller height than the pins 22 of the second contacting element 20, since the second contacting element 20 has to bridge a larger distance than the first contacting element 18.
  • the pins 22 have a cylindrical shape with a circular cross-section.
  • the first circuit carrier 14 and the second circuit carrier 16 are designed as a direct-bonded copper substrate.
  • a direct-bonded copper substrate comprises a carrier plate made of a ceramic material that is directly coated with copper so that conductor tracks are formed.
  • the first circuit carrier 14 and the second circuit carrier 16 are designed as an active metal brazed substrate. In an active metal brazed substrate, the copper is brazed to the carrier plate made of a ceramic material.
  • the ceramic material of the carrier plate in the direct-bonded copper substrate or the active metal brazed substrate is, for example, aluminum oxide (AI2O3) and/or zirconium oxide-doped aluminum oxide and/or aluminum nitride (AIN) and/or silicon nitride (SiaNzi).
  • the first circuit carrier 14 and the second circuit carrier 16 are designed as an insulated metal substrate.
  • An insulated metal substrate comprises a carrier plate made of aluminum, which is coated with a thin insulating layer, on which a copper layer is then located to form the conductor tracks.
  • the first circuit carrier 14 and the second circuit carrier 16 are designed as a metal core circuit board (insulated metal substrate, IMS) and/or a stamped grid.
  • a metal core circuit board comprises a heat-dissipating plate, for example made of aluminum and a dielectric layer made of polymer filled with ceramic powder, as well as conductor tracks arranged on the dielectric layer.
  • the first circuit carrier 14 and the second circuit carrier 16 are formed from different substrates.
  • the electronic arrangement 10 has the following structure: the second circuit carrier 16 is electrically conductively connected to a second contact surface 26 of the semiconductor component 12, the first contact surface 24 of the semiconductor component 12 is electrically conductively connected to a contact surface of the first circuit carrier 14 via the first contacting element 18, and the first circuit carrier 14 is connected to the second circuit carrier 16 via the second contacting element 18, in particular electrically conductively connected via a contact surface.
  • the electronic arrangement 10 further comprises a soft encapsulation 28.
  • the soft encapsulation 28 encapsulates at least the semiconductor component 12 and the first contacting element 18.
  • the soft encapsulation 28 additionally encapsulates the second contacting element 20.
  • the soft encapsulation 28 preferably encapsulates at least a portion of the first circuit carrier 14 and/or a portion of the second circuit carrier 16.
  • the soft encapsulation 28 fills the free spaces 30 between the pins 22 of the first contacting element 18 and/or the free spaces 30 between the pins 22 of the second contacting element 20.
  • the pins 22 have an additively manufactured material structure.
  • the first circuit carrier 14 is thermally conductively connected to a first heat sink (not shown) on a side facing away from the semiconductor component 12
  • the second circuit carrier 16 is thermally conductively connected to a second heat sink (not shown) on a side facing away from the semiconductor component 12.
  • Figure 2 shows a flow chart of a method for forming an electronic arrangement described with reference to Figure 1.
  • the second circuit carrier is provided.
  • the second circuit carrier comprises a carrier plate with copper lines as described above.
  • the Semiconductor component in particular a power semiconductor component, is provided and the semiconductor component is electrically conductively connected with its second contact surface to a contacting surface of a copper line of the second circuit carrier, for example by soldering and/or sintering.
  • a third method step 44 the pins of the first contacting element are printed in a first sub-step onto the semiconductor component and the pins of the second contacting element are printed in a second sub-step onto the second circuit carrier, in particular onto a contacting surface of a copper line of the second circuit carrier, using an additive manufacturing process.
  • the pins of the second contacting element are printed onto the first circuit carrier using an additive manufacturing process.
  • the printed pins have an average diameter of between 100 pm and 2000 pm, wherein the pins of a contacting element have essentially the same average diameter in the region forming the contacting element.
  • the pins are aligned essentially parallel to one another and perpendicular to a surface of the second circuit carrier.
  • the first circuit carrier is provided and the first circuit carrier is connected to the two printed contact elements, for example by soldering and/or sintering.
  • the second circuit carrier comprises a carrier plate with copper lines. After connection, the pins of the first contact element and the pins of the second contact element are aligned essentially perpendicular to a surface of the first circuit carrier.
  • the electronic arrangement is encapsulated with a soft encapsulation. The soft encapsulation is applied in such a way that the soft encapsulation fills the free spaces between the pins of the contact elements.
  • the third method step 44 is carried out in a modified manner in that the pins are applied to a provided first circuit carrier using an additive manufacturing process.
  • the pins are also applied essentially parallel to one another and perpendicular to a surface of the first circuit carrier.
  • the first and second contacting elements produced on the first circuit carrier are connected to the component assembly produced by the second method step 42 consisting of the second circuit carrier and the semiconductor component, for example by soldering and/or sintering.
  • the first contacting element is electrically conductively contacted with a first contact surface of the semiconductor component, so that an electrically conductive connection is produced between the semiconductor component and a contact surface of the first circuit carrier. Furthermore, the second contacting element is contacted with the second circuit carrier, in particular electrically conductively contacted.
  • the electronic arrangement is cast with a soft casting. The soft casting is applied in such a way that the soft casting fills the free spaces between the pins of the contacting elements.

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Die Erfindung betrifft eine Elektronikanordnung (10) umfassend ein Halbleiterbauelement (12), einen ersten Schaltungsträger (14) und zumindest ein Kontaktierungselement (18, 20), wobei das zumindest eine Kontaktierungselement (18, 20) den ersten Schaltungsträger (14) kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, wobei das zumindest eine Kontaktierungselement (18, 20) eine Mehrzahl von Pins (22) aufweist, wobei die Pins (22) einen mittleren Durchmesser zwischen 100 µm und 2000 µm aufweisen. Ferner betrifft die Erfindung ein Verfahren zum Ausbilden einer Elektronikanordnung (10) mit einem ersten Schaltungsträger (14) und einem Halbleiterbauelement (12), wobei zumindest ein Kontaktierungselement (18, 20) mit dem ersten Schaltungsträger (14) kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, wird, wobei mittels eines additiven Herstellungsverfahrens eine Mehrzahl von Pins (22) des zumindest einen Kontaktierungselements (18, 20) mit einem mittleren Durchmesser zwischen 100 µm und 2000 µm hergestellt werden.

Description

Beschreibung
Titel
Elektronikanordnung und Verfahren zum Ausbilden einer Elektronikanordnung
Stand der Technik
Die Erfindung betrifft eine Elektronikanordnung und ein Verfahren zum Ausbilden einer Elektronikanordnung.
Aus der DE 10 2015 205 704 A1 ist eine Kontaktanordnung zumindest eines Halbleiterbauelements bekannt Die Kontaktanordnung umfasst das Halbleiterbauelement, insbesondere ein Leistungshalbleiterbauelement. Das Halbleiterbauelement weist eine Oberseite und eine Unterseite auf. Auf der Unterseite ist ein elektrischer Anschluss des Halbleiterbauelementes ausgebildet. Dieser unterseitige Anschluss ist mit einem Schaltungsträger verbunden. Der Schaltungsträger ist beispielsweise als DBC (direct bonded copper) ausgebildet und weist eine Keramikschicht auf, welche zwischen zwei Kupfer-Schichten angeordnet ist. Die elektrische Kontaktierung der Oberseite des Halbleiterbauelements mit dem Schaltungsträger erfolgt über Bonddrahtverbindungen.
Offenbarung der Erfindung
Vorteile der Erfindung
Die erfindungsgemäße Elektronikanordnung umfassend ein Halbleiterbauelement, einen ersten Schaltungsträger und zumindest ein Kontaktierungselement, wobei das zumindest eine Kontaktierungselement den ersten Schaltungsträger kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, wobei das zumindest eine Kontaktierungselement eine Mehrzahl von Pins, insbesondere eine Mehrzahl von nebeneinander angeordneten Pins, aufweist, wobei die Pins einen mittleren Durchmesser zwischen 100 pm und 2000 pm aufweisen, hat demgegenüber den Vorteil, dass aufgrund von thermischen Gradienten auftretende mechanische Spannungen durch die mechanisch flexiblen Pins innerhalb der Elektronikanordnung kompensiert werden, so dass die Elektronikanordnung auch bei wechselnder elektrischer und thermischer Belastung zuverlässig arbeitet. Dies trägt somit zu einer langlebigen Elektronikanordnung bei. Die Pins des zumindest einen Kontaktierungselements kompensieren Spannungen in x- und/oder y-Richtung, also in einer Ebene senkrecht zu einer Erstreckung der Pins, die aufgrund von thermischen Gradienten entstehen. Die Pins sind als einzelne freistehende Strukturen ausgebildet, wobei die Pins eines Kontaktierungselements auf der gleichen Kontaktfläche auf einer Platine oder einem Schaltungsträger oder einem Halbleiterbauelement aufgebaut sind bzw. werden. Insbesondere hat ein Pin eine lange und dünne, stiftförmige, dreidimensionale Grundform. Vorzugsweise ist die Höhe des Pins größer als der Durchmesser des Pins, insbesondere ist die Höhe des Pins mindestens doppelt so groß, bevorzugt mehr als fünfmal so groß, besonders bevorzugt zehnmal so groß, als der Durchmesser des Pins. Insbesondere weisen die Pins einen runden und mit der Höhe gleichbleibenden Querschnitt auf. In einer Variante ist der Querschnitt der Pins viereckig und/oder der Querschnitt der Pins weißt eine Freiform auf. Das zumindest eine Kontaktierungselement weist zwischen den Pins Freiräume auf, so dass die Pins einen Teil des Volumens der Kontaktierungselemente ausfüllen und der verbleibende Teil Freiräume sind, so dass die Pins und die Freiräume das Volumen der Kontaktierungselemente bilden. Vorzugsweise ist das Verhältnis eines Volumens der Pins zum Volumen des Kontaktierungselements größer als 1 zu 20, insbesondere alternativ oder zusätzlich mindestens als 1 zu 3.
Vorzugsweise bestehen oder umfassen die Pins Kupfer und/oder Silber und/oder Aluminium und/oder Legierungen mit einem der Werkstoffe aus der Gruppe von Kupfer, Silber und Aluminium als Basis- Komponente oder eine Metall-Matrix Composites mit zumindest einem der Werkstoffe aus der Gruppe von Kupfer und/oder Silber und/oder Aluminium als Basis- Komponente.
Vorteilhaft ist ferner eine Elektronikanordnung, bei der die Pins bei einem mittleren Durchmesser zwischen 100 pm und 2000 pm eine mittlere Höhe zwischen 200 pm und 3000 pm aufweisen, da derart dimensionierte Pins ausreichend flexibel sind, um die mechanischen Spannungen aufzunehmen, aber gleichzeitig die notwendige mechanische Stabilität aufweisen. Dabei ist es vorteilhaft, dass zwischen den Pins des zumindest einen Kontaktierungselements Freiräume sind. Besonders bevorzugt sind die Pins parallel zueinander und/oder senkrecht zu einer Oberfläche des ersten Schaltungsträgers ausgerichtet, da derart gestaltete Pins mechanische Spannungen sowohl in der x-Richtung als auch in der y-Richtung aufnehmen können. In einer Variante sind die Pins in einer Richtung parallel ausgerichtet und in einer davon verschiedenen Richtung nicht parallel. Dies hat den Vorteil, dass die mechanische Festigkeit in x-Richtung und in y-Richtung unabhängig voneinander eingestellt werden kann.
Besonders vorteilhaft ist eine Elektronikanordnung bei der ein erstes Kontaktierungselement mit derart dimensionierten Pins eine erste Kontaktfläche des Halbleiterbauelements mit einer Kontaktierungsfläche des ersten Schaltungsträgers elektrisch leitfähig kontaktiert und ein zweites Kontaktierungselement mit derart dimensionierten Pins den ersten Schaltungsträger mit einem zweiten Schaltungsträger kontaktiert, insbesondere elektrisch leitfähig kontaktiert, da hierdurch thermische Spannung sowohl zwischen dem Halbleiterbauelement und dem Schaltungsträger als auch zwischen den zwei Schaltungsträger kompensiert werden.
Vorteilhaft ist ferner eine Elektronikanordnung bei der der zweite Schaltungsträger mit einer zweiten Kontaktfläche des Halbleiterbauelements elektrisch leitfähig verbunden ist, bei der die erste Kontaktfläche des Halbleiterbauelements über das erste Kontaktierungselement mit dem ersten Schaltungsträger elektrisch leitfähig verbunden ist, und bei der der erste Schaltungsträger über das zweite Kontaktierungselement mit dem zweiten Schaltungsträger verbunden, insbesondere elektrisch leitfähig verbunden ist, da hierdurch thermische Spannungen im Gesamtaufbau zwischen dem ersten Schaltungsträger, dem zweiten Schaltungsträger und dem Halbleiterbauelement kompensiert werden.
Die Ausführung der Kontaktierungselemente mit derartigen Pins ist besondere bei Elektronikanordnungen vorteilhaft, bei der das Halbleiterbauelement als Leistungshalbleiterbauelement ausgestaltet ist, da Leistungshalbleiterbauelemente hohe elektrische Leistungen umsetzen, die aufgrund von nicht vermeidbaren Verlustleistungen durch Wärmabgabe thermische Spannungen in der Elektronikanordnung bedingen. Insbesondere ist das Leistungshalbleiterbauelement ein Bipolartransistor mit isolierter Gate- Elektrode (IGBT, insulated-gate bipolar transistor) und/oder ein Metal I -Oxid - Halbleiter-Feldeffekttransistor (MOSFET, metal oxide semiconductor field-effect transistor), insbesondere ein Leistungs-MOSFET.
Vorteilhaft ist ferner eine Elektronikanordnung bei der der erste Schaltungsträger und/oder der zweite Schaltungsträger ein Direct-Bonded-Copper-Substrat (DBC- Substrat) und/oder ein Active-Metal-Brazed Substrat (A MB- Substrat) und/oder ein Insulated-Metal-Substrat (IMS) und/oder eine Metallkern-Leiterplatte und/oder ein Stanzgitter sind, da derartige Schaltungsträger die durch Verluste im Leistungshalbleiterbauelement entstehende Wärme besondere gut abführen können, da solche Schaltungsträger eine hohe thermische Leitfähigkeit aufweisen.
Besonders vorteilhaft ist eine Elektronikanordnung mit einem Weichverguss. Der Weichverguss ist derart ausgestaltet, dass der Weichverguss zumindest eine Komponente, insbesondere das Leistungshalbleiterbauelement, die Kontaktierungselemente und die Schaltungsträger, vergießt. Der Weichverguss hat den Vorteil, dass dieser flexible ist und die Ausgleichsbewegungen der Pins der Kontaktierungselemente zulässt, ohne dabei selbst beschädigt zu werden. Dabei ist ferner besonders vorteilhaft, dass der Weichverguss die Freiräume des oder der Kontaktierungselemente zwischen den Pins ausfüllt, da das Ausfüllen der Freiräume zwischen den Pins durch den Weichverguss zu einer mechanischen Stabilität des Kontaktierungselements beiträgt und die mechanische Stabilität und Resilienz der Elektronikanordnung, beispielsweise gegen Vibrationen oder sonstige mechanische Belastungen, erhöht, aber gleichzeitig die Flexibilität der Pins erhalten bleibt. Vorzugsweise besteht oder umfasst der Weichverguss Kunststoff, beispielsweise ein Epoxid und/oder ein Polymer. Das Material des Weichverguss ist eingerichtet, Betriebstemperaturen bis 200°C und/oder Spannungsfestigkeiten bis 1500V auszuhalten.
Vorteilhaft ist ferner eine Elektronikanordnung mit zumindest einem Kühlkörper, wobei der erste Schaltungsträger oder der zweite Schaltungsträger, insbesondere beide Schaltungsträger, mit einer vom Halbleiterbauelement abgewandten Seite des Schaltungsträger einem Kühlkörper thermisch leitfähig verbunden ist bzw. sind, da hierdurch die Wärmeabfuhr des Leistungshalbleiterbauelements verbessert wird. Dies trägt zu einer langen Lebensdauer des Leistungshalbleiterbauelements und der gesamten Elektronikanordnung bei. Vorzugsweise weist die Elektronikanordnung zwei Kühlkörper auf, wobei der erste Schaltungsträger mit einem ersten Kühlkörper ist und der zweite Schaltungsträger mit einem zweiten Kühlkörper thermisch leiten verbunden sind, jeweils auf der vom Halbleiterbauelement abgewandten Seite der Schaltungsträger.
Die Erfindung betrifft ferner ein Verfahren zum Ausbilden einer Elektronikanordnung mit einem ersten Schaltungsträger und einem Halbleiterbauelement, wobei die Elektronikanordnung wie vorstehend beschrieben ausgebildet ist, wobei zumindest ein Kontaktierungselement mit dem ersten Schaltungsträger kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, wird, wobei eine Mehrzahl von Pins des zumindest einen Kontaktierungselements mit einem mittleren Durchmesser zwischen 100 pm und 2000 pm hergestellt werden. Besonders vorteilhaft ist dabei ein Verfahren, bei dem die die Pins mittels eines additiven Herstellungsverfahrens hergestellt werden, insbesondere bei dem die Pins auf den ersten Schaltungsträger und/oder auf eine erste Kontaktfläche des Halbleiterbauelements und/oder auf einen zweiten Schaltungsträger mittels eines additiven Herstellungsverfahrens aufgedruckt werden. Die additiven Herstellungsverfahren haben zum einen den Vorteil, dass die feinen Strukturen der Pins einfach herstellbar sind und zum anderen, dass die Materialeigenschaften der Pins durch eine Einstellung der Verfahrensparameter des additiven Herstellungsverfahren eingestellt und an den jeweiligen Kontaktpartner individuell angepasst werden können, indem beispielsweise die Flexibilität der Pins eingestellt wird. Die Pins weisen daher eine additiv gefertigte Materialstruktur auf. Vorzugsweise ist das additive Herstellungsverfahren ein selektives Laserstrahlschmelzen (SLM). Vorteilhaft ist ferner ein Verfahren bei dem die Pins mit einer mittleren Höhe zwischen 200 pm und 3000 pm und/oder zueinander parallel und/oder senkrecht zu einer Oberfläche des ersten Schaltungsträgers ausgerichtet hergestellt werden.
Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen mit Bezug zu den Figuren und aus den abhängigen Ansprüchen. Kurze Beschreibung der Zeichnung
Ausführungsbeispiele der Erfindung sind in den Zeichnungen anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es zeigen:
Fig. 1 eine Elektronikanordnung, und
Fig. 2 ein Ablaufdiagramm eines Verfahrens zur Ausbildung einer Elektronikanordnung.
Beschreibung von Ausführungsbeispielen
Nachfolgend wird eine Elektronikanordnung umfassend ein Halbleiterbauelement, einen ersten Schaltungsträger und zumindest ein Kontaktierungselement beschrieben, wobei das zumindest eine Kontaktierungselement den ersten Schaltungsträger kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, wobei das zumindest eine Kontaktierungselement eine Mehrzahl von Pins aufweist, wobei die Pins einen mittleren Durchmesser zwischen 100 pm und 2000 pm aufweisen. Ferner wird ein Verfahren zum Ausbilden einer Elektronikanordnung mit einem ersten Schaltungsträger und einem Halbleiterbauelement beschrieben, wobei zumindest ein Kontaktierungselement mit dem ersten Schaltungsträger kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, wird, wobei mittels eines additiven Herstellungsverfahrens eine Mehrzahl von Pins des zumindest einen Kontaktierungselements mit einem mittleren Durchmesser zwischen 100 pm und 2000 pm hergestellt werden.
Die nachfolgend mit Bezug auf die Figuren beschriebenen in x-Richtung und/oder y-Richtung flexiblen Kontaktierungselemente (Spacer) werden vorzugsweise in Form von freistehenden feinen Pins dargestellt. Durch die Unterteilung des Kontaktierungselements (Spacer) in viele feine Strukturen wird die Flexibilität erreicht. Diese Strukturen werden vorzugsweise mittels hybridem 3D-Druck direkt auf die Substrate aufgedruckt. Die Pins weisen einen Durchmesser im Bereich von 100 pm bis 2000 pm auf. Dabei ist die Querschnittsform der Pins variabel. Alternativ oder zusätzlich weisen die Pins eine Höhe im Bereich von 200 pm bis 3000 pm auf. Als Material für die Pins werden Metalle oder Metall-Matrix-Composites verwendet, beispielsweise Kupfer mit Beimengungen von SiC-Partikeln, um den thermischen Ausdehnungskoeffizienten einzustellen. Die verwendeten Metalle weisen eine hohe elektrische Leitfähigkeit auf, damit ein geringer Übergangswiderstand des Kontaktierungselements auch bei den feinen Strukturen der Pins gewährleistet ist, da das Kontaktierungselement im Vergleich zu einem Kontaktierungselement aus Vollmaterial einen reduzierten Querschnitt aufweist. Ferner ist das Kontaktierungselement derart ausgeführt, dass das Kontaktierungselement eine hohe thermische Leitfähigkeit aufweist, insbesondere dann, wenn das Halbleiterbauelement in Form einer doppelseitigen Kühlung entwärmt wird.
Figur 1 zeigt eine Elektronikanordnung 10 umfassend ein Halbleiterbauelement 12, einen ersten Schaltungsträger 14 und ein erstes Kontaktierungselement 18. Im bevorzugten Ausführungsbeispiel ist das Halbleiterbauelement 12 ein Leistungshalbleiterbauelement, beispielsweise ein Bipolartransistor mit isolierter Gate- Elektrode (IGBT, insulated-gate bipolar transistor) oder ein Metall-Oxid- Halbleiter-Feldeffekttransistor (MOSFET, metal oxide semiconductor field-effect transistor), insbesondere ein Leistungs-MOSFET. Beispielsweise ist das Halbleiterbauelement 12 ein IGBT mit einer parallel geschalteten Diode. Das erste Kontaktierungselement 18 ist mit einer ersten Kontaktierungsseite mit einer Kontaktierungsfläche des ersten Schaltungsträgers 14 elektrisch leitfähig kontaktiert. Ferner ist das erste Kontaktierungselement 18 mit einer von der ersten Kontaktierungsseite abgewandten zweiten Kontaktierungsseite mit einer ersten Kontaktfläche 24 des Halbleiterbauelements 12 elektrisch leitfähig kontaktiert. Ferner umfasst die Elektronikanordnung 10 ein zweites Kontaktierungselement 20 und einen zweiten Schaltungsträger 16. Das zweite Kontaktierungselement 20 ist mit einer ersten Kontaktierungsseite mit dem ersten Schaltungsträger 14 kontaktiert, insbesondere mit einer Kontaktierungsfläche des ersten Schaltungsträgers 14 elektrisch leitfähig kontaktiert. Ferner ist das zweite Kontaktierungselement 20 mit einer von der ersten Kontaktierungsseite abgewandten zweiten Kontaktierungsseite mit dem zweiten Schaltungsträger 16 kontaktiert, insbesondere mit einer Kontaktierungsfläche des zweiten Schaltungsträgers 16 elektrisch leitfähig kontaktiert Das erste Kontaktierungselement 18 und das zweite Kontaktierungselement 20 umfassen eine Mehrzahl parallel zueinander und senkrecht zu einer Oberfläche 32 des ersten Schaltungsträgers 14 ausgerichtete Pins 22, die einen mittleren Durchmesser zwischen 100 pm und 2000 pm aufweisen. Im bevorzugten Ausführungsbeispiel sind die Pins 22 zudem senkrecht zu einer Oberfläche des Halbleiterbauelements 12 und/oder senkrecht zu einer Oberfläche des zweiten Schaltungsträgers 16 ausgerichtet. Die Pins 22 weisen eine mittlere Höhe zwischen 200 pm und 3000 pm auf. Im bevorzugten Ausführungsbeispiel weisen die Pins 22 des ersten Kontaktierungselements 18 eine kleinere Höhe auf als die Pins 22 des zweiten Kontaktierungselements 20, da das zweite Kontaktierungselement 20 einen größeren Abstand überbrücken muss als das erste Kontaktierungselement 18. Ferner sind zwischen den Pins 22 der beiden Kontaktierungselemente 18, 20 Freiräume 30, so dass die Pins 22 einen Teil des Volumens der Kontaktierungselemente 18, 20 ausfüllen und der verbleibende Teil Freiräume 30 sind, so dass die Pins 22 und die Freiräume 30 das Volumen der Kontaktierungselemente 18, 20 bilden. Im bevorzugten Ausführungsbeispiel weisen die Pins 22 eine zylindrische Form mit einem kreisförmigen Querschnitt auf. Im bevorzugten Ausführungsbeispiel ist der erste Schaltungsträger 14 und der zweite Schaltungsträger 16 als ein Direct-Bonded-Copper-Substrat ausgebildet. Ein Direct-Bonded-Copper-Substrat umfasst eine Trägerplatte aus einem keramischen Material, das direkt mit Kupfer beschichtet ist, so dass Leiterbahnen gebildet werden. In einer Variante ist der erste Schaltungsträger 14 und der zweite Schaltungsträger 16 als ein Active-Metal-Brazed-Substrat ausgebildet. Bei einem Active-Metal-Brazed-Substrat ist das Kupfer mit der Trägerplatte aus einem keramischen Material hartverlötet. Das keramische Material der Trägerplatte bei dem Direct-Bonded-Copper-Substrat oder dem Active-Metal-Brazed-Substrat ist beispielsweise Aluminiumoxid (AI2O3) und/oder Zirkoniumoxid dotiertes Aluminiumoxid und/oder Aluminiumnitrid (AIN) und/oder Siliziumnitrid (SiaNzi). In einer Variante ist der erste Schaltungsträger 14 und der zweite Schaltungsträger 16 als ein Insulated-Metal-Substrat ausgebildet. Ein Insulated-Metal-Substrat umfasst eine Trägerplatte aus Aluminium, die mit einer dünnen Isolationsschicht beschichtet ist, auf der sich dann eine Kupferschicht zur Ausbildung der Leiterbahnen befindet. In einer weiteren Variante ist der erste Schaltungsträger 14 und der zweite Schaltungsträger 16 als eine Metallkern- Leiterplatte (insulated metal substrate, IMS) und/oder ein Stanzgitter ausgebildet. Eine Metallkern-Leiterplatte umfasst eine wärmeableitende Platte, beispielsweise aus Aluminium und eine dielektrische Schicht aus mit Keramikpulver gefülltem Polymer, sowie auf der dielektrischen Schicht angeordneten Leiterbahnen. In einer weiteren Variante sind der erste Schaltungsträger 14 und der zweite Schaltungsträger 16 aus unterschiedlichen Substraten ausgebildet. Die Elektronikanordnung 10 weist folgenden Aufbau auf: der zweite Schaltungsträger 16 ist mit einer zweiten Kontaktfläche 26 des Halbleiterbauelements 12 elektrisch leitfähig verbunden, die erste Kontaktfläche 24 des Halbleiterbauelements 12 ist über das erste Kontaktierungselement 18 mit einer Kontaktierungsfläche des ersten Schaltungsträger 14 elektrisch leitfähig verbunden, und der erste Schaltungsträger 14 ist über das zweite Kontaktierungselement 18 mit dem zweiten Schaltungsträger 16 verbunden, insbesondere über eine Kontaktierungsfläche elektrisch leitfähig verbunden.
Ferner umfasst die Elektronikanordnung 10 einen Weichverguss 28. Der Weichverguss 28 vergießt zumindest das Halbleiterbauelement 12 und das erste Kontaktierungselement 18. Im bevorzugten Ausführungsbeispiel vergießt der Weichverguss 28 zusätzlich das zweite Kontaktierungselement 20. Ferner vergießt der Weichverguss 28 vorzugsweise zumindest einen Teil des ersten Schaltungsträger 14 und/oder einen Teil des zweiten Schaltungsträgers 16. Im bevorzugten Ausführungsbeispiel füllt der Weichverguss 28 die Freiräume 30 zwischen den Pins 22 des ersten Kontaktierungselements 18 und/oder die Freiräume 30 zwischen den Pins 22 des zweiten Kontaktierungselements 20 aus. Im bevorzugten Ausführungsbeispiel weisen die Pins 22 eine additive gefertigte Materialstruktur auf. Ferner ist im bevorzugten Ausführungsbeispiel der erste Schaltungsträger 14 mit einer vom Halbleiterbauelement 12 abgewandten Seite mit einem nicht dargestellten ersten Kühlkörper thermisch leitfähig verbunden und der zweite Schaltungsträger 16 mit einer vom Halbleiterbauelement 12 abgewandten Seite mit einem nicht dargestellten zweiten Kühlkörper thermisch leitfähig verbunden.
Figur 2 zeigt ein Ablaufdiagramm eines Verfahrens zur Ausbildung einer mit Bezug auf die Figur 1 beschriebenen Elektronikanordnung. In einem ersten Verfahrensschritt 40 wird der zweite Schaltungsträger bereitgestellt. Der zweite Schaltungsträger umfasst eine vorstehend beschriebene Trägerplatte mit Kupferleitungen. In einem zweiten Verfahrensschritt 42 wird das Halbleiterbauelement, insbesondere ein Leistungshalbleiterbauelement, bereitgestellt und das Halbleiterbauelement mit seiner zweiten Kontaktfläche elektrisch leitfähig mit einer Kontaktierungsfläche einer Kupferleitung des zweiten Schaltungsträgers, beispielsweise durch Löten und/oder Sintern, verbunden. In einem dritten Verfahrensschritt 44 werden die Pins des ersten Kontaktierungselements in einem ersten Teilschritt auf das Halbleiterbauelement und die Pins des zweiten Kontaktierungselements in einem zweiten Teilschritt auf den zweiten Schaltungsträger, insbesondere auf eine Kontaktierungsfläche einer Kupferleitung des zweiten Schaltungsträger, mit einem additiven Herstellungsverfahren aufgedruckt In einer Variante werden nach dem ersten Teilschritt und dem Aufdrucken der Pins des ersten Kontaktierungselements auf das Halbleiterbauelement beim zweiten Teilschritt die Pins des zweiten Kontaktierungselements auf den ersten Schaltungsträger mit einem additiven Herstellungsverfahren aufgedruckt Dabei weisen die aufgedruckten Pins einen mittleren Durchmesser zwischen 100 pm und 2000 pm auf, wobei die Pins eines Kontaktierungselements im Wesentlichen denselben mittleren Durchmesser in dem das Kontaktierungselement bildenden Bereich aufweisen. Die Pins sind im Wesentlichen parallel zueinander und senkrecht zu einer Oberfläche des zweiten Schaltungsträgers ausgerichtet. In einem vierten Verfahrensschritt 46 wird der erste Schaltungsträger bereitgestellt und der erste Schaltungsträger mit den beiden aufgedruckten Kontaktierungselementen, beispielsweise durch Löten und/oder Sintern, verbunden. Der zweite Schaltungsträger umfasst eine Trägerplatte mit Kupferleitungen. Nach dem Verbinden sind die Pins des ersten Kontaktierungselements und die Pins des zweiten Kontaktierungselements im Wesentlichen senkrecht zu einer Oberfläche des ersten Schaltungsträgers ausgerichtet. In einem fünften Verfahrensschritt 48 wird die Elektronikanordnung mit einem Weichverguss vergossen. Dabei wird der Weichverguss derart appliziert, dass der Weichverguss die Freiräume zwischen den Pins der Kontaktierungselemente ausfüllt.
In einer Variante des beschriebenen Verfahrens zur Herstellung einer Elektronikanordnung wird nach dem ersten Verfahrensschritt 40 und dem zweiten Verfahrensschritt 42 der dritte Verfahrensschritt 44 derart modifiziert ausgeführt, indem die Pins auf einem bereitgestellten ersten Schaltungsträger mit einem additiven Herstellungsverfahren aufgebracht werden. Dabei werden die Pins ebenfalls im Wesentlichen parallel zueinander und senkrecht zu einer Oberfläche des ersten Schaltungsträgers aufgebracht. In einem daran anschließenden modifizierten vierten Verfahrensschritt 46 werden die auf dem ersten Schaltungsträger hergestellten ersten und zweiten Kontaktierungselemente mit dem durch den zweiten Verfahrensschritt 42 hergestellten Bauteilverbund bestehend aus dem zweiten Schaltungsträger und dem Halbleiterbauelement, beispielsweise durch Löten und/oder Sintern, verbunden. Dabei wird das erste Kontaktierungselement mit einer ersten Kontaktfläche des Halbeiterbauelement elektrisch leitfähig kontaktiert, so dass eine elektrisch leitfähige Verbindung zwischen dem Halbleiterbauelement und einer Kontaktierungsfläche des ersten Schaltungsträger hergestellt ist Ferner wird das zweite Kontaktierungselement mit dem zweiten Schaltungsträger kontaktiert, insbesondere elektrisch leitfähig kontaktiert. In einem fünften Verfahrensschritt 48 wird die Elektronikanordnung mit einem Weichverguss vergossen. Dabei wird der Weichverguss derart appliziert, dass der Weichverguss die Freiräume zwischen den Pins der Kontaktierungselemente ausfüllt.

Claims

Ansprüche
1 . Elektronikanordnung (10) umfassend ein Halbleiterbauelement (12), einen ersten Schaltungsträger (14) und zumindest ein Kontaktierungselement (18, 20), wobei das zumindest eine Kontaktierungselement (18, 20) den ersten Schaltungsträger (14) kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, dadurch gekennzeichnet, dass das zumindest eine Kontaktierungselement (18, 20) eine Mehrzahl von Pins (22) aufweist, wobei die Pins (22) einen mittleren Durchmesser zwischen 100 pm und 2000 pm aufweisen.
2. Elektronikanordnung (10) nach Anspruch 1 , dadurch gekennzeichnet, dass die Pins (22) eine mittlere Höhe zwischen 200 pm und 3000 pm aufweisen und/oder dass Pins (22) parallel zueinander und/oder senkrecht zu einer Oberfläche (32) des ersten Schaltungsträgers (14) ausgerichtet sind.
3. Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen den Pins (22) des zumindest einen Kontaktierungselements (18, 20) Freiräume (30) sind.
4. Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein erstes Kontaktierungselement (18) der Kontaktierungselemente (18, 20) eine erste Kontaktfläche (24) des Halbleiterbauelements (12) mit dem ersten Schaltungsträger (14) elektrisch leitfähig kontaktiert.
5. Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein zweites Kontaktierungselement (20) der Kontaktierungselemente (18, 20) den ersten Schaltungsträger (14) mit einem zweiten Schaltungsträger (16) kontaktiert, insbesondere elektrisch leitfähig kontaktiert. Elektronikanordnung (10) nach Anspruch 5, dadurch gekennzeichnet, dass die Elektronikanordnung (10) folgenden Aufbau aufweist:
- der zweite Schaltungsträger (16) ist mit einer zweiten Kontaktfläche (26) des Halbleiterbauelements (12) elektrisch leitfähig verbunden,
- die erste Kontaktfläche (24) des Halbleiterbauelements (12) ist über das erste Kontaktierungselement (18) mit dem ersten Schaltungsträger (14) elektrisch leitfähig verbunden, und
- der erste Schaltungsträger (14) ist über das zweite Kontaktierungselement (18) mit dem zweiten Schaltungsträger (16) verbunden, insbesondere elektrisch leitfähig verbunden. Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement (12) ein Leistungshalbleiterbauelement ist. Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Schaltungsträger (14) und/oder der zweite Schaltungsträger (16) ein Direct-Bonded-Copper-Substrat und/oder ein Active-Metal-Brazed Substrat und/oder ein Insulated-Metal-Substrat und/oder eine Metallkern- Leiterplatte und/oder ein Stanzgitter sind. Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Weichverguss (28) in dem zumindest eine Komponente der Elektronikanordnung (10) vergossen ist. Elektronikanordnung (10) nach Anspruch 9, dadurch gekennzeichnet, dass der Weichverguss (28) die Freiräume (30) zumindest eines der oder aller Kontaktierungselemente (18, 20) zwischen den Pins (22) ausfüllt Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Pins (22) eine additiv gefertigte Materialstruktur aufweisen. Elektronikanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Elektronikanordnung (10) zumindest einen Kühlkörper umfasst, wobei der erste Schaltungsträger (14) oder der zweite Schaltungsträger (16), vorzugsweise der erste Schaltungsträger (14) und der zweite Schaltungsträger (16), mit einer vom Halbleiterbauelement (12) abgewandten Seite des Schaltungsträgers (14, 16) mit dem Kühlkörper thermisch leitfähig verbunden ist. Verfahren zum Ausbilden einer Elektronikanordnung (10) mit einem ersten Schaltungsträger (14) und einem Halbleiterbauelement (12), wobei die Elektronikanordnung (10) insbesondere nach einem der Ansprüche 1 bis 12 ausgebildet ist, wobei zumindest ein Kontaktierungselement (18, 20) mit dem ersten Schaltungsträger (14) kontaktiert, insbesondere elektrisch leitfähig und/oder thermisch leitfähig kontaktiert, wird, dadurch gekennzeichnet, dass eine Mehrzahl von Pins (22) des zumindest einen Kontaktierungselements (18, 20) mit einem mittleren Durchmesser zwischen 100 pm und 2000 pm hergestellt werden. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Pins (22) mit einer mittleren Höhe zwischen 200 pm und 3000 pm und/oder zueinander parallel und/oder senkrecht zu einer Oberfläche (32) des ersten Schaltungsträgers (14) ausgerichtet hergestellt werden. Verfahren nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Pins (22) auf den ersten Schaltungsträger (14) und/oder auf eine erste Kontaktfläche (24) des Halbleiterbauelements (12) und/oder auf einen zweiten Schaltungsträger (16) mittels eines additiven Herstellungsverfahrens aufgedruckt werden.
EP23813313.6A 2022-12-13 2023-11-22 Elektronikanordnung und verfahren zum ausbilden einer elektronikanordnung Pending EP4634978A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102022213499.0A DE102022213499A1 (de) 2022-12-13 2022-12-13 Elektronikanordnung und Verfahren zum Ausbilden einer Elektronikanordnung
PCT/EP2023/082632 WO2024125986A1 (de) 2022-12-13 2023-11-22 Elektronikanordnung und verfahren zum ausbilden einer elektronikanordnung

Publications (1)

Publication Number Publication Date
EP4634978A1 true EP4634978A1 (de) 2025-10-22

Family

ID=88969662

Family Applications (1)

Application Number Title Priority Date Filing Date
EP23813313.6A Pending EP4634978A1 (de) 2022-12-13 2023-11-22 Elektronikanordnung und verfahren zum ausbilden einer elektronikanordnung

Country Status (3)

Country Link
EP (1) EP4634978A1 (de)
DE (1) DE102022213499A1 (de)
WO (1) WO2024125986A1 (de)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5581043B2 (ja) * 2009-11-24 2014-08-27 イビデン株式会社 半導体装置及びその製造方法
DE102015205704B4 (de) 2015-03-30 2024-07-11 Robert Bosch Gmbh Kontaktanordnung und Verfahren zu Herstellung der Kontaktanordnung
EP3300105B1 (de) * 2016-09-26 2022-07-13 Infineon Technologies AG Leistungshalbleitermodul und verfahren zur herstellung eines leistungshalbleitermoduls
US11469206B2 (en) * 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
US11417593B2 (en) * 2018-09-24 2022-08-16 Intel Corporation Dies with integrated voltage regulators
WO2021022150A1 (en) * 2019-07-31 2021-02-04 Nootens Stephen P Aluminum nitride multilayer power module interposer and method
US20220375865A1 (en) * 2021-05-18 2022-11-24 Intel Corporation Microelectronic assemblies with glass substrates and magnetic core inductors

Also Published As

Publication number Publication date
DE102022213499A1 (de) 2024-06-13
WO2024125986A1 (de) 2024-06-20

Similar Documents

Publication Publication Date Title
DE102014213564B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102014111829B4 (de) Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien
DE10102621B4 (de) Leistungsmodul
EP3751605A1 (de) Elektronischer schaltkreis und verfahren zur herstellung eines elektronischen schaltkreises
DE10062108A1 (de) Leistungsmodul mit verbessertem transienten Wärmewiderstand
DE102011079708B4 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
EP0221399A2 (de) Leistungshalbleitermodul
DE102005008491B4 (de) Leistungs-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10130517C2 (de) Hochspannungsmodul und Verfahren zu dessen Herstellung
DE1815989A1 (de) Halbleiter-Anordnung
DE102005047567B3 (de) Leistungshalbleitermodul mit Isolationszwischenlage und Verfahren zu seiner Herstellung
WO2024002568A1 (de) Leistungselektronische baugruppe mit bestückbaren leistungsmodulen
DE4132947C2 (de) Elektronische Schaltungsanordnung
DE102014010373A1 (de) Elektronisches Modul für ein Kraftfahrzeug
DE102016214607B4 (de) Elektronisches Modul und Verfahren zu seiner Herstellung
DE10157362B4 (de) Leistungsmodul und Verfahren zu seiner Herstellung
WO2019063533A1 (de) Bauelement und verfahren zu dessen herstellung
WO2014139519A2 (de) Metall-keramik-substrat sowie verfahren zum herstellen eines metall-keramik-substrates
EP4634978A1 (de) Elektronikanordnung und verfahren zum ausbilden einer elektronikanordnung
WO2018037047A1 (de) Leistungsmodul, verfahren zur herstellung und leistungselektronikschaltung
EP3958302A1 (de) Bodenplatte für ein halbleitermodul und verfahren zum herstellen einer bodenplatte
DE102016211479A1 (de) Leistungsmodul
DE102015100868B4 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
WO2023094390A1 (de) Elektronisches bauelement und verfahren zum herstellen eines elektronischen bauelements
EP4189738A1 (de) Elektronisches schaltungsmodul

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20250714

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC ME MK MT NL NO PL PT RO RS SE SI SK SM TR

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)