EP3794578A1 - Visual display unit for processing a double input signal - Google Patents

Visual display unit for processing a double input signal

Info

Publication number
EP3794578A1
EP3794578A1 EP19737162.8A EP19737162A EP3794578A1 EP 3794578 A1 EP3794578 A1 EP 3794578A1 EP 19737162 A EP19737162 A EP 19737162A EP 3794578 A1 EP3794578 A1 EP 3794578A1
Authority
EP
European Patent Office
Prior art keywords
control block
display
matrix
control
pixels
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP19737162.8A
Other languages
German (de)
French (fr)
Inventor
Gunther Haas
Laurent CHARRIER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MICROOLED
Original Assignee
MICROOLED
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MICROOLED filed Critical MICROOLED
Publication of EP3794578A1 publication Critical patent/EP3794578A1/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
    • G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video

Definitions

  • the invention relates to the field of electronics, and more specifically to that of matrix display devices. It relates to a matrix display type LED, OLED or any other type.
  • This matrix display allows the dynamic or static display of images, or an overlay of these two types of display; to allow this dual display it includes a new architecture of each sub-pixel.
  • Matrix display systems which implement on each sub-pixel a different architecture depending on the type of static or dynamic display desired on the interface.
  • the device includes a data processing unit for adapting the signals for display on the display matrix. This post treatment of data allows for an overlay, but it is based on a dynamic display; therefore the energy consumption of the device remains important. Another device for superimposing images is described in US 2002/0093472.
  • an object of the present invention is to remedy, at least partially, the disadvantages of the prior art mentioned above by proposing a very low consumption display as for the static mode but which also allows the dynamic display (video mode) of very good quality.
  • This display should also allow a simple way to superimpose graphic images (in "overlay” mode) on images in video mode.
  • the problem is solved by using a matrix of elementary electroluminescent emitting zones which has two addressing modes: a first mode (called “video mode”) using a video type interface, preferably standardized, which allows display video images of good quality (with typically eight to ten bits of gray levels and a good refresh rate (also called refresh rate), typically between 30 Hz and 120 Hz, preferably between 60 Hz and 120 Hz) , but which does not need to keep the image in permanent memory, and a second mode (called "graphic mode”) using a data type interface, preferably standardized (for example of type SPI) which keeps in memory the image, knowing that this graphic mode requires only a small number of gray levels (for example one or two bits per sub-pixel), and that the stored image can either be displayed alone or superimposed on a video image entered in the display by the video interface.
  • video mode a first mode
  • video type interface preferably standardized, which allows display video images of good quality (with typically eight to ten bits of gray levels and a good refresh rate (also called refresh rate), typically
  • each elementary electroluminescent emitting zone may be a sub-pixel or a pixel.
  • Each elementary electroluminescent emitter zone has two independent memories: a static memory, advantageously of the SRAM type, intended for graphic data, and an analog dynamic memory for the data coming from the video stream; said dynamic memory can be a capacity.
  • the data is synchronous data, refreshed (updated) periodically, this refresh being typically controlled by a clock.
  • the image can be static and reprogrammed (ie updated) as needed (ie each elementary emitter zone can be refreshed by sending a new given only when the contents of its static memory will change following this recording of the new data in said static memory), or refreshed periodically.
  • each elementary emitter zone can be refreshed by sending a new given only when the contents of its static memory will change following this recording of the new data in said static memory, or refreshed periodically.
  • it is asynchronous data, which does not depend on a clock; in the second case it may be synchronous data.
  • the refresh rate of the image may be low, especially less than 0.1 Hz (or even 0 Hz); it is advantageously of the order of 0.1 Hz to 1 Hz, but can reach a frequency greater than 10 Hz.
  • updated data is recorded in all the static memories at the same time, even if for certain elementary emitter zones this updated data is identical to the previous data which is replaced by the newly recorded data.
  • the refresh rate can be fixed or variable.
  • the refresh rate of the graphic data is independent of that of the video data; it is advantageously lower, but may also be greater.
  • the subject of the invention is an electroluminescent display device comprising:
  • a matrix of electroluminescent pixels formed of a plurality of pixels deposited on a substrate, in a matrix arrangement in rows and columns, each pixel being formed of at least one elementary emitter zone;
  • a first control block configured to control a stream of graphical and / or alphanumeric data capable of being displayed on said matrix of electroluminescent pixels by using the static memory of the pixel;
  • a second control block configured to control a video data stream capable of displaying on said pixel array using the dynamic memory of the pixel;
  • each elementary emitter zone is connected to a static memory, addressed by said first control block, and to a dynamic memory, addressed by said second control block;
  • said first and second control blocks are configured to display alternately or simultaneously data on the same array of electroluminescent pixels.
  • Said first and second control blocks are configured to be able to display on the pixel matrix only the video data stream, or only the flow of graphical and / or alphanumeric data, or else to overlay said graphic and / or alphanumeric data stream video data stream.
  • Said first control block is configured to send images to the matrix of the static memories of the pixels, for example via a first system of "select" lines and "data” columns.
  • the first control block may include a clock or be controlled by a clock.
  • Said second control block is configured to send:
  • the second control block must include a clock or be controlled by a clock, the video data stream being a synchronous data stream.
  • each elementary emitter zone comprises a dynamic memory, preferably a capacity, intended for video data.
  • Each elementary emitting zone is connected to at least one, and preferably several (for example two or three), static memories, preferably of the SRAM type, destined for the static display. or with a lower refresh rate and / or with a lower number of intensity levels; these data may be graphical and / or alphanumeric data, static images or video data with a temporal and / or visual resolution lower than the video data passing through the dynamic memory.
  • said first and second control blocks are configured so that said first control block has a number of bits of emission intensity levels lower than that of said second control block.
  • said first control block is configured on three to eight bits of emission intensity levels, and / or said second control block is configured on at least eight bits of emission intensity levels; for example the second control block can be configured on ten, twelve or even fourteen bits of transmission level.
  • said second control block has a refresh rate higher than that of said first control block. This refresh rate is preferably at least 25 Hz, more preferably at least 30 Hz, still more preferably at least 60 Hz, and optimally at least 90 Hz, and / or said second unit.
  • control unit comprises a memory unit for storing said graphic and / or alphanumeric data for a static display.
  • Figure 1 is a general view of the architecture of the display element illustrating an installation for displaying a video stream and / or graphics data.
  • Figure 2a is a general view of the architecture of the display element illustrating an installation for displaying a video stream.
  • Figure 2b is a general view of the architecture of the display element illustrating an installation for displaying a graphical data.
  • Fig. 3 is a representation of the electrical scheme of a sub-pixel for the first embodiment.
  • FIG. 4 is a representation of the electrical diagram of a sub-pixel for the second embodiment.
  • Fig. 5 is a representation of the electrical scheme of a sub-pixel for the third embodiment.
  • FIG. 6 is a timing diagram of transmission duration control signals applied to the inputs S1 to S4 of the pixel circuits.
  • Figure 7 is a representation of the electrical diagram of a sub-pixel having an alternative embodiment.
  • FIG. 1 relates to two different display modes that are implemented on a matrix of single electroluminescent elementary emitter zones, which carries the reference 38 in FIG.
  • This may be in particular an OLED pixel matrix, and the present description refers to this case, knowing that the present invention also applies to a matrix of electroluminescent pixels using inorganic semiconductors or light-emitting diodes ( LED).
  • each elementary emitter zone generally corresponds to one pixel; for a color screen each pixel is broken down into several individually addressed sub-pixels, and it is these sub-pixels that then correspond to the elementary emitter zones.
  • FIG. 1 depicts a general view of the architecture of an installation 1 according to the invention which is provided with two separate image channels, namely a so-called video channel (with an incoming digital data stream) and a voice channel. so-called graphical data (with an incoming flow of digital data). These two paths are connected in the pixel only; each of the video and graphics channels has its own addressing system and a separate wiring at the level of the elementary emitter zone.
  • This architecture is designed to control each elementary elementary emitter zone (i.e. each OLED sub-pixel) in constant current, but it can also be applied to a voltage control, with minor modifications (not shown in the figures).
  • the incoming digital video signal is transformed into an analog signal corresponding to the gray levels by means of a system that includes a counter, a current source, a reference voltage generator, and optionally a correction table, associated with comparators at the level of the columns.
  • the analog video signal thus obtained is stored temporarily in a dynamic memory associated with the elementary emitter zone.
  • the graphics data channel addresses a matrix of SRAM direct access digital random access memory by means of a write procedure (and optionally also read) for this type of memory.
  • the video block of the device comprises a counter (for example eight bits) and a comparator at the end of each column which compares the values of the counter with the video data.
  • the meter feeds a weighted current source system (ie a reference voltage generator).
  • a weighted current source system ie a reference voltage generator.
  • the reference voltage of the generator is transferred first to the buffer buffer of the column, and then during the next cycle in the elementary emitter zone, via the column .
  • the reference voltage generator generates a voltage which introduces into the elementary emitter zone a current proportional to the value applied to the input.
  • FIG. 2a shows the circuit of the video channel for displaying a video stream 31 on the matrix of electroluminescent pixels 38.
  • This figure shows a first block called control block 2 which will not be used in this display mode and whose operation will be explained below in relation to the second display mode.
  • It is a second block 3 which allows the management of the video stream 31 until it is displayed on the pixel matrix 38.
  • Said video stream 31, which is a digital data stream is sent to a horizontal shift register demultiplexer 34 then to a digital comparator 35 (which generates an analog data stream) then to a sampling and holding circuit 36 and finally to the vertical gates of the pixel matrix 38.
  • a control signal 32 is sent to a sequencer 33 which supplies a line control element 37 (typically a vertical shift register or a demultiplexer) which gives the commands on the horizontal lines of the pixel matrix 38.
  • a line control element 37 typically a vertical shift register or a demultiplexer
  • a reference voltage generator unit 4 generates the reference voltage. It comprises an eight-bit counter module 41 which sends a signal 45 to a table of correspondence 42 (known by the acronym “LUT” for "Look-Up Table”), optional but recommended, which allows non-linear encoding.
  • the value from the look-up table 42 is transmitted to a 10-bit coded reference voltage generator 44.
  • the latter comprises another input for bringing a current source 43 weighted on ten bits.
  • the outgoing reference voltage 47 of the voltage generator 44 supplies the sampling and holding circuit 36 of the second control block 3.
  • the operation related to FIG. 1 is based on a digital video data stream 31 which is transformed by a set of digital comparator 35, counter 41, correspondence table 42 (optional) and reference voltage generator 44 into a signal analog to the end of each column and transmitted to the matrix of pixels 38.
  • This type of flow requires fast processing for instant display.
  • the video stream 31 is decomposed by the demultiplexer 34 to address to each pixel of the pixel array 38 the information to be displayed.
  • the sequencer 33 transmits to the vertical shift register 37 the order to display the information on each pixel. This order is based on a control signal 32 which can be of the type:
  • HSELNC Horizontal Synchronization
  • VSELCH Vertical synchronization
  • FIG. 2b is a general view of the architecture illustrating an installation 1 allowing the display of a graphic data item on said matrix of electroluminescent pixels 38.
  • This architecture comprises a first control block 2, mentioned above, which comprises a serial data bus 121 transmitted to a module 122 capable of decoding the signals and sending them to a signal processor 123 for decoding the signals and sending them to the static memories of the pixel matrix 38, in a known manner and used in memory circuits.
  • Said signal processor 137 is a control unit that generates the signal lines and columns for the first control block 2. It can be a signal generator or a microcontroller or, for more systems complex, of a microprocessor.
  • the first control block 2 sends the data signal 131 graphics and / or alphanumeric to the table 132 of the second control block 3.
  • the addressing table 132 is a horizontal addressing table which controls the addressing of the columns of the matrix of electroluminescent pixels 38; it also receives the horizontal addressing signal 133.
  • the second control block 3 furthermore comprises a line control element 137 (vertical addressing table) which receives the vertical addressing signal 134 which controls the addressing of the lines of the electroluminescent display 38.
  • the pixel matrix 38 also receives a reference voltage from unit 4 called the reference voltage generation unit.
  • This last unit 4 comprises a reference voltage generator 44, a source module of current 43 and, optionally, a Pulse Width Modulation Type PWM signal generator (PWM, Pulse Width Modulation) 145.
  • PWM Pulse Width Modulation Type PWM signal generator
  • the operation related to FIG. 2b results from digital processing in a slow display process and implementing at the pixel level an SRAM type memory.
  • the information is decomposed in the first control block 2, the set of information, data 131 and addressing 133, 134, makes it possible to display the graphic data on the matrix of pixels 38.
  • the reference voltages 147 (here V ref , V refi and V ref 2) are generated by a reference voltage generator 44. They define the value of the current or of the output voltage of the transistors whose gate they drive, and therefore of the current or of the voltage on the pixel matrix 38. The reference voltages are therefore common to the matrix of electroluminescent pixels and give continuous signals to define gray levels.
  • FIGS. 1, 2a and 2b correspond to modes of implementation for a dynamic or static display which are distinguished by their management of the data flow and by the refresh rate of the information displayed on the pixel matrix.
  • the architecture of the device according to the invention combines these two functions on the same matrix of pixels 38.
  • the architecture of the pixel matrix 38 comprises a plurality of pixels aligned horizontally and vertically.
  • each pixel comprises four subpixels as elementary emitter zones; said subpixel may be mainly red, green and blue, while the fourth subpixel may be a complement in white or any other color. It can obviously provide only three sub-pixels per pixel, or it can be expected that each pixel is formed of a single elementary emitter zone.
  • each elementary electroluminescent emitting zone has two independent memories: a static memory, intended for the graphic data, and a dynamic memory, intended for data from the video stream.
  • FIGS. 3, 4, 5 and 7 show circuit embodiments at an elementary electroluminescent emitting zone, the structure and operation of which, in particular with respect to static or dymanic memory units, will be explained in FIG. larger detail below.
  • FIG. 3 shows the electrical diagram 200 of a single elementary emitter zone 290 (which may be a sub-pixel) according to a first embodiment.
  • the circuit comprises three parts, one for the dynamic part 270, another for the static part 280, and the display on the sub-pixel 290.
  • the dynamic part 270 of the circuit comprises the arrival of the analog video stream 31 and a selection voltage 47 coming from the sequencer 33 on the gate of a transistor SW1 205.
  • the cathode of the transistor 205 supplies a capacitor 210 and the gate of a TANAI transistor 215.
  • the anode of the TANAI transistor 215 is connected to a voltage VANA.
  • the cathode of the TANAI transistor 215 is connected to the sub-pixel 290 of display.
  • This sub-pixel consists of a transistor SW2 220 connected to an OLED element 225.
  • the transistor SW2 220 is also optional and allows for example to modulate the emission of the OLED element 225.
  • the static portion 280 of the circuit (circled in FIG. 3 with a dotted line), intended for displaying graphical data, consists of a transistor T ANA 235 in series with a transistor SW3 245 in parallel with a transistor T ANA 3,240, this denier in series with a transistor SW4 250.
  • the anodes of T A NA2 235 and TANA3 240 are connected to the anode of TANAI 215 and the cathodes of SW3 245 and SW4 250 are connected to the cathode of SW2 220 or TANAI 215 (when SW2 is optional).
  • Each of the gates of T A NA2 235 and T A NA3 240 is connected to the reference voltage V re f 147.
  • Each of the gates of the two transistors SW3 245 and SW4 250 is controlled by an SRAM cell memory function 255, 260.
  • the memory cell is typically of type six transistors. In the diagram, only the BL ("Bit line”) and WL ("word line”) inputs, which are respectively fed by the line addressing signal 134 (vertical addressing signal) and the data line 131, are used.
  • the programming of the memory is done by establishing a digital signal, ⁇ 'or T on the column BL and its opposite digital signal ⁇ ' or ⁇ 'on the column BLB ("Bit Line Bar") of each SRAM cell. Then a pulsed signal, generally positive, on the signal WL ("Word Line”) just record the signals BL and BLB in the memory of the SRAM type cell.
  • the circuit according to FIG. 3 can be used in three different ways.
  • the first use is the video mode, which essentially involves the dynamic portion 270, i.e., the memory is leveled 0 throughout the array, and data is transmitted by the video interface only; in other words the pixel is controlled only by the video data channel.
  • a video stream 31 feeds the anode SW1 205.
  • the transistor turns on only when the voltage V is enabled iect to turn on the display subpixel 290.
  • the capacitor CS 210 is optional but highly recommended: it allows limit the overload as well as the maintenance of the voltage during a period of time on the power supply at the terminals of TANAI 215; so it acts as dynamic memory.
  • this capacitor 210 may be functionally substituted by the gate capacitance of the transistor A NAI 215, especially in the case where the refresh rate of the video stream is sufficiently high. Since the static part 280 is not powered in this video operating mode, no current flows in this part.
  • the second use is the graphic mode which essentially involves the static part 280.
  • the memory function of the SRAM 245,250 cells makes it possible to keep the transistors SW3 245 and SW4 250 open or closed.
  • the controlled openings of SW3 245 and SW4 250 allow the passage of the reference voltage V ref 147 to the OLED element 225.
  • Mode 00 When the two transistors SW3 245 and SW4 250 are not conducting, the current flowing in the circuit is zero, as previously mentioned in the pure dynamic mode.
  • Mode 01 The transistor SW4 250 is on, the relative current is sent to the display device of the sub-pixel 290.
  • Mode 10 The transistor SW3 245 is on, the relative current is sent to the display device of the sub-pixel 290.
  • Mode 1 1 the transistors SW3 245 and SW4 250 are on, the relative current is sent to the sub-pixel display device 290.
  • the third use is a mixed mode called superposition: it applies both a video signal by the dynamic channel 270 and a graphic signal by the static part 280.
  • the current in the OLED therefore corresponds to the superposition of the two signals; the display of the sub-pixel 290 is controlled by the converter formed by T A NA2 235 in series with SW3 245 and TANA3 240 in series with SW4 250 as well as TANAI 215.
  • FIG. 3 proposes an advantageous embodiment of a four-level display (two bits) for the graphic part by using two SRAM 255,260 type memory cells; it may comprise complementary memory cells (for example 3, 4 or 5 SRAM cells) which will increase the capacity of the analog to digital converter in number of bits and therefore of possible modes.
  • the architecture shown above is designed to power the OLED 225 in constant current, however it can also be applied to a voltage supply with minor modifications.
  • Figure 4 depicts a second embodiment 300 of the arrangement at one of the subpixels.
  • the circuit comprises three parts, one for the dynamic part 370, one for the static part 380, and one for the sub-pixel display 390.
  • the dynamic part 370 comprises the arrival of the analog video signal 31 on the the anode and a line selection voltage 47 on the gate of a transistor SW1 305.
  • the cathode of the transistor 305 supplies a capacitor 310 (acting as dynamic memory) and the gate of another transistor TANA 315.
  • the anode of transistor TANAI 315 is connected to a voltage V ana .
  • the cathode of the TANAI transistor 315 is connected to the sub-pixel display 390.
  • the latter comprises a transistor SW2320 (optional) connected to an assembly comprising the OLED element 325.
  • the static part 380 (surrounded in FIG. 4 by a dotted line) consists of two transistors SW3 345 and SW4 350 which are connected by their cathode to that of the transistor SW1 305.
  • the anode of these two transistors is respectively connected respectively at a reference voltage 147 V refi and V ref 2.
  • Each of the gates of the two transistors SW3 and SW4 is controlled by a memory function of the SRAM cell type 355,360.
  • the memory cell is of type 6 or more transistors.
  • the inputs BL ("Bit Line") and WL (“Word Line”) are respectively fed by the line address 134 and the data line 131.
  • the circuit according to FIG. 4 can be used in three different ways.
  • a first mode of use only the dynamic part 370 of the circuit is used.
  • a video stream 31 feeds the anode SW1 305.
  • the transistor turns on only when the voltage V seiect allows it to turn on the display portion 390.
  • the capacitor CS 310 allows the maintaining the voltage for a period of time on the power supply of the gate of TANAI 315.
  • the static part 380 is not powered, no voltage flows in this part.
  • a second mode of use only the static part 380 of the circuit is used.
  • the memory function of the SRAM 345,350 cells makes it possible to keep the transistors SW3 345 and SW4 350 open or closed.
  • the display part 390 reacts to the different voltages applied to TANA 315, as indicated for example in the table above.
  • the voltage state of the gate of the transistor T A NA is not necessarily known and it can be in a case of high impedance, in which case the transistor remains blocked.
  • the Applicant proposes to use a Vseiect voltage to initialize the TANA transistor. To do this in the case of a graph only mode, the voltage V IECT is not controlled by the sequencer 33 but comes from the generating unit of the reference voltage 4.
  • the signal of the voltage V is iect makes it possible to reset the transistor TANA before each write in the memory cells.
  • the third mode of use is a mixed mode called superposition, which involves both the static portion 280 and the dynamic portion 270 of the circuit.
  • the display of the sub-pixel 290 is controlled by the converter formed by T A NA 315.
  • the display portion 390 passes both the video signal 31 and the stream from the different memory cells 355,360.
  • circuits are described in which the display of sub-pixels 290 is current-driven, but the circuits can be voltage-controlled with minor modifications.
  • Figure 5 depicts the third embodiment 400 of the arrangement of the circuit at one of the subpixels, for a particular case with four gray level bits.
  • the circuit comprises three parts, a first part 470 for the dynamic display, a second part 480 for the static display, and a third part for the display on the sub-pixel 490.
  • the dynamic part 470 comprises the arrival of the signal Analog video 31 on the anode of a transistor SW2 405 and a line selection voltage 47 on the gate of the transistor SW2 405.
  • the cathode of the transistor 405 supplies a capacitor 410 (acting as dynamic memory) and the gate of a transistor T A NA 415.
  • the anode of the transistor TANA 415 is connected to a voltage V A NA.
  • the cathode of the TANA transistor 415 is connected to the subpixel display 490.
  • the latter consists of a transistor SW2 420 connected to the OLED element 425.
  • the static part 480 (circled in FIG. 5 of a line dotted line) consists of a transistor SW1 435 which is connected by its cathode to the gate of transistor T A NA 415.
  • the anode of transistor SW1 435 is connected to a reference voltage V re f 147.
  • the cathode of transistor SW1 435 is controlled by five signals from of the anode of transistors 440, 445, 450, 455, 460 arranged in parallel.
  • the four control signals 146, S1, S2, S3, S4 control the gates of the four transistors 440, 445, 450, 455 which allow the transmission data from the cell memories 441, 446, 451, 456 respectively disposed on their anode to the gate of SW1 435.
  • the fifth transistor 460 is connected by its cathode to the anode of SW1 435 and comprises a VANA analog power supply on its anode and a signal V reS and on its gate.
  • the memory cell may be of the type with six or more transistors.
  • the subpixel 425 of the display portion 480 operates at a single luminance level, it is therefore by controlling the emission time of the latter that the gray levels are achieved.
  • the circuit according to FIG. 5 can be used in three different ways. According to a first mode of use only the dynamic part 470 of the circuit is used. A video stream 31 feeds the anode SW2 405. The transistor turns on only when the voltage Vseiect (from the module 33) allows it to turn on the display portion 490.
  • the capacitor CS 410 allows the maintenance of the voltage during a time on the power supply to the terminal of TANA 415.
  • the static part 480 transmits the signals S1, S2, S3 and S4 with a logic level of 1, and the level of the memory cells then has no effect on the voltage the sampling capacity of the capacitor CS 410 and therefore on the video signal 31.
  • the static part 480 of the circuit is used.
  • the writing in the memory cells 441, 446, 451, 456 is completely random.
  • the signal refresh rate must be greater than 85 Hz or less than 12 ms. It is preferable to use an even higher frequency, around 120 Hz, to limit the interference concerning the writing and transmission times of the memory cells.
  • the voltage state of the gate of the TANA transistor is not necessarily known and it can be in a case of high impedance, in which case the transistor remains blocked.
  • the Applicant proposes to use a Vseiect voltage to initialize the TANA transistor.
  • the voltage V IECT is not controlled by the sequencer 33 but comes from the generator 44 reference voltage 147.
  • the signal of the voltage V is iect makes it possible to reset the transistor TANA before each write in the memory cells.
  • the third mode of use is a mixed mode called superposition, which involves both the static portion 480 and the dynamic portion 470 of the circuit.
  • the dynamic portion 270 sends the video signal 31 to the sampling capacity CS 410.
  • the voltage level on the capacitor can be forced by the data from the cell memories 441, 446, 451, 456 which will force the display of the part.
  • the voltage V is iect takes the characteristics of the signal of the sequencer 33 through the vertical shift register 37.
  • FIG. 6 describes a timing diagram of control signals 146 of the transmission duration applied to the inputs S1 to S4 of the pixel circuits for blocking the transistor TANA between two conductions.
  • This chronogram is presented as an example. It comprises four gray level bits modulated by the four control signals 146, S1, S2, S3, S4.
  • the timing diagram describes the control signals S1, S2, S3, S4 by gray level bit.
  • the transmission time generated by S1 corresponds to the first gray level, S2 to the second gray level bit to S4.
  • the maximum luminance is reached if S1, S2, S3 and S4 are at 1.
  • the control signals 146 which control S1, S2, S3, S4 are generated by the generator unit of the reference voltage 4 and more particularly by the pulse width modulated signal generator (abbreviated MLI) 145.
  • MLI pulse width modulated signal generator
  • Figure 6 also shows the signal of voltage V se iect. This modulated signal makes it possible to reset the gate of T A NA before each write in the memory cells. This signal applies to the last two embodiments.
  • the diagram shown provides an advantageous embodiment, it may however be composed of complementary memory cells to increase the number of gray levels.
  • Figure 7 shows a variant 500 of the first embodiment but may be declined in the three embodiments.
  • This variant consists of adding a memory cell 505 connected to the gate of SW2 in each of the embodiments. Whatever the mode of polarization of the OLED, voltage or current, and whatever the embodiment using SRAM type memories, this memory cell can turn off the video data of the pixel to leave than the graphic way on the pixel. This modification makes it easier to implement the overlay mode.
  • All of the embodiments use reference voltages or intensities 47 which are ideally generated by the reference voltage generating unit 4. It is possible to generate these reference intensities or voltages locally through supply voltages or analog / digital converters. This choice involves integrating on each set of sub-pixel electrical elements to build these reference voltages.
  • All embodiments use current OLED control.
  • all represented transistors of the PMOS type must be replaced by NMOS transistors.
  • the voltage V A NA is typically of the order of 1.0 V to 3.3 V (for example 1.8 V)
  • the voltage V Cath is typically of the order of -2 V to -9 V (for example -8Volt).
  • the graphics data may have either priority (in the embodiment shown in Fig. 4) or overlap (in the embodiments shown in Figs. Figures 3, 5 and 7); in the latter case the currents in the OLED diode add up.
  • the transistor SW1 is open and therefore the graphic value is written on the capacitor CS and therefore takes precedence over the video signal.
  • the voltages V and V refi ref 2 may vary, which can in some cases cause a visible effect on the graphic display. This effect can be minimized if the impedance of the block 37 is much lower than that of the block 36, because in this case the control by the voltages V re fi and V re f2 takes over the control by the video voltages 305.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

The invention relates to an electroluminescent visual display unit (1) comprising: a matrix of electroluminescent pixels (38) formed from a plurality of pixels arranged on a substrate, in a matrix arrangement in lines and columns, each pixel being formed by at least one elementary emitting zone (225, 325, 425); a first control block (2) designed to control a graphic and/or alphanumeric data stream that can be displayed on said matrix of pixels (38); a second control block (3) designed to control a video data stream that can be displayed on said matrix of pixels (38); and a unit (4) for generating a reference voltage, said device being characterised in that: each elementary emitting zone is connected to a static memory, addressed by said first control block (2), and to a dynamic memory, addressed by said second control block (3); said first (2) and second (3) control blocks being designed to be able to display data alternately or simultaneously on the same matrix of pixels (38).

Description

DISPOSITIF D’AFFICHAGE PERMETTANT DE TRAITER UN DOUBLE SIGNAL  DISPLAY DEVICE FOR PROCESSING A DOUBLE SIGNAL
D’ENTREE  ENTRY
Domaine technique de l’invention Technical field of the invention
L’invention relève du domaine de l’électronique, et plus précisément de celui des dispositifs d’affichage matriciels. Elle concerne un afficheur matriciel de type LED, OLED ou tout autre type. Cet afficheur matriciel permet l’affichage dynamique ou statique d’images, ou une superposition de ces deux types d’affichage ; pour permettre ce double affichage il comprend une nouvelle architecture de chaque sous pixel. The invention relates to the field of electronics, and more specifically to that of matrix display devices. It relates to a matrix display type LED, OLED or any other type. This matrix display allows the dynamic or static display of images, or an overlay of these two types of display; to allow this dual display it includes a new architecture of each sub-pixel.
Etat de la technique State of the art
On connaît des systèmes afficheurs matriciels qui mettent en œuvre sur chaque sous-pixel une architecture différente selon le type d’affichage statique ou dynamique souhaité sur l’interface.  Matrix display systems are known which implement on each sub-pixel a different architecture depending on the type of static or dynamic display desired on the interface.
La publication « Ultra High Resolution AMOLED » de Wacyk et al., parue dans Proc. SPIE 8042, Display Technologies and Applications for Defense, Security, and Avionics V; and Enhanced and Synthetic Vision 201 1 , 80420B (doi: 10.1 1 17/12.886520), décrit un circuit du type matrice active avec une architecture du type mémoire analogique. Ce type de circuit est bien adapté pour afficher des sources d’image vidéo, car ces circuits ont besoin d’un adressage périodique, de l’ordre de 25 Hz à 125 Hz, afin de ne pas perdre d’information. En revanche, dans ce circuit l’affichage statique engendre une consommation excessive car son architecture est dédiée à un affichage dynamique. D’un autre côté, la publication « Ultra-low Power OLED Microdisplay for Extended BatteryThe "Ultra High Resolution AMOLED" publication by Wacyk et al., Published in Proc. SPIE 8042, Display Technologies and Applications for Defense, Security, and Avionics V; and Enhanced and Synthetic Vision 201 1, 80420B (doi: 10.1.117 / 12.886520) discloses an active matrix type circuit with an analog memory type architecture. This type of circuit is well suited to display video image sources, because these circuits need periodic addressing, of the order of 25 Hz to 125 Hz, in order not to lose information. On the other hand, in this circuit the static display generates excessive consumption because its architecture is dedicated to a dynamic display. On the other hand, the publication "Ultra-low Power OLED Microdisplay for Extended Battery
Life » de Uwe Vogel et al., parue dans SID 2017 Digest, p. 1 125-1 128, décrit un circuit de matrice à cellule mémoire, de type SRAM (Static Random Access Memory). Dans ce circuit l’image est mémorisée dans une matrice de mémoire et l’état de cette dernière ne change que lorsque la donnée à afficher change. Ce type de circuit ne nécessite pas de rafraîchissement périodique, il s’agit d’un affichage statique qui est bien adapté à des affichages du type graphique. Ses avantages principaux sont la faible consommation pour des images statiques ou à faible taux de changement ainsi que la possibilité d’adresser la matrice directement par un microcontrôleur sans passer par un contrôleur vidéo. WO 2014/108741 décrit une méthode de superposition des deux modes statique et dynamique permettant de réaliser l’affichage d’une source dynamique ou statique sur le même afficheur. Le dispositif comprend une unité de traitement de données permettant d’adapter les signaux pour l’affichage sur la matrice d’affichage. Ce post traitement des données permet de réaliser une superposition, mais il se base sur un afficheur dynamique ; par conséquent la consommation énergétique du dispositif reste importante. Un autre dispositif permettant la superposition d’images est décrit dans US 2002/0093472. Life "by Uwe Vogel et al., Published in SID 2017 Digest, p. 1 125-1 128 discloses a memory cell matrix circuit of SRAM (Static Random Access Memory) type. In this circuit, the image is stored in a memory array and the state of the memory changes only when the data to be displayed changes. This type of circuit does not require periodic refresh, it is a static display that is well suited to displays of the graphic type. Its main advantages are the low consumption for static images or low rate of change as well as the possibility of addressing the matrix directly by a microcontroller without going through a video controller. WO 2014/108741 describes a method for superimposing the two static and dynamic modes for displaying a dynamic or static source on the same display. The device includes a data processing unit for adapting the signals for display on the display matrix. This post treatment of data allows for an overlay, but it is based on a dynamic display; therefore the energy consumption of the device remains important. Another device for superimposing images is described in US 2002/0093472.
Compte tenu de ce qui précède, un objectif de la présente invention est de remédier, au moins partiellement, aux inconvénients de l’art antérieur évoqués ci-dessus en proposant un afficheur à très faible consommation comme pour le mode statique mais qui permet également l’affichage dynamique (mode vidéo) de très bonne qualité. Cet afficheur devrait également permettre de façon simple de superposer des images graphiques (en mode « overlay ») sur des images en mode vidéo. In view of the foregoing, an object of the present invention is to remedy, at least partially, the disadvantages of the prior art mentioned above by proposing a very low consumption display as for the static mode but which also allows the dynamic display (video mode) of very good quality. This display should also allow a simple way to superimpose graphic images (in "overlay" mode) on images in video mode.
Objet de l’invention Object of the invention
Une solution évidente pour permettre la superposition d’images graphiques sur des images en mode vidéo serait l’utilisation d’un écran avec un circuit de type matrice SRAM et d’optimiser les niveaux et la vitesse d’adressage de la mémoire pour pouvoir afficher des images de qualité vidéo avec un taux de rafraîchissement adapté. Cette solution se heurte cependant à plusieurs difficultés. En particulier, pour afficher une image vidéo de bonne qualité il faut au minimum un codage sur huit bits, voire sur dix bits par sous-pixel. Cependant, avec les technologies CMOS actuellement disponibles (tranche de silicium de 200 mm, avec une résolution de 130 nm), cela conduit à des tailles de pixel beaucoup trop importantes. A titre d’exemple, un sous-pixel tel que décrit dans l’article de Vogel et al, cité ci-dessus, avec seulement quatre bits de niveaux mesure 12 pm x 12 pm, tandis que les écrans AMOLED tels que décrits dans la publication de Wacyk et al., citée ci-dessus, ont aujourd’hui des sous-pixels d’une taille de l’ordre de 4 pm x 4 pm.  An obvious solution to allow the overlay of graphic images on video mode images would be the use of a screen with an SRAM matrix type circuit and to optimize the levels and speed of memory addressing to be able to display Video quality images with a suitable refresh rate. This solution, however, faces several difficulties. In particular, to display a video image of good quality requires at least an encoding on eight bits, or even on ten bits per sub-pixel. However, with the CMOS technologies currently available (silicon wafer of 200 mm, with a resolution of 130 nm), this leads to much too large pixel sizes. By way of example, a subpixel as described in the Vogel et al article cited above, with only four level bits measuring 12 pm x 12 pm, while the AMOLED screens as described in FIG. published by Wacyk et al., cited above, today have sub-pixels of a size of the order of 4 pm x 4 pm.
Selon l’invention le problème est résolu en utilisant une matrice de zones émettrices électroluminescentes élémentaires qui présente deux modes d’adressage : un premier mode (appélé « mode vidéo ») utilisant une interface de type vidéo, de préférence standardisée, qui permet d’afficher des images vidéo de bonne qualité (avec typiquement huit à dix bits de niveaux de gris et un bon taux de rafraîchissement (appelé aussi fréquence de rafraîchissement), typiquement compris entre 30 Hz et 120 Hz, de préférence entre 60 Hz et 120 Hz), mais qui n’a pas besoin de garder en mémoire permanente l’image, et un deuxième mode (appelé « mode graphique ») utilisant une interface de type données, de préférence standardisée (par exemple de type SPI) qui garde en mémoire l’image, sachant que ce mode graphique ne nécessite qu’un petit nombre de niveaux de gris (par exemple un ou deux bits par sous-pixel), et que l’image mémorisée peut soit être affichée seule, soit superposée à une image vidéo rentrée dans l’afficheur par l’interface vidéo. On note que l’expression « niveau de gris » désigne ici un niveau d’intensité d’émission par une zone émettrice électroluminescente élémentaire, quelle que soit la couleur de cette émission. Chaque zone émettrice électroluminesecente élémentaire peut être un sous-pixel ou un pixel. Chaque zone émettrice électroluminescente élémentaire dispose de deux mémoires indépendantes : une mémoire statique, avantageusement de type SRAM, destinée aux données graphiques, et une mémoire analogique, dynamique, destinée aux données issues du flux vidéo ; ladite mémoire dynamique peut être une capacité. According to the invention the problem is solved by using a matrix of elementary electroluminescent emitting zones which has two addressing modes: a first mode (called "video mode") using a video type interface, preferably standardized, which allows display video images of good quality (with typically eight to ten bits of gray levels and a good refresh rate (also called refresh rate), typically between 30 Hz and 120 Hz, preferably between 60 Hz and 120 Hz) , but which does not need to keep the image in permanent memory, and a second mode (called "graphic mode") using a data type interface, preferably standardized (for example of type SPI) which keeps in memory the image, knowing that this graphic mode requires only a small number of gray levels (for example one or two bits per sub-pixel), and that the stored image can either be displayed alone or superimposed on a video image entered in the display by the video interface. We take note that the term "gray level" here designates a level of emission intensity by an elementary electroluminescent emitting zone, whatever the color of this emission. Each elementary electroluminescent emitting zone may be a sub-pixel or a pixel. Each elementary electroluminescent emitter zone has two independent memories: a static memory, advantageously of the SRAM type, intended for graphic data, and an analog dynamic memory for the data coming from the video stream; said dynamic memory can be a capacity.
Pour le mode vidéo les données sont des données synchrones, rafraîchies (actualisées) périodiquement, ce rafraîchissement étant typiquement contrôlé par une horloge. For the video mode the data is synchronous data, refreshed (updated) periodically, this refresh being typically controlled by a clock.
Pour le mode graphique l’image peut être statique et reprogrammée (c’est-à-dire actualisée) en tant que de besoin (c’est-à-dire chaque zone émettrice élémentaire peut être rafraîchie par l’envoi d’une nouvelle donnée uniquement lorsque le contenu de sa mémoire statique changera suite à cet enregistrement de la nouvelle donnée dans ladite mémoire statique), ou rafraîchie périodiquement. Dans le premier cas il s’agit de données asynchrones, qui ne dépendent pas d’une horloge ; dans le deuxième cas il peut s’agir de données synchrones.  For the graphic mode the image can be static and reprogrammed (ie updated) as needed (ie each elementary emitter zone can be refreshed by sending a new given only when the contents of its static memory will change following this recording of the new data in said static memory), or refreshed periodically. In the first case it is asynchronous data, which does not depend on a clock; in the second case it may be synchronous data.
Lorsque l’image graphique est rafraîchie périodiquement, le taux de rafraîchissement de l’image peut être faible, notamment inférieur à 0,1 Hz (voire même de 0 Hz) ; il est avantageusement de l’ordre de 0,1 Hz à 1 Hz, mais peut atteindre une fréquence supérieure à 10 Hz. Lors du rafraîchissement des données graphiques, on enregistre des données actualisées dans toutes les mémoires statiques à la fois, même si pour certaines zones émettrices élémentaires ces données actualisées sont identiques aux données précédentes qui sont remplacées par les données nouvellement enregistrées. La fréquence de rafraîchissement peut être fixe ou variable. La fréquence de rafraîchissement des données graphiques est indépendante de celle des données vidéo ; elle est avantageusement inférieure, mais peut aussi etre supérieure. When the graphic image is refreshed periodically, the refresh rate of the image may be low, especially less than 0.1 Hz (or even 0 Hz); it is advantageously of the order of 0.1 Hz to 1 Hz, but can reach a frequency greater than 10 Hz. When the graphics data are refreshed, updated data is recorded in all the static memories at the same time, even if for certain elementary emitter zones this updated data is identical to the previous data which is replaced by the newly recorded data. The refresh rate can be fixed or variable. The refresh rate of the graphic data is independent of that of the video data; it is advantageously lower, but may also be greater.
L’objet de l’invention est un dispositif d’affichage électroluminesecent comprenant : The subject of the invention is an electroluminescent display device comprising:
Une matrice de pixels électroluminescents formée d’une pluralité de pixels déposés sur un substrat, selon un arrangement matriciel en lignes et colonnes, chaque pixel étant formé d’au moins une zone émettrice élémentaire ;  A matrix of electroluminescent pixels formed of a plurality of pixels deposited on a substrate, in a matrix arrangement in rows and columns, each pixel being formed of at least one elementary emitter zone;
- un premier bloc de contrôle configuré pour contrôler un flux de données graphiques et/ou alphanumériques capable de s’afficher sur ladite matrice de pixels électroluminescents en utlisant la mémoire statique du pixel ; un second bloc de contrôle configuré pour contrôler un flux de données vidéo capable de s’afficher sur ladite matrice de pixels en utilsant la mémoire dynamique du pixel; a first control block configured to control a stream of graphical and / or alphanumeric data capable of being displayed on said matrix of electroluminescent pixels by using the static memory of the pixel; a second control block configured to control a video data stream capable of displaying on said pixel array using the dynamic memory of the pixel;
- une unité de génération d’une tension de référence,  a unit for generating a reference voltage,
caractérisé en ce que : characterized in that
- chaque zone émettrice élémentaire est reliée à une mémoire statique, adressée par ledit premier bloc de contrôle, et à une mémoire dynamique, adressée par ledit second bloc de contrôle ;  each elementary emitter zone is connected to a static memory, addressed by said first control block, and to a dynamic memory, addressed by said second control block;
- lesdits premier et deuxième bloc de contrôle sont configurés pour pouvoir afficher alternativement ou simultanément des données sur la même matrice de pixels électroluminescents.  said first and second control blocks are configured to display alternately or simultaneously data on the same array of electroluminescent pixels.
Lesdits premier et deuxième bloc de contrôle sont configurés pour pouvoir afficher sur la matrice de pixels seul le flux de données vidéo, ou seul le flux de données graphiques et/ou alphanumériques, ou encore pour superposer ledit flux de données graphique et/ou alphanumériques audit flux de données vidéo. Said first and second control blocks are configured to be able to display on the pixel matrix only the video data stream, or only the flow of graphical and / or alphanumeric data, or else to overlay said graphic and / or alphanumeric data stream video data stream.
Ledit premier bloc de contrôle est configuré pour envoyer des images vers la matrice des mémoires statiques des pixels, par exemple via un premier système des lignes « select » et de colonnes « data ». Said first control block is configured to send images to the matrix of the static memories of the pixels, for example via a first system of "select" lines and "data" columns.
Le premier bloc de contrôle peut comprendre une horloge ou être contrôlé par une horloge. Ledit deuxième bloc de contrôle est configuré pour envoyer :  The first control block may include a clock or be controlled by a clock. Said second control block is configured to send:
- un flux de données vidéo vers un registre à décalage horizontal qui contrôle le système d’adressage des colonnes prevues à cet effet de la matrice de pixels électroluminescents,  a video data stream to a horizontal shift register which controls the addressing system of the columns provided for this purpose of the matrix of electroluminescent pixels,
- un signal de commande vers un élément de pilotage de ligne qui contrôle le système d’adressage des lignes prevues à cet effet de la matrice de pixels électroluminescents,  a control signal to a line control element which controls the addressing system of the lines provided for this purpose of the matrix of electroluminescent pixels,
pour l’affichage dudit flux de données vidéo sur ladite matrice de pixels électroluminescents. Le deuxième bloc de contrôle doit comprendre une horloge ou être contrôlé par une horloge, le flux de données vidéo étant un flux de données synchrones. for displaying said video data stream on said matrix of electroluminescent pixels. The second control block must include a clock or be controlled by a clock, the video data stream being a synchronous data stream.
Selon l’invention, chaque zone émettrice élémentaire comprend une mémoire dynamique, de préférence une capacité, destinée aux données vidéo. Chaque zone émettrice élémentaire est reliée à au moins une, et de préférence à plusieurs (par exemple deux ou trois), mémoires statiques, de préférence de type SRAM, déstinée(s) à l’affichage statique ou avec un taux de rafraîchissement plus faible et/ou avec un nombre de niveaux d’intensité plus faible ; ces données peuvent être des données graphiques et/ou alphanumériques, des images statiques ou des données vidéo à résolution temporelle et/ou visuelle plus faible que le données vidéo passant par la mémoire dynamique. According to the invention, each elementary emitter zone comprises a dynamic memory, preferably a capacity, intended for video data. Each elementary emitting zone is connected to at least one, and preferably several (for example two or three), static memories, preferably of the SRAM type, destined for the static display. or with a lower refresh rate and / or with a lower number of intensity levels; these data may be graphical and / or alphanumeric data, static images or video data with a temporal and / or visual resolution lower than the video data passing through the dynamic memory.
Dans un dispositif préréfé de l’invention, lesdits premier et deuxième blocs de contrôle sont configurés de manière à ce que ledit premier bloc de contrôle présente un nombre de bits de niveaux d’intensité d’émission inferieure à celui dudit deuxième bloc de contrôle. Avantageusement ledit premier bloc de contrôle est configuré sur trois à huit bits de niveaux d’intensité d’émission, et/ou ledit deuxième bloc de contrôle est configuré sur au moins huit bits de niveaux d’intensité d’émission ; par exemple le deuxième bloc de contrôle peut être configuré sur dix, douze ou même quatorze bits de niveau d’émission. Avantageusement ledit second bloc de contrôle présente un taux de rafraîchissement supérieur à celui dudit premier bloc de contrôle. Ce taux de rafraîchissement est de préférence d’au moins 25 Hz, plus préférentiellement d’au moins 30 Hz, encore plus préférentiellement d’au moins 60 Hz, et de manière optimale d’au moins 90 Hz, et/ou ladite deuxième unité de contrôle comporte une unité de mémoire permettant de stocker lesdites données graphiques et/ou alphanumériques pour un affichage statique. In a preferefed device of the invention, said first and second control blocks are configured so that said first control block has a number of bits of emission intensity levels lower than that of said second control block. Advantageously said first control block is configured on three to eight bits of emission intensity levels, and / or said second control block is configured on at least eight bits of emission intensity levels; for example the second control block can be configured on ten, twelve or even fourteen bits of transmission level. Advantageously, said second control block has a refresh rate higher than that of said first control block. This refresh rate is preferably at least 25 Hz, more preferably at least 30 Hz, still more preferably at least 60 Hz, and optimally at least 90 Hz, and / or said second unit. control unit comprises a memory unit for storing said graphic and / or alphanumeric data for a static display.
Description des figures Description of figures
L’invention va être décrite ci-après, en référence aux dessins annexés, donnés uniquement à titre d’exemples non limitatifs, dans lesquels: The invention will be described below, with reference to the accompanying drawings, given solely by way of non-limiting examples, in which:
La figure 1 est une vue générale de l’architecture de l’élément d’affichage illustrant une installation permettant l’affichage d’un flux vidéo et/ou d’une donnée graphique.  Figure 1 is a general view of the architecture of the display element illustrating an installation for displaying a video stream and / or graphics data.
La figure 2a est une vue générale de l’architecture de l’élément d’affichage illustrant une installation permettant l’affichage d’un flux vidéo.  Figure 2a is a general view of the architecture of the display element illustrating an installation for displaying a video stream.
La figure 2b est une vue générale de l’architecture de l’élément d’affichage illustrant une installation permettant l’affichage d’une donnée graphique.  Figure 2b is a general view of the architecture of the display element illustrating an installation for displaying a graphical data.
La figure 3 est une représentation du schéma électrique d’un sous pixel pour le premier mode de réalisation.  Fig. 3 is a representation of the electrical scheme of a sub-pixel for the first embodiment.
La figure 4 est une représentation du schéma électrique d’un sous pixel pour le deuxième mode de réalisation.  FIG. 4 is a representation of the electrical diagram of a sub-pixel for the second embodiment.
La figure 5 est une représentation du schéma électrique d’un sous pixel pour le troisième mode de réalisation.  Fig. 5 is a representation of the electrical scheme of a sub-pixel for the third embodiment.
La figure 6 est un chronogramme de signaux de contrôle de la durée d’émission appliqués aux entrées S1 à S4 des circuits pixels. La figure 7 est une représentation du schéma électrique d’un sous pixel présentant une variante de réalisation. FIG. 6 is a timing diagram of transmission duration control signals applied to the inputs S1 to S4 of the pixel circuits. Figure 7 is a representation of the electrical diagram of a sub-pixel having an alternative embodiment.
Les références numériques suivantes sont utilisées dans la présente description  The following numerals are used in this specification
Description détaillée detailed description
La figure 1 relève de deux modes d’affichage différents qui sont implémentés sur une matrice de zones émettrices élémentaires électroluminescents unique, qui porte le repère 38 sur la figure 1 . Il peut s’agir notamment d’une matrice de pixels de type OLED, et la présente description se réfère à ce cas, sachant que la présente invention s’applique également à une matrice de pixels électroluminescents utilisant des semiconducteurs inorganiques ou des diodes électroluminescentes (LED). Pour une matrice de pixels d’un écran électromluminescent monochrome, chaque zone émettrice élémentaire correspond en général à un pixel ; pour un écran couleur chaque pixel se décompose en plusieurs sous-pixel à adressage individuel, et ce sont ces sous-pixels qui correspondent alors aux zones émettrices élémentaires.  FIG. 1 relates to two different display modes that are implemented on a matrix of single electroluminescent elementary emitter zones, which carries the reference 38 in FIG. This may be in particular an OLED pixel matrix, and the present description refers to this case, knowing that the present invention also applies to a matrix of electroluminescent pixels using inorganic semiconductors or light-emitting diodes ( LED). For a matrix of pixels of a monochrome electro-luminescent screen, each elementary emitter zone generally corresponds to one pixel; for a color screen each pixel is broken down into several individually addressed sub-pixels, and it is these sub-pixels that then correspond to the elementary emitter zones.
La figure 1 décrit une vue générale de l’architecture d’une installation 1 selon l’invention qui est dotée de deux voies d’images séparées, à savoir une voie dite vidéo (avec un flux entrant de données digitales) et une voie de données dites graphiques (avec un flux entrant de données digitales). Ces deux voies sont reliées dans le pixel uniquement ; chacune des voies video et graphique dispose de son propre système d’adressage et d’un câblage distinct au niveau de la zone émettrice élémentaire. Cette architecture est conçue pour commander chaque zone émettrice élémentaire élémentaire (i.e. chaque sous-pixel OLED) en courant constant, mais elle peut s’appliquer également à une commande en tension, moyennant des modifications mineures (non montrées sur les figures). Dans la voie vidéo, pour chaque zone émettrice élémentaire le signal vidéo digital entrant est transformé en un signal analogique correspondant aux niveaux de gris grâce à un système qui comprend un compteur, une source de courant, un générateur de tension de reference, et en option une table de correction, associé à des comparateurs au niveau des colonnes. Le signal vidéo analogique ainsi obtenu est mémorisé temporairement dans une mémoire dynamique associée à la zone émettrice élémentaire. La voie de données graphiques adresse une matrice de mémoire vive digitale à accès direct de type SRAM via une procédure d’écriture (et en option aussi de lecture) pour ce type de mémoire.  FIG. 1 depicts a general view of the architecture of an installation 1 according to the invention which is provided with two separate image channels, namely a so-called video channel (with an incoming digital data stream) and a voice channel. so-called graphical data (with an incoming flow of digital data). These two paths are connected in the pixel only; each of the video and graphics channels has its own addressing system and a separate wiring at the level of the elementary emitter zone. This architecture is designed to control each elementary elementary emitter zone (i.e. each OLED sub-pixel) in constant current, but it can also be applied to a voltage control, with minor modifications (not shown in the figures). In the video channel, for each elementary emitter zone, the incoming digital video signal is transformed into an analog signal corresponding to the gray levels by means of a system that includes a counter, a current source, a reference voltage generator, and optionally a correction table, associated with comparators at the level of the columns. The analog video signal thus obtained is stored temporarily in a dynamic memory associated with the elementary emitter zone. The graphics data channel addresses a matrix of SRAM direct access digital random access memory by means of a write procedure (and optionally also read) for this type of memory.
Plus précisément, le bloc vidéo du dispositif comprend un compteur (par exemple huit bits) et un comparateur au bout de chaque colonne qui compare les valeurs du compteur avec la donnée video. En meme temps, le compteur alimente un système de sources des courant pondérées (à savoir un générateur de tensions de référence). Quand les valeurs du compteur et de la donnée video sont égales, la tension de référence du générateur est transférée d’abord dans la mémoire tampon (buffer) de la colonne, et ensuite pendant le cycle suivant dans la zone émettrice élémentaire, via la colonne. Entre le compteur et le générateur de tension de référence, il peut y avoir une table de conversion pour appliquer une correction non-lineaire (facteur de gamma) ; dans ce cas il peut etre utile d’avoir un nombre de bits supérieur dans le générateur de tension de référence. More specifically, the video block of the device comprises a counter (for example eight bits) and a comparator at the end of each column which compares the values of the counter with the video data. At the same time, the meter feeds a weighted current source system (ie a reference voltage generator). When the values of the counter and the video data are equal, the reference voltage of the generator is transferred first to the buffer buffer of the column, and then during the next cycle in the elementary emitter zone, via the column . Between the meter and the reference voltage generator, there may be a conversion table for applying a nonlinear correction (gamma factor); in this case it may be useful to have a higher number of bits in the reference voltage generator.
Le générateur de tension de référence génère une tension qui introduit dans la zone émettrice élémentaire un courant proportionnel à la valeur appliqué à l’entrée.  The reference voltage generator generates a voltage which introduces into the elementary emitter zone a current proportional to the value applied to the input.
La figure 2a montre le circuit de la voie vidéo permettant l’affichage d’un flux vidéo 31 sur la matrice de pixels électroluminescents 38. Cette figure montre un premier bloc appelé bloc de contrôle 2 qui ne sera pas utilisé dans ce mode d’affichage et dont le fonctionnement sera expliqué ci-dessous en relation avec le deuxième mode d’affichage. C’est un second bloc 3 qui permet la gestion du flux vidéo 31 jusqu’à son affichage sur la matrice de pixels 38. Ledit flux vidéo 31 , qui est un flux de données numériques, est envoyé vers un démultiplexeur de registre à décalage horizontal 34 puis vers un comparateur numérique 35 (qui génère un flux de données analogiques) puis vers un circuit d’échantillonnage et de maintien 36 et enfin vers les portes verticales de la matrice de pixels 38. Dans ce second bloc 3, un signal de commande 32 est envoyé à un séquenceur 33 qui permet d’alimenter un élément de pilotage de ligne 37 (typiquement un registre à décalage vertical ou un démultiplexeur) qui donne les ordres sur les lignes horizontales de la matrice de pixels 38. FIG. 2a shows the circuit of the video channel for displaying a video stream 31 on the matrix of electroluminescent pixels 38. This figure shows a first block called control block 2 which will not be used in this display mode and whose operation will be explained below in relation to the second display mode. It is a second block 3 which allows the management of the video stream 31 until it is displayed on the pixel matrix 38. Said video stream 31, which is a digital data stream, is sent to a horizontal shift register demultiplexer 34 then to a digital comparator 35 (which generates an analog data stream) then to a sampling and holding circuit 36 and finally to the vertical gates of the pixel matrix 38. In this second block 3, a control signal 32 is sent to a sequencer 33 which supplies a line control element 37 (typically a vertical shift register or a demultiplexer) which gives the commands on the horizontal lines of the pixel matrix 38.
Une unité de génération de tension de référence 4 génère la tension de référence. Elle comprend un module compteur à huit bits 41 qui envoie un signal 45 à une table de correspondance 42 (connue sous le sigle « LUT » pour « Look-Up Table »), optionnelle mais recommandée, qui permet un encodage non linéaire. La valeur provenant de la table de correspondance 42 est transmise vers un générateur de tension de référence 44 codé sur dix bits. Ce dernier comprend une autre entrée permettant d’amener une source de courant 43 pondérée sur dix bits. La tension de référence sortant 47 du générateur de tension 44 alimente le circuit d’échantillonnage et de maintien 36 du second bloc de contrôle 3. A reference voltage generator unit 4 generates the reference voltage. It comprises an eight-bit counter module 41 which sends a signal 45 to a table of correspondence 42 (known by the acronym "LUT" for "Look-Up Table"), optional but recommended, which allows non-linear encoding. The value from the look-up table 42 is transmitted to a 10-bit coded reference voltage generator 44. The latter comprises another input for bringing a current source 43 weighted on ten bits. The outgoing reference voltage 47 of the voltage generator 44 supplies the sampling and holding circuit 36 of the second control block 3.
Le fonctionnement lié à la figure 1 se base sur un flux de données vidéo 31 numérique qui est transformé par un ensemble de comparateur numérique 35, compteur 41 , table de correspondance 42 (optionnelle) et générateur de tension de référence 44 en un signal analogique au bout de chaque colonne et transmis à la matrice de pixels 38. Ce type de flux nécessite un traitement rapide pour un affichage instantané. Le flux vidéo 31 est décomposé par le démultiplexeur 34 pour adresser à chaque pixel de la matrice de pixels 38 l’information à afficher. Le séquenceur 33 transmet au registre à décalage vertical 37 l’ordre d’afficher l’information sur chaque pixel. Cet ordre est basé sur un signal de commande 32 qui peut être du type : The operation related to FIG. 1 is based on a digital video data stream 31 which is transformed by a set of digital comparator 35, counter 41, correspondence table 42 (optional) and reference voltage generator 44 into a signal analog to the end of each column and transmitted to the matrix of pixels 38. This type of flow requires fast processing for instant display. The video stream 31 is decomposed by the demultiplexer 34 to address to each pixel of the pixel array 38 the information to be displayed. The sequencer 33 transmits to the vertical shift register 37 the order to display the information on each pixel. This order is based on a control signal 32 which can be of the type:
• Pixel Clock (PCLK) : l'horloge de pixel change sur chaque pixel.  • Pixel Clock (PCLK): The pixel clock changes on each pixel.
• Synchronisation horizontale (HSYNC) : C'est un signal spécial qui indique qu'une ligne de la trame est transmise.  • Horizontal Synchronization (HSYNC): This is a special signal that indicates that a line of the frame is being transmitted.
• Synchronisation verticale (VSYNC) : Ce signal est transmis après le transfert de toute la trame. Ce signal est souvent un moyen d'indiquer qu'une trame entière est transmise.  • Vertical synchronization (VSYNC): This signal is transmitted after the transfer of the entire frame. This signal is often a means of indicating that an entire frame is transmitted.
La figure 2b est une vue générale de l’architecture illustrant une installation 1 permettant l’affichage d’une donnée graphique sur ladite matrice de pixels électroluminescents 38. Cette architecture comprend un premier bloc de contrôle 2, mentionné ci-dessus, qui comprend un bus de données en série 121 transmises vers un module 122 apte à décoder les signaux et à les envoyer vers un processeur de signal 123 permettant de décoder les signaux et de les envoyer vers les mémoires statiques de la matrice de pixels 38, de manière connue et utilisée dans les circuits de mémoire. Ledit processeur de signal 137 est une unité de contrôle qui génère le signal des lignes et des colonnes pour le premier bloc de contrôle 2. Il peut s’agir d’un générateur de signal ou d’un microcontrôleur ou encore, pour des systèmes plus complexes, d’un microprocesseur.  FIG. 2b is a general view of the architecture illustrating an installation 1 allowing the display of a graphic data item on said matrix of electroluminescent pixels 38. This architecture comprises a first control block 2, mentioned above, which comprises a serial data bus 121 transmitted to a module 122 capable of decoding the signals and sending them to a signal processor 123 for decoding the signals and sending them to the static memories of the pixel matrix 38, in a known manner and used in memory circuits. Said signal processor 137 is a control unit that generates the signal lines and columns for the first control block 2. It can be a signal generator or a microcontroller or, for more systems complex, of a microprocessor.
Nous décrivons ici, pour un mode de réalisation particulier, l’affichage desdites données 131 graphiques et/ou alphanumériques sur la matrice de pixels électroluminescents 38. Le premier bloc de contrôle 2 envoie le signal de données 131 graphiques et/ou alphanumériques vers le tableau d’adressage 132 du deuxième bloc de contrôle 3. Le tableau d’adressage 132 est un tableau d’adressage horizontal qui contrôle l’adressage des colonnes de la matrice de pixels électroluminescents 38 ; il reçoit également le signal d’adressage horizontal 133. Le deuxième bloc de contrôle 3 comprend par ailleurs un élément de pilotage de ligne 137 (tableau d’adressage vertical) qui reçoit le signal d’adressage vertical 134 qui contrôle l’adressage des lignes de l’afficheur électroluminescent 38. La matrice de pixels 38 reçoit par ailleurs une tension de référence provenant d’unité 4 dite unité de génération de la tension de référence. Cette dernière unité 4 comprend un générateur de tension de référence 44, un module de source de courant 43 et, en option, un générateur de signaux de type modulation à largeur d’impulsion dit MLI (Modulation de Largeur d’impulsion, en anglais PWM, Puise Width Modulation) 145. We describe here, for a particular embodiment, the display of said graphical and / or alphanumeric data 131 on the matrix of electroluminescent pixels 38. The first control block 2 sends the data signal 131 graphics and / or alphanumeric to the table 132 of the second control block 3. The addressing table 132 is a horizontal addressing table which controls the addressing of the columns of the matrix of electroluminescent pixels 38; it also receives the horizontal addressing signal 133. The second control block 3 furthermore comprises a line control element 137 (vertical addressing table) which receives the vertical addressing signal 134 which controls the addressing of the lines of the electroluminescent display 38. The pixel matrix 38 also receives a reference voltage from unit 4 called the reference voltage generation unit. This last unit 4 comprises a reference voltage generator 44, a source module of current 43 and, optionally, a Pulse Width Modulation Type PWM signal generator (PWM, Pulse Width Modulation) 145.
Le fonctionnement lié à la figure 2b résulte d’un traitement numérique dans un processus d’affichage lent et mettant en œuvre au niveau du pixel une mémoire de type SRAM. L’information est décomposée dans le premier bloc de contrôle 2, l’ensemble des informations, données 131 et adressage 133,134, permet d’afficher les données graphiques sur la matrice de pixels 38. Les tensions de référence 147 (ici Vref, Vrefi et Vref2) sont générées par un générateur de tension de référence 44. Elles définissent la valeur de courant ou de la tension de sortie des transistors dont ils pilotent la grille, et donc du courant ou de la tension sur la matrice de pixels 38. Les tensions de référence sont donc communes à la matrice de pixels électroluminescents et donnent des signaux continus pour définir des niveaux de gris. Spécifiquement, ces tensions permettent au niveau de chaque pixel de maintenir l’alimentation et la comparaison sur les valeurs enregistrées dans la mémoire. Les figures 1 , 2a et 2b correspondent à des modes de mise en œuvre pour un affichage dynamique ou statique qui se distinguent par leur gestion du flux de données ainsi par la fréquence de rafraîchissement de l’information affichée sur la matrice de pixel. L’architecture du dispositif selon l’invention réunit ces deux fonctions sur une même matrice de pixels 38. The operation related to FIG. 2b results from digital processing in a slow display process and implementing at the pixel level an SRAM type memory. The information is decomposed in the first control block 2, the set of information, data 131 and addressing 133, 134, makes it possible to display the graphic data on the matrix of pixels 38. The reference voltages 147 (here V ref , V refi and V ref 2) are generated by a reference voltage generator 44. They define the value of the current or of the output voltage of the transistors whose gate they drive, and therefore of the current or of the voltage on the pixel matrix 38. The reference voltages are therefore common to the matrix of electroluminescent pixels and give continuous signals to define gray levels. Specifically, these voltages allow the level of each pixel to maintain power and comparison on values stored in the memory. FIGS. 1, 2a and 2b correspond to modes of implementation for a dynamic or static display which are distinguished by their management of the data flow and by the refresh rate of the information displayed on the pixel matrix. The architecture of the device according to the invention combines these two functions on the same matrix of pixels 38.
L’architecture de la matrice de pixels 38 comprend une pluralité de pixels alignés horizontalement et verticalement. Dans ce mode de réalisation chaque pixel comprend quatre sous-pixels en tant que zones émettrices élémentaires ; lesdits sous-pixel peuvent être principalement le rouge, le vert et le bleu, tandis que le quatrième sous-pixel peut être un complément en blanc ou tout autre couleur. On peut évidemment prévoir seulement trois sous-pixels par pixel, ou bien on peut prévoir que chaque pixel est formé d’une seule zone émettrice élémentaire. The architecture of the pixel matrix 38 comprises a plurality of pixels aligned horizontally and vertically. In this embodiment each pixel comprises four subpixels as elementary emitter zones; said subpixel may be mainly red, green and blue, while the fourth subpixel may be a complement in white or any other color. It can obviously provide only three sub-pixels per pixel, or it can be expected that each pixel is formed of a single elementary emitter zone.
Comme indiqué ci-dessus, chaque zone émettrice électroluminescente élémentaire dispose de deux mémoires indépendantes : une mémoire statique, destinée aux données graphiques, et une mémoire dynamique, destinée aux donées issues du flux vidéo. Les figures 3, 4, 5 et 7 montrent des modes de réalisation de circuits au niveau d’une zone émettrice électroluminescente élémentaire, dont la structure et le fonctionnement, notamment en relation avec les unités de mémoire de type statique ou dymanique, seront expliqués en plus grand détail ci-dessous. La figure 3 montre le schéma électrique 200 d’une seule zone émettrice élémentaire 290 (qui peut être un sous-pixel) selon un premier mode de réalisation. Le circuit comprend trois parties, une pour la partie dynamique 270, une autre pour la partie statique 280, et l’affichage sur le sous-pixel 290. As indicated above, each elementary electroluminescent emitting zone has two independent memories: a static memory, intended for the graphic data, and a dynamic memory, intended for data from the video stream. FIGS. 3, 4, 5 and 7 show circuit embodiments at an elementary electroluminescent emitting zone, the structure and operation of which, in particular with respect to static or dymanic memory units, will be explained in FIG. larger detail below. FIG. 3 shows the electrical diagram 200 of a single elementary emitter zone 290 (which may be a sub-pixel) according to a first embodiment. The circuit comprises three parts, one for the dynamic part 270, another for the static part 280, and the display on the sub-pixel 290.
La partie dynamique 270 du circuit comprend l’arrivée du flux vidéo analogique 31 et d’une tension de sélection 47 issue du séquenceur 33 sur la grille d’un transistor SW1 205. La cathode du transistor 205 alimente un condensateur 210 ainsi que la grille d’un transistor TANAI 215. L’anode du transistor TANAI 215 est reliée à une tension VANA. La cathode du transistor TANAI 215 est reliée au sous-pixel 290 d’affichage. Ce sous-pixel est constitué d’un transistor SW2 220 relié à un élément OLED 225. Le transistor SW2 220 est lui aussi optionnel et permet par exemple de moduler l’émission de l’élément OLED 225.  The dynamic part 270 of the circuit comprises the arrival of the analog video stream 31 and a selection voltage 47 coming from the sequencer 33 on the gate of a transistor SW1 205. The cathode of the transistor 205 supplies a capacitor 210 and the gate of a TANAI transistor 215. The anode of the TANAI transistor 215 is connected to a voltage VANA. The cathode of the TANAI transistor 215 is connected to the sub-pixel 290 of display. This sub-pixel consists of a transistor SW2 220 connected to an OLED element 225. The transistor SW2 220 is also optional and allows for example to modulate the emission of the OLED element 225.
La partie statique 280 du circuit (entourée sur la figure 3 d’une ligne pointillée), destinée à l’affichage de données graphiques, est constituée d’un transistor TANA2 235 en série avec un transistor SW3 245 en parallèle avec un transistor TANA3 240 , ce denier en série avec un transistor SW4 250. Les anodes de TANA2 235 et TANA3 240 sont reliées à l’anode de TANAI 215 et les cathodes de SW3 245 et SW4 250 sont reliées à la cathode de SW2 220 ou de TANAI 215 (lorsque SW2 est optionnel). Chacune des grilles de TANA2 235 et TANA3 240 est reliée à la tension de référence Vref 147. Chacune des grilles des deux transistors SW3 245 et SW4 250 est commandée par une fonction mémoire de type cellule SRAM 255,260. La cellule mémoire est typiquement de type six transistors. Sur le schéma, seul les entrées BL (« Bit line ») et WL (« word line »), qui sont respectivement alimentées par le signal d’adressage de ligne 134 (signal d’adressage vertical) et la ligne de donnée 131 , sont utilisées. La programmation de la mémoire se fait en établissant un signal numérique, Ό’ ou T sur la colonne BL et son signal numérique opposé Ί’ ou Ό’ sur la colonne BLB (« Bit Line Bar ») de chaque cellule SRAM. Ensuite un signal pulsé, en général positif, sur le signal WL (« Word Line ») vient enregistrer les signaux BL et BLB dans la mémoire de la cellule de type SRAM. The static portion 280 of the circuit (circled in FIG. 3 with a dotted line), intended for displaying graphical data, consists of a transistor T ANA 235 in series with a transistor SW3 245 in parallel with a transistor T ANA 3,240, this denier in series with a transistor SW4 250. The anodes of T A NA2 235 and TANA3 240 are connected to the anode of TANAI 215 and the cathodes of SW3 245 and SW4 250 are connected to the cathode of SW2 220 or TANAI 215 (when SW2 is optional). Each of the gates of T A NA2 235 and T A NA3 240 is connected to the reference voltage V re f 147. Each of the gates of the two transistors SW3 245 and SW4 250 is controlled by an SRAM cell memory function 255, 260. The memory cell is typically of type six transistors. In the diagram, only the BL ("Bit line") and WL ("word line") inputs, which are respectively fed by the line addressing signal 134 (vertical addressing signal) and the data line 131, are used. The programming of the memory is done by establishing a digital signal, Ό 'or T on the column BL and its opposite digital signal Ί' or Ό 'on the column BLB ("Bit Line Bar") of each SRAM cell. Then a pulsed signal, generally positive, on the signal WL ("Word Line") just record the signals BL and BLB in the memory of the SRAM type cell.
Le circuit selon la figure 3 peut être utilisé de trois manières différentes. Le premier usage est le mode vidéo, qui fait intervenir essentiellement la partie dynamique 270, c’est-à-dire la mémoire est mise au niveau 0 partout dans la matrice, et des données sont transmises par l’interface vidéo seulement ; autrement dit le pixel est commandé uniquement par la voie de données vidéo. Un flux vidéo 31 alimente l’anode de SW1 205. Le transistor devient passant uniquement lorsque la tension Vseiect l’autorise à allumer le sous-pixel d’affichage 290. Le condensateur CS 210 est optionnel mais très recommandé : il permet de limiter la surcharge ainsi que le maintien de la tension durant un laps de temps sur l’alimentation aux bornes de TANAI 215 ; ainsi il agit comme mémoire dynamique. Ce ne sera que dans le cas que ce condensateur 210 peut être fonctionnellement substitué par la capacité de porte du transistor TANAI 215, notamment dans le cas où la fréquence de rafraîchissement du flux vidéo est suffiament élevée. La partie statique 280 n’étant pas alimentée dans ce mode de fonctionnement vidéo, aucun courant ne circule dans cette partie. The circuit according to FIG. 3 can be used in three different ways. The first use is the video mode, which essentially involves the dynamic portion 270, i.e., the memory is leveled 0 throughout the array, and data is transmitted by the video interface only; in other words the pixel is controlled only by the video data channel. A video stream 31 feeds the anode SW1 205. The transistor turns on only when the voltage V is enabled iect to turn on the display subpixel 290. The capacitor CS 210 is optional but highly recommended: it allows limit the overload as well as the maintenance of the voltage during a period of time on the power supply at the terminals of TANAI 215; so it acts as dynamic memory. It will only be in the case that this capacitor 210 may be functionally substituted by the gate capacitance of the transistor A NAI 215, especially in the case where the refresh rate of the video stream is sufficiently high. Since the static part 280 is not powered in this video operating mode, no current flows in this part.
Le deuxième usage est le mode graphique qui fait intervenir essentiellement la partie statique 280. La fonction mémoire des cellules SRAM 245,250 permet de maintenir ouvert ou fermée les transistors SW3 245 et SW4 250. Les ouvertures commandées de SW3 245 et SW4 250 permettent le passage de la tension de référence Vref 147 jusqu’à l’élément OLED 225. Le montage de TANA2235 et TANA3 240 en parallèle a la fonction de convertisseur analogique vers numérique sur deux bits. Le convertisseur permet quatre modes possibles suivant : The second use is the graphic mode which essentially involves the static part 280. The memory function of the SRAM 245,250 cells makes it possible to keep the transistors SW3 245 and SW4 250 open or closed. The controlled openings of SW3 245 and SW4 250 allow the passage of the reference voltage V ref 147 to the OLED element 225. The mounting of TANA2235 and TANA3 240 in parallel with the function of analog to digital converter on two bits. The converter allows four possible modes according to:
Mode 00 : Lorsque les deux transistors SW3 245 et SW4 250 ne sont pas passant, le courant transitant dans le circuit est nul, comme évoqué auparavant dans le mode dynamique pur. Mode 00: When the two transistors SW3 245 and SW4 250 are not conducting, the current flowing in the circuit is zero, as previously mentioned in the pure dynamic mode.
Mode 01 : le transistor SW4 250 est passant, le courant relatif est envoyé au dispositif d’affichage du sous-pixel 290.  Mode 01: The transistor SW4 250 is on, the relative current is sent to the display device of the sub-pixel 290.
Mode 10 : le transistor SW3 245 est passant, le courant relatif est envoyé au dispositif d’affichage du sous-pixel 290.  Mode 10: The transistor SW3 245 is on, the relative current is sent to the display device of the sub-pixel 290.
Mode 1 1 : les transistors SW3 245 et SW4 250 sont passant, le courant relatif est envoyé au dispositif d’affichage du sous pixel 290.  Mode 1 1: the transistors SW3 245 and SW4 250 are on, the relative current is sent to the sub-pixel display device 290.
Le troisième usage est un mode mixte dit de superposition : on applique à la fois un signal vidéo par la voie dynamique 270 et un signal graphique par la partie statique 280. Le courant dans l’OLED correspond donc à la superposition des deux signaux ; l’affichage du sous-pixel 290 est commandé par le convertisseur formé par TANA2 235 en série avec SW3 245 et TANA3 240 en série avec SW4 250 ainsi que TANAI 215. The third use is a mixed mode called superposition: it applies both a video signal by the dynamic channel 270 and a graphic signal by the static part 280. The current in the OLED therefore corresponds to the superposition of the two signals; the display of the sub-pixel 290 is controlled by the converter formed by T A NA2 235 in series with SW3 245 and TANA3 240 in series with SW4 250 as well as TANAI 215.
Le schéma représenté sur la figure 3 propose un mode de réalisation avantageux d’un affichage à quatre niveaux (deux bits) pour la partie graphique en utilisant deux cellules mémoires de type SRAM 255,260 ; il peut comprendre des cellules mémoires complémentaires (par exemple 3, 4 ou 5 cellules SRAM) qui augmenteront la capacité du convertisseur analogique à numérique en nombre de bit et donc de modes possibles. L’architecture montrée ci-dessus est conçue pour alimenter l’OLED 225 en courant constant, toutefois elle peut s’appliquer également à une alimentation en tension moyennant des modifications mineures. La figure 4 décrit un deuxième mode de réalisation 300 de l’agencement au niveau d’un des sous-pixels. Le circuit comprend trois parties, une première pour la partie dynamique 370, une deuxième pour la partie statique 380, et une troisième pour l’affichage sur le sous- pixel 390. La partie dynamique 370 comprend l’arrivé du signal vidéo analogique 31 sur l’anode et d’une tension de sélection ligne 47 sur la grille d’un transistor SW1 305. La cathode du transistor 305 alimente un condensateur 310 (agissant comme mémoire dynamique) ainsi que la grille d’un autre transistor TANA 315. L’anode du transistor TANAI 315 est reliée à une tension Vana. La cathode du transistor TANAI 315 est reliée à l’affichage de sous-pixel 390. Ce dernier comprend un transistor SW2320 (optionnel) relié à un ensemble comprenant l’élément OLED 325. The diagram shown in FIG. 3 proposes an advantageous embodiment of a four-level display (two bits) for the graphic part by using two SRAM 255,260 type memory cells; it may comprise complementary memory cells (for example 3, 4 or 5 SRAM cells) which will increase the capacity of the analog to digital converter in number of bits and therefore of possible modes. The architecture shown above is designed to power the OLED 225 in constant current, however it can also be applied to a voltage supply with minor modifications. Figure 4 depicts a second embodiment 300 of the arrangement at one of the subpixels. The circuit comprises three parts, one for the dynamic part 370, one for the static part 380, and one for the sub-pixel display 390. The dynamic part 370 comprises the arrival of the analog video signal 31 on the the anode and a line selection voltage 47 on the gate of a transistor SW1 305. The cathode of the transistor 305 supplies a capacitor 310 (acting as dynamic memory) and the gate of another transistor TANA 315. L The anode of transistor TANAI 315 is connected to a voltage V ana . The cathode of the TANAI transistor 315 is connected to the sub-pixel display 390. The latter comprises a transistor SW2320 (optional) connected to an assembly comprising the OLED element 325.
La partie statique 380 (entourée sur la figure 4 d’une ligne pointillée) est constituée de deux transistors SW3 345 et SW4 350 qui sont reliés par leur cathode à celle du transistor SW1 305. L’anode de ces deux transistors est reliée chacune respectivement à une tension de référence 147 Vrefi et Vref2. Chacune des grilles des deux transistors SW3 et SW4 est commandée par une fonction mémoire de type cellule SRAM 355,360. La cellule mémoire est de type 6 transistors ou plus. Sur les figures 3, 4, 5 et 7 les entrées BL (« Bit Line ») et WL (« Word Line ») sont respectivement alimentées par l’adresse de ligne 134 et la ligne de données 131. The static part 380 (surrounded in FIG. 4 by a dotted line) consists of two transistors SW3 345 and SW4 350 which are connected by their cathode to that of the transistor SW1 305. The anode of these two transistors is respectively connected respectively at a reference voltage 147 V refi and V ref 2. Each of the gates of the two transistors SW3 and SW4 is controlled by a memory function of the SRAM cell type 355,360. The memory cell is of type 6 or more transistors. In FIGS. 3, 4, 5 and 7, the inputs BL ("Bit Line") and WL ("Word Line") are respectively fed by the line address 134 and the data line 131.
La sortie d’une cellule SRAM 355,360 permet de rendre passant les transistors respectifs 345 et 350, une tension Vref prédéterminée est appliquée à la grille du transistor TANA 315 qui est la source de courant pour l’OLED ; il n’y a pas besoin de sources de courant spécifiques, mais il faut prévoir une cellule SRAM par niveau (et non pas par bit comme dans le premier mode de réalisation). Cela est montré sur le tableau suivant pour le cas de quatre sources de courant : les tensions de référence Vrefi et Vref2, lorsque les transistors SW3 345 et SW4 350 sont passants, se retrouvent sur le transistor TANA :The output of an SRAM cell 355,360 turns on the respective transistors 345 and 350, a predetermined voltage V ref is applied to the gate of the TANA transistor 315 which is the current source for the OLED; there is no need for specific current sources, but there must be one SRAM cell per level (and not per bit as in the first embodiment). This is shown in the following table for the case of four current sources: V reference voltages V ref refi and 2, when the transistors SW3 and SW4 345 350 are conducting, are found on the transistor TANA:
Le circuit selon la figure 4 peut être utilisé de trois manières différentes. Selon un premier mode d’utilisation seule la partie dynamique 370 du circuit est utilisée. Un flux vidéo 31 alimente l’anode de SW1 305. Le transistor devient passant uniquement lorsque la tension Vseiect l’autorise à allumer la partie affichage 390. Le condensateur CS 310 permet le maintien de la tension durant un laps de temps sur l’alimentation de la grille de TANAI 315. La partie statique 380 n’étant pas alimentée, aucune tension ne circule dans cette partie. Selon un deuxième mode d’utilisation seule la partie statique 380 du circuit est utilisée. La fonction mémoire des cellules SRAM 345,350 permet de maintenir ouverts ou fermés les transistors SW3 345 et SW4 350. The circuit according to FIG. 4 can be used in three different ways. In a first mode of use only the dynamic part 370 of the circuit is used. A video stream 31 feeds the anode SW1 305. The transistor turns on only when the voltage V seiect allows it to turn on the display portion 390. The capacitor CS 310 allows the maintaining the voltage for a period of time on the power supply of the gate of TANAI 315. The static part 380 is not powered, no voltage flows in this part. According to a second mode of use only the static part 380 of the circuit is used. The memory function of the SRAM 345,350 cells makes it possible to keep the transistors SW3 345 and SW4 350 open or closed.
Selon le nombre de cellules mémoire présentes dans le circuit, la partie affichage 390 réagit aux différentes tensions appliquées sur TANA 315, comme cela est indiqué par exemple dans le tableau ci-dessus.  Depending on the number of memory cells present in the circuit, the display part 390 reacts to the different voltages applied to TANA 315, as indicated for example in the table above.
Dans ce mode d’utilisation, l’état de tension de la grille du transistor TANA n’est pas forcement connu et il peut être dans un cas de haute impédance, auquel cas le transistor reste bloqué. Afin de palier à ce problème, la demanderesse propose d’utiliser une tension Vseiect afin d’initialiser le transistor TANA. Pour ce faire dans le cas d’un mode graphique uniquement, la tension Vseiect n’est pas contrôlée par le séquenceur 33 mais provient de l’unité de génération de la tension de référence 4. In this mode of use, the voltage state of the gate of the transistor T A NA is not necessarily known and it can be in a case of high impedance, in which case the transistor remains blocked. In order to overcome this problem, the Applicant proposes to use a Vseiect voltage to initialize the TANA transistor. To do this in the case of a graph only mode, the voltage V IECT is not controlled by the sequencer 33 but comes from the generating unit of the reference voltage 4.
Le signal de la tension Vseiect permet de réinitialiser le transistor TANA avant chaque écriture dans les cellules mémoires. The signal of the voltage V is iect makes it possible to reset the transistor TANA before each write in the memory cells.
Le troisième mode d’utilisation est un mode mixte dit de superposition, qui fait intervenir à la fois la partie statique 280 et la partie dynamique 270 du circuit. L’affichage du sous-pixel 290 est commandé par le convertisseur formé par T ANA 315. Dans ce cas, la partie affichage 390 laisse passer à la fois le signal vidéo 31 et le flux provenant des différentes cellules mémoires 355,360. The third mode of use is a mixed mode called superposition, which involves both the static portion 280 and the dynamic portion 270 of the circuit. The display of the sub-pixel 290 is controlled by the converter formed by T A NA 315. In this case, the display portion 390 passes both the video signal 31 and the stream from the different memory cells 355,360.
Comme indiqué ci-dessus, on décrit ici des circuits dans lesquels l’affichage des sous-pixels 290 est commandé par le courant, mais les circuits peuvent être commandés en tension moyennant des modifications mineures.  As indicated above, circuits are described in which the display of sub-pixels 290 is current-driven, but the circuits can be voltage-controlled with minor modifications.
La figure 5 décrit le troisième mode de réalisation 400 de l’agencement du circuit au niveau d’un des sous-pixels, pour un cas particulier avec quatre bits de niveaux de gris. Le circuit comprend trois parties, une première partie 470 pour l’affichage dynamique, une deuxième partie 480 pour l’affichage statique, et une troisième pour l’affichage sur le sous-pixel 490. La partie dynamique 470 comprend l’arrivée du signal vidéo analoqique 31 sur l’anode d’un transistor SW2 405 et d’une tension de sélection de ligne 47 sur la grille du transistor SW2 405. La cathode du transistor 405 alimente un condensateur 410 (agissant comme mémoire dynamique) ainsi que la grille d’un transistor TANA 415. L’anode du transistor TANA 415 est reliée à une tension VANA. La cathode du transistor TANA 415 est reliée à l’affichage de sous- pixel 490. Ce dernier est constitué d’un transistor SW2 420 relié à l’élément OLED 425. La partie statique 480 (entourée sur la figure 5 d’une ligne pointillée) est constituée d’un transistor SW1 435 qui est relié par sa cathode à la grille du transistor TANA 415. L’anode du transistor SW1 435 est reliée à une tension de référence Vref 147. La cathode du transistor SW1 435 est commandée par cinq signaux provenant de l’anode de transistors 440, 445, 450, 455, 460 disposés en parallèle. Figure 5 depicts the third embodiment 400 of the arrangement of the circuit at one of the subpixels, for a particular case with four gray level bits. The circuit comprises three parts, a first part 470 for the dynamic display, a second part 480 for the static display, and a third part for the display on the sub-pixel 490. The dynamic part 470 comprises the arrival of the signal Analog video 31 on the anode of a transistor SW2 405 and a line selection voltage 47 on the gate of the transistor SW2 405. The cathode of the transistor 405 supplies a capacitor 410 (acting as dynamic memory) and the gate of a transistor T A NA 415. The anode of the transistor TANA 415 is connected to a voltage V A NA. The cathode of the TANA transistor 415 is connected to the subpixel display 490. The latter consists of a transistor SW2 420 connected to the OLED element 425. The static part 480 (circled in FIG. 5 of a line dotted line) consists of a transistor SW1 435 which is connected by its cathode to the gate of transistor T A NA 415. The anode of transistor SW1 435 is connected to a reference voltage V re f 147. The cathode of transistor SW1 435 is controlled by five signals from of the anode of transistors 440, 445, 450, 455, 460 arranged in parallel.
Dans ce mode de réalisation et à titre d’exemple comprenant quatre bits de niveaux de gris, les quatre signaux de contrôle 146, S1 , S2, S3, S4 commandent les grilles des quatre transistors 440, 445, 450, 455 qui permettent la transmission de données provenant des mémoires cellules 441 , 446, 451 , 456 respectivement disposées sur leur anode vers la grille de SW1 435. Le cinquième transistor 460 est relié par sa cathode à l’anode de SW1 435 et comprend une alimentation analogique VANA sur son anode et un signal VreSet sur sa grille. La cellule mémoire peut être de type à six transistors ou plus. Le sous-pixel 425 de la partie affichage 480 fonctionne à un seul niveau de luminance, c’est donc en contrôlant le temps d’émission de ce dernier que les niveaux de gris sont réalisés. In this embodiment and as an example comprising four gray level bits, the four control signals 146, S1, S2, S3, S4 control the gates of the four transistors 440, 445, 450, 455 which allow the transmission data from the cell memories 441, 446, 451, 456 respectively disposed on their anode to the gate of SW1 435. The fifth transistor 460 is connected by its cathode to the anode of SW1 435 and comprises a VANA analog power supply on its anode and a signal V reS and on its gate. The memory cell may be of the type with six or more transistors. The subpixel 425 of the display portion 480 operates at a single luminance level, it is therefore by controlling the emission time of the latter that the gray levels are achieved.
Le circuit selon la figure 5 peut être utilisé de trois manières différentes. Selon un premier mode d’utilisation seule la partie dynamique 470 du circuit est utilisée. Un flux vidéo 31 alimente l’anode de SW2 405. Le transistor devient passant uniquement lorsque la tension Vseiect (en provenance du module 33) l’autorise à allumer la partie affichage 490. Le condensateur CS 410 permet le maintien de la tension durant un laps de temps sur l’alimentation à la borne de TANA 415. La partie statique 480 transmet les signaux S1 , S2, S3 et S4 avec un niveau logique à 1 , et le niveau des cellules mémoire n’a alors aucun effet sur la tension de la capacité d’échantillonnage du condensateur CS 410 et donc sur le signal vidéo 31. The circuit according to FIG. 5 can be used in three different ways. According to a first mode of use only the dynamic part 470 of the circuit is used. A video stream 31 feeds the anode SW2 405. The transistor turns on only when the voltage Vseiect (from the module 33) allows it to turn on the display portion 490. The capacitor CS 410 allows the maintenance of the voltage during a time on the power supply to the terminal of TANA 415. The static part 480 transmits the signals S1, S2, S3 and S4 with a logic level of 1, and the level of the memory cells then has no effect on the voltage the sampling capacity of the capacitor CS 410 and therefore on the video signal 31.
Selon un deuxième mode d’utilisation seule la partie statique 480 du circuit est utilisée. L’écriture dans les cellules mémoires 441 , 446, 451 , 456 se fait de façon complètement aléatoire. Afin d’éviter tout effet de papillotement visible au niveau de la partie affichage 490, la fréquence de rafraîchissement du signal doit être supérieur à 85 Hz ou inférieure à 12 ms. Il est préférable d’utiliser une fréquence encore plus élevée, autour de 120 Hz, pour limiter les interférences concernant les temps d’écriture et émission des cellules mémoires. Dans ce mode d’utilisation, l’état de tension de la grille du transistor TANA n’est pas forcement connu et il peut être dans un cas de haute impédance, auquel cas le transistor reste bloqué. Afin de palier à ce problème, la demanderesse propose d’utiliser une tension Vseiect afin d’initialiser le transistor TANA. Pour ce faire dans le cas d’un mode graphique uniquement, la tension Vseiect n’est pas contrôlée par le séquenceur 33 mais provient du générateur 44 de tension de référence 147. Le signal de la tension Vseiect permet de réinitialiser le transistor TANA avant chaque écriture dans les cellules mémoires. According to a second mode of use only the static part 480 of the circuit is used. The writing in the memory cells 441, 446, 451, 456 is completely random. In order to avoid any visible flicker effect at the display portion 490, the signal refresh rate must be greater than 85 Hz or less than 12 ms. It is preferable to use an even higher frequency, around 120 Hz, to limit the interference concerning the writing and transmission times of the memory cells. In this mode of use, the voltage state of the gate of the TANA transistor is not necessarily known and it can be in a case of high impedance, in which case the transistor remains blocked. In order to overcome this problem, the Applicant proposes to use a Vseiect voltage to initialize the TANA transistor. To do this in the case of a graph only mode, the voltage V IECT is not controlled by the sequencer 33 but comes from the generator 44 reference voltage 147. The signal of the voltage V is iect makes it possible to reset the transistor TANA before each write in the memory cells.
Le troisième mode d’utilisation est un mode mixte dit de superposition, qui fait intervenir à la fois la partie statique 480 et la partie dynamique 470 du circuit. La partie dynamique 270 envoie le signal vidéo 31 sur la capacité d’échantillonnage CS 410. Le niveau de tension sur la capacité peut être forcé par les données provenant des mémoires cellules 441 , 446, 451 , 456 qui forcera l’affichage de la partie statique 480 sur le flux vidéo 31 de la partie dynamique 470. La tension Vseiect reprend les caractéristiques du signal du séquenceur 33 à travers le registre à décalage vertical 37. The third mode of use is a mixed mode called superposition, which involves both the static portion 480 and the dynamic portion 470 of the circuit. The dynamic portion 270 sends the video signal 31 to the sampling capacity CS 410. The voltage level on the capacitor can be forced by the data from the cell memories 441, 446, 451, 456 which will force the display of the part. static 480 on the video stream 31 of the dynamic part 470. The voltage V is iect takes the characteristics of the signal of the sequencer 33 through the vertical shift register 37.
La figure 6 décrit un chronogramme de signaux de contrôle 146 de la durée d’émission appliqués aux entrées S1 à S4 des circuits pixels pour bloquer le transistor TANA entre 2 conductions. Ce chronogramme est présenté à titre d’exemple. Il comprend quatre bits de niveaux de gris modulés par les quatre signaux de contrôle 146, S1 , S2, S3, S4. Le chronogramme décrit les signaux de contrôle S1 , S2, S3, S4 par bit de niveau de gris. Le temps d’émission généré par S1 correspond au premier niveau de gris, S2 au deuxième bit de niveau de gris jusqu’au S4. La luminance maximum est atteinte si S1 , S2, S3 et S4 sont à 1 . On peut ajouter un moyen pour faire varier la luminance par l’intermédiaire du rapport T/Td ; les niveaux de gris restent à 1 . Les signaux de contrôle 146 qui commandent S1 , S2, S3, S4 sont générés par l’unité de génération de la tension de référence 4 et plus particulièrement par le générateur de signaux de type modulation à largeur d’impulsion (abrégé MLI) 145. FIG. 6 describes a timing diagram of control signals 146 of the transmission duration applied to the inputs S1 to S4 of the pixel circuits for blocking the transistor TANA between two conductions. This chronogram is presented as an example. It comprises four gray level bits modulated by the four control signals 146, S1, S2, S3, S4. The timing diagram describes the control signals S1, S2, S3, S4 by gray level bit. The transmission time generated by S1 corresponds to the first gray level, S2 to the second gray level bit to S4. The maximum luminance is reached if S1, S2, S3 and S4 are at 1. One can add a means for varying the luminance through the ratio T / Td; the gray levels remain at 1. The control signals 146 which control S1, S2, S3, S4 are generated by the generator unit of the reference voltage 4 and more particularly by the pulse width modulated signal generator (abbreviated MLI) 145.
La figure 6 présente aussi le signal de la tension Vseiect. Ce signal modulé permet bien de réinitialisé la grille de TANA avant chaque écriture dans les cellules mémoires. Ce signal s’applique aux deux derniers modes de réalisation. Figure 6 also shows the signal of voltage V se iect. This modulated signal makes it possible to reset the gate of T A NA before each write in the memory cells. This signal applies to the last two embodiments.
Le schéma représenté propose un mode de réalisation avantageux, il peut toutefois être composé de cellules mémoires complémentaires afin d’augmenter le nombre de niveaux de gris.  The diagram shown provides an advantageous embodiment, it may however be composed of complementary memory cells to increase the number of gray levels.
La figure 7 présente une variante 500 du premier mode de réalisation mais pouvant être décliné aux trois modes de réalisation. Cette variante consiste à ajouter une cellule mémoire 505 connectée à la grille de SW2 dans chacun des modes de réalisation. Quel que soit le mode de polarisation de l’OLED, en tension ou en courant, et quel que soit le mode de réalisation mettant en oeuvre des mémoires de type SRAM, cette cellule mémoire permet d’éteindre la donnée vidéo du pixel pour ne laisser que la voie graphique sur le pixel. Cette modification rend plus simple la mise en oeuvre du mode superposition (« overlay »). L’ensemble des modes de réalisation fait appel à des tensions ou des intensités de références 47 qui sont idéalement générées par l’unité de génération de la tension de référence 4. Il est possible de générer ces intensités ou tensions de référence localement par le biais des tensions d’alimentation ou de convertisseurs analogique / numérique. Ce choix implique d’intégrer sur chaque ensemble de sous pixel des éléments électriques pour construire ces tensions de référence. Figure 7 shows a variant 500 of the first embodiment but may be declined in the three embodiments. This variant consists of adding a memory cell 505 connected to the gate of SW2 in each of the embodiments. Whatever the mode of polarization of the OLED, voltage or current, and whatever the embodiment using SRAM type memories, this memory cell can turn off the video data of the pixel to leave than the graphic way on the pixel. This modification makes it easier to implement the overlay mode. All of the embodiments use reference voltages or intensities 47 which are ideally generated by the reference voltage generating unit 4. It is possible to generate these reference intensities or voltages locally through supply voltages or analog / digital converters. This choice involves integrating on each set of sub-pixel electrical elements to build these reference voltages.
Tous les modes de réalisation utilisent un pilotage de l’OLED en courant. Pour un pilotage en tension, tous les transistors représentés de type PMOS doivent être remplacés par des transistors NMOS.  All embodiments use current OLED control. For voltage control, all represented transistors of the PMOS type must be replaced by NMOS transistors.
La tension VANA est typiquement de l’ordre de 1 ,0 V à 3,3 V (par exemple 1 ,8 Volt), la tension VCath est typiquement de l’ordre de -2 V à -9 V (par exemple -8Volt). Lorsque l’écran est configuré pour afficher des données graphiques en même temps que des données vidéo, les données graphiques peuvent avoir soit la priorité (dans le mode de réalisation montré sur la figure 4) soit se superposer (dans les modes de réalisation montrés sur les figures 3, 5 et 7) ; dans ce dernier cas les courants dans la diode OLED s’additionnent. The voltage V A NA is typically of the order of 1.0 V to 3.3 V (for example 1.8 V), the voltage V Cath is typically of the order of -2 V to -9 V (for example -8Volt). When the screen is configured to display graphics data along with video data, the graphics data may have either priority (in the embodiment shown in Fig. 4) or overlap (in the embodiments shown in Figs. Figures 3, 5 and 7); in the latter case the currents in the OLED diode add up.
Plus précisément, dans le mode de réalisation décrit en relation avec la figure 4, lors de l’écriture du pixel par le signal Vseiect, les tensions de référence Vrefi et Vref2 connectées aux données graphiques par les transistors SW3 et SW4 s’équilibrent avec la tension 305 contrôlée par le bloc 36. Après l’écriture, le transistor SW1 est ouvert et donc la valeur graphique s’écrit sur la capacité CS et prend donc la priorité sur le signal vidéo. Il s’ensuit que dans ce mode de fonctionnement les tensions Vrefi et Vref2 sont susceptibles de varier, ce qui peut, dans certains cas, entraîner un effet visible sur l’affichage graphique. Cet effet peut être minimisé si l’impédance du bloc 37 est largement inférieure à celle du bloc 36, car dans ce cas le pilotage par les tensions Vrefi et Vref2 prend le dessus sur le pilotage par les tensions vidéo 305. More specifically, in the embodiment described with reference to FIG. 4, during the writing of the pixel by the signal V se iect, the reference voltages V re fi and V re f2 connected to the graphic data by the transistors SW3 and SW4 equilibrates with the voltage 305 controlled by the block 36. After writing, the transistor SW1 is open and therefore the graphic value is written on the capacitor CS and therefore takes precedence over the video signal. It follows that in this mode of operation the voltages V and V refi ref 2 may vary, which can in some cases cause a visible effect on the graphic display. This effect can be minimized if the impedance of the block 37 is much lower than that of the block 36, because in this case the control by the voltages V re fi and V re f2 takes over the control by the video voltages 305.

Claims

REVENDICATIONS
1. Dispositif d’affichage électroluminesecent (1 ) comprenant 1. Electroluminescent display device (1) comprising
Une matrice de pixels électroluminescents (38) formée d’une pluralité de pixels déposés sur un substrat, selon un arrangement matriciel en lignes et colonnes, chaque pixel étant formé d’au moins une zone émettrice élémentaire (225,325,425) ; un premier bloc de contrôle (2) configuré pour contrôler un flux de données graphiques et/ou alphanumériques capable de s’afficher sur ladite matrice de pixels (38) ;  A matrix of electroluminescent pixels (38) formed of a plurality of pixels deposited on a substrate, in a matrix arrangement in rows and columns, each pixel being formed of at least one elementary emitter zone (225,325,425); a first control block (2) configured to control a graphical and / or alphanumeric data stream capable of displaying on said pixel array (38);
- un second bloc de contrôle (3) configuré pour contrôler un flux de données vidéo capable de s’afficher sur ladite matrice de pixels (38), ledit flux de données vidéo étant rafraîchi périodiquement ;  a second control block (3) configured to control a video data stream capable of displaying on said pixel array (38), said video data stream being refreshed periodically;
- une unité (4) de génération d’une tension de référence,  a unit (4) for generating a reference voltage,
sachant que ledit flux de données peut être statique et reprogrammé en tant que de besoin, ou rafraîchi périodiquement avec une fréquence de rafraîchissement indépendante de celle dudit flux de données vidéo,  knowing that said data stream may be static and reprogrammed as needed, or refreshed periodically with a refresh rate independent of that of said video data stream,
ledit dispositif (1 ) étant caractérisé en ce que :  said device (1) being characterized in that:
- chaque zone émettrice élémentaire est reliée à une mémoire statique, adressée par ledit premier bloc de contrôle (2), et à une mémoire dynamique, adressée par ledit second bloc de contrôle (3) ;  each elementary emitter zone is connected to a static memory, addressed by said first control block (2), and to a dynamic memory, addressed by said second control block (3);
- ledit premier (2) et deuxième (3) bloc de contrôle sont configurés pour pouvoir afficher alternativement ou simultanément des données sur la même matrice de pixels (38).  said first (2) and second (3) control blocks are configured to display alternately or simultaneously data on the same pixel array (38).
2. Dispositif selon la revendication 1 , caractérisé en ce que lesdits premier (2) et deuxième (3) blocs de contrôle sont configurés pour pouvoir afficher sur la matrice de pixels (38) seul le flux de données vidéo, ou seul le flux de données graphiques et/ou alphanumériques, ou encore pour superposer ledit flux de données graphiques et/ou alphanumériques audit flux de données vidéo. 2. Device according to claim 1, characterized in that said first (2) and second (3) control blocks are configured to be able to display on the matrix of pixels (38) only the video data stream, or only the stream of data. graphical and / or alphanumeric data, or to superimpose said flow of graphical and / or alphanumeric data to said video data stream.
3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que chaque zone émettrice élémentaire (225,325,425) comprend une mémoire dynamique, de préférence une capacité (210,310,410), destinée aux données vidéo. 3. Device according to claim 1 or 2, characterized in that each elementary emitter zone (225,325,425) comprises a dynamic memory, preferably a capacity (210,310,410), for the video data.
4. Dispositif selon l’une quelconque des revendications 1 à 3, caractérisé en ce que chaque zone émettrice élémentaire (225,325,425) est reliée à au moins une, et de préférence à plusieurs, mémoires statiques, de préférence de type SRAM ou registre, déstinée(s) aux données graphiques et/ou alphanumériques. 4. Device according to any one of claims 1 to 3, characterized in that each elementary emitter zone (225,325,425) is connected to at least one, and preference to several, static memories, preferably of the SRAM or register type, intended for graphical and / or alphanumeric data.
5. Dispositif selon l’une quelconque des revendications 1 à 4, caractérisé en ce que ledit premier bloc de contrôle (2) est configuré pour envoyer : 5. Device according to any one of claims 1 to 4, characterized in that said first control block (2) is configured to send:
- vers un tableau d’adressage (132) qui contrôle l’adressage des mémoires statiques de la matrice de pixels électroluminescents (38) :  to an addressing table (132) which controls the addressing of the static memories of the matrix of electroluminescent pixels (38):
- un signal de données (131 ) graphiques et/ou alphanumériques,  a signal of data (131) graphical and / or alphanumeric,
- un signal d’adressage horizontal (133) ;  a horizontal addressing signal (133);
- vers un élément de pilotage de ligne (137) un signal d’adressage (134) qui contrôle l’adressage des lignes de l’afficheur électroluminescent (38), pour l’affichage desdites données (131 ) graphiques et/ou alphanumériques sur ladite matrice de pixels électroluminescents (38).  - to a line driving element (137) an addressing signal (134) which controls the addressing of the lines of the electroluminescent display (38), for the display of said (131) graphical and / or alphanumeric data on said matrix of electroluminescent pixels (38).
6. Dispositif selon l’une quelconque des revendications 1 à 5, caractérisé en ce que ledit deuxième bloc de contrôle (3) est configuré pour envoyer : 6. Device according to any one of claims 1 to 5, characterized in that said second control block (3) is configured to send:
- un flux de données vidéo (31 ) vers un registre à décalage horizontal (34) qui contrôle l’adressage des colonnes de la matrice de pixels électroluminescents (38),  a video data stream (31) to a horizontal shift register (34) which controls the addressing of the columns of the electroluminescent pixel array (38),
- un signal de commande (32) vers un élément de pilotage de ligne (37) qui contrôle l’adressage des lignes de la matrice de pixels électroluminescents (38), pour l’affichage dudit flux de données vidéo (31 ) sur ladite matrice de pixels électroluminescents (38).  a control signal (32) to a line driver (37) which controls the addressing of the lines of the electroluminescent pixel array (38) for displaying said video data stream (31) on said matrix electroluminescent pixels (38).
7. Dispositif selon l’une quelconque des revendications 1 à 6, caractérisé en ce que lesdits premier (2) et deuxième (3) blocs de contrôle sont configurés de manière à ce que ledit premier bloc présente un nombre de bits de niveaux d’intensité d’émission supérieur à celui dudit deuxième bloc de contrôle (3). 7. Device according to any one of claims 1 to 6, characterized in that said first (2) and second (3) control blocks are configured so that said first block has a number of bit levels of emission intensity higher than that of said second control block (3).
8. Dispositif selon l’une quelconque des revendications 1 à 7, caractérisé en ce que ledit premier bloc de contrôle est configuré sur au moins huit bits de niveaux d’intensité d’émission, et/ou ledit deuxième bloc de contrôle est configuré sur deux à six bits de niveaux d’intensité d’émission. 8. Device according to any one of claims 1 to 7, characterized in that said first control block is configured on at least eight bits of transmission intensity levels, and / or said second control block is configured on two to six bits of emission intensity levels.
9. Dispositif selon l’une quelconque des revendications 1 à 8, caractérisé en ce que ledit premier bloc de contrôle (2) présente un taux de rafraîchissement supérieur à celui ce dudit deuxième bloc de contrôle (3). 9. Device according to any one of claims 1 to 8, characterized in that said first control block (2) has a refresh rate greater than that of said second control block (3).
10. Dispositif selon l’une quelconque des revendications 1 à 9, caractérisé en ce que ledit premier bloc de contrôle (2) présente un taux de rafraîchissement supérieur ou égal à 25 Hz, de préférence supérieur ou égal à 60 Hz, et encore plus préférentiellement d’au moins 90 Hz, et/ou en ce que ledit deuxième bloc de contrôle (3) comporte une unité de mémoire permettant de stocker lesdites données graphiques et/ou alphanumériques pour un affichage statique. 10. Device according to any one of claims 1 to 9, characterized in that said first control block (2) has a refresh rate greater than or equal to 25 Hz, preferably greater than or equal to 60 Hz, and even more preferably at least 90 Hz, and / or in that said second control block (3) comprises a memory unit for storing said graphic and / or alphanumeric data for a static display.
1 1. Dispositif selon l’une quelconque des revendications 1 à 10, caractérisé en ce que ledit second bloc de contrôle (3) présente un taux de rafraîchissement compris entre 0 Hz et 10 Hz, et de préférence entre 0,1 Hz et 1 Hz. 1 1. Device according to any one of claims 1 to 10, characterized in that said second control block (3) has a refresh rate between 0 Hz and 10 Hz, and preferably between 0.1 Hz and 1 Hz. Hz.
EP19737162.8A 2018-05-16 2019-05-15 Visual display unit for processing a double input signal Pending EP3794578A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1854079A FR3081251B1 (en) 2018-05-16 2018-05-16 DISPLAY DEVICE FOR PROCESSING A DOUBLE INPUT SIGNAL
PCT/FR2019/051100 WO2019220055A1 (en) 2018-05-16 2019-05-15 Visual display unit for processing a double input signal

Publications (1)

Publication Number Publication Date
EP3794578A1 true EP3794578A1 (en) 2021-03-24

Family

ID=63834089

Family Applications (1)

Application Number Title Priority Date Filing Date
EP19737162.8A Pending EP3794578A1 (en) 2018-05-16 2019-05-15 Visual display unit for processing a double input signal

Country Status (7)

Country Link
US (1) US11514841B2 (en)
EP (1) EP3794578A1 (en)
JP (1) JP7478671B2 (en)
KR (1) KR102658293B1 (en)
CN (1) CN112106130B (en)
FR (1) FR3081251B1 (en)
WO (1) WO2019220055A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626153B2 (en) * 2021-06-07 2023-04-11 Omnivision Technologies, Inc. Low power static random-access memory
CN115512651B (en) * 2022-11-22 2023-04-14 苏州珂晶达电子有限公司 Display driving system and method of micro-display passive array

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1285258B1 (en) * 1996-02-26 1998-06-03 Cselt Centro Studi Lab Telecom HANDLING DEVICE FOR COMPRESSED VIDEO SEQUENCES.
JP3261519B2 (en) * 1996-06-11 2002-03-04 株式会社日立製作所 Liquid crystal display
US5952991A (en) * 1996-11-14 1999-09-14 Kabushiki Kaisha Toshiba Liquid crystal display
US6597329B1 (en) * 1999-01-08 2003-07-22 Intel Corporation Readable matrix addressable display system
JP4552069B2 (en) 2001-01-04 2010-09-29 株式会社日立製作所 Image display device and driving method thereof
TW536689B (en) * 2001-01-18 2003-06-11 Sharp Kk Display, portable device, and substrate
JP2002351430A (en) * 2001-05-30 2002-12-06 Mitsubishi Electric Corp Display device
JP3603832B2 (en) 2001-10-19 2004-12-22 ソニー株式会社 Liquid crystal display device and portable terminal device using the same
JP3798370B2 (en) 2001-11-29 2006-07-19 株式会社半導体エネルギー研究所 Display device and display system using the same
EP1388842B1 (en) * 2002-08-09 2013-10-02 Semiconductor Energy Laboratory Co., Ltd. Multi-window display device and method of driving the same
JP5270120B2 (en) * 2007-07-25 2013-08-21 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー Dual display device
JP5086766B2 (en) * 2007-10-18 2012-11-28 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー Display device
US8502758B2 (en) * 2009-12-10 2013-08-06 Young Electric Sign Company Apparatus and method for mapping virtual pixels to physical light elements of a display
US10102828B2 (en) 2013-01-09 2018-10-16 Nxp Usa, Inc. Method and apparatus for adaptive graphics compression and display buffer switching
KR102034055B1 (en) * 2013-03-19 2019-10-21 엘지디스플레이 주식회사 Organic light emitting diode display device and driving method the same
US9653029B2 (en) * 2014-08-05 2017-05-16 Apple Inc. Concurrently refreshing multiple areas of a display device using multiple different refresh rates
US11157111B2 (en) * 2017-08-29 2021-10-26 Sony Interactive Entertainment LLC Ultrafine LED display that includes sensor elements

Also Published As

Publication number Publication date
FR3081251B1 (en) 2020-06-05
CN112106130A (en) 2020-12-18
JP7478671B2 (en) 2024-05-07
US20210241679A1 (en) 2021-08-05
KR102658293B1 (en) 2024-04-18
US11514841B2 (en) 2022-11-29
WO2019220055A1 (en) 2019-11-21
CN112106130B (en) 2023-11-10
KR20210006992A (en) 2021-01-19
FR3081251A1 (en) 2019-11-22
JP2021524602A (en) 2021-09-13

Similar Documents

Publication Publication Date Title
EP0635819B1 (en) Driving method and apparatus for a microtip display
WO2007125095A1 (en) Organic electroluminescent display
EP3794578A1 (en) Visual display unit for processing a double input signal
EP2628150A1 (en) Active-matrix light-emitting diode display screen provided with attenuation means
EP3079142B1 (en) Method for displaying images on a matrix screen
FR2884640A1 (en) METHOD FOR DISPLAYING A VIDEO IMAGE AND DISPLAY PANEL USING THE METHOD
EP3871264A1 (en) Displaying device enabling a day-and-night display
US20070052639A1 (en) Methods and apparatus for driving pixels in a microdisplay
EP1958182A1 (en) Video system including a liquid crystal matrix display with improved addressing method
EP1964095A1 (en) Display panel and control method using transient capacitive coupling
EP1771838B1 (en) Image display device and display device control method
FR2691568A1 (en) A method of displaying different gray levels and a system for implementing this method.
EP1964094A1 (en) Method for controlling a display panel by capacitive coupling
EP1864275B1 (en) Image display device and method of controlling same
EP1958183B1 (en) Colour sequential liquid crystal matrix display
FR2861205A1 (en) LIQUID CRYSTAL VISUALIZATION MICROSCREEN
EP1739650A1 (en) Driving method of a passive matrix display device with multi-line selection
WO2011010046A1 (en) Remotely controlled display device
FR2876209A1 (en) Hold-type display panel control method, e.g. for liquid crystal display device, involves addressing black image in cells before and after displaying image, and addressing null video information at lines of cells at same time

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20201216

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

AX Request for extension of the european patent

Extension state: BA ME

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: EXAMINATION IS IN PROGRESS

17Q First examination report despatched

Effective date: 20230112