EP3700618A1 - Capteur optique - Google Patents

Capteur optique

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EP3700618A1
EP3700618A1 EP18788782.3A EP18788782A EP3700618A1 EP 3700618 A1 EP3700618 A1 EP 3700618A1 EP 18788782 A EP18788782 A EP 18788782A EP 3700618 A1 EP3700618 A1 EP 3700618A1
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EP
European Patent Office
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transistor
photodiode
transistors
sensor
gate
Prior art date
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Pending
Application number
EP18788782.3A
Other languages
German (de)
English (en)
Inventor
Alain CAPPY
François DANNEVILLE
Virginie HOEL
Christophe Loyez
Ilias SOURIKOPOULOS
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Ecole Centrale de Lille
Universite de Valenciennes et du Hainaut Cambresis
Yncrea Hauts de France
Universite de Lille
Original Assignee
Centre National de la Recherche Scientifique CNRS
Ecole Centrale de Lille
Universite de Valenciennes et du Hainaut Cambresis
Yncrea Hauts de France
Universite de Lille
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Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Ecole Centrale de Lille, Universite de Valenciennes et du Hainaut Cambresis, Yncrea Hauts de France, Universite de Lille filed Critical Centre National de la Recherche Scientifique CNRS
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    • G01J2001/446—Photodiode

Definitions

  • the present invention relates to a circuit with low energy consumption, which can reproduce certain behaviors of a biological retina, and used in particular in bio-inspired architectures.
  • the application FR 2 953 394 discloses an artificial retina comprising a substrate, a first layer disposed thereon comprising portions of photovoltaic material separated by a portion of insulating material and a second layer disposed on the first and comprising portions of conductive material. separated by a portion of insulating material.
  • the system described in US Pat. No. 5,865,839 is small enough to be implantable in the human eye, and comprises a set of artificial retinas each of which has a detector element and an optical fiber for directing the incident light to the detector element. .
  • the latter emits an output signal depending on the intensity of the incident light.
  • a coupler couples this output signal to the human retina.
  • US Patent 5,024,223 discloses an implant having a matrix of photodiodes implanted between the inner and outer layers of a human retina.
  • the photoactive surface of each photodiode points to the incident light.
  • the implant produces an amplitude-modulated current to electrically stimulate the inner layer of the retina.
  • US Patent 6,046,444 discloses a pixel structure having a photodiode operating in photo-ampere mode where it is reverse biased, its anode being grounded and its cathode to the gate of an NMOS transistor configured in source-follower mode.
  • the invention aims to further improve the optical sensors and retinal implants in particular, in particular to have a powerful sensor, extremely low power consumption and able to simulate to some extent the behavior of the retina.
  • the invention thus has, according to a first aspect, an optical sensor, in particular an artificial retina, with at least one photosensitive cell, each cell comprising:
  • At least one MOS transistor operating below the threshold the source drain current of which influences the load of the integration capacitor
  • At least one photodiode operating in photovoltaic mode connected to the gate of this transistor, such that the source drain current of the MOS transistor depends on the optical power received by the photodiode.
  • the operation of the transistor below the threshold corresponds to the existence of a drain-source current varying exponentially with the gate control voltage in the so-called weak inversion region of the transistor ('weak-inversion region' or 'subthreshold region' in English) where the gate-source voltage is below the threshold voltage for which the inversion zone appears, that is, creates a conduction channel between the drain and the source.
  • the open-circuit voltage of the photodiode, V co , resulting from the photoelectric conversion, is applied to the gate of the transistor. Since the relation between the photocurrent and the photovoltaic voltage V oc of the photodiode is logarithmic, the result is an electrical drain current substantially proportional to the photoelectric current, and therefore to the optical power. This is a remarkable result and allows the cell to present a substantially linear response depending on the illumination.
  • the invention also allows a large scale integration of the optical sensor, thanks to the possibility of using a standard industrial CMOS technology.
  • the MOS transistor may be arranged within the cell, either to load the integration capacitor or to discharge it, depending on how the reading circuit behaves with the charge level of this capacitance and the desired behavior. for the cell according to the illumination received.
  • the aforementioned MOS transistor may be an activation transistor arranged to charge the integration capacitance when the photodiode connected to its gate is illuminated.
  • the activation transistor is preferably of the PMOS type.
  • the MOS transistor may be a deactivation transistor arranged to discharge the integration capacitance when the photodiode connected to its gate is illuminated.
  • the deactivation transistor is preferably of the NMOS type.
  • the cell may comprise a plurality of activation transistors connected in parallel and each controlled by a photodiode connected to a respective gate, operating in photovoltaic mode, each activation transistor being arranged to charge the integration capacitance when the photodiode is illuminated, the currents adding algebraically to the same node.
  • the cell may also comprise a plurality of deactivation transistors connected in parallel and each controlled by a photodiode connected to a respective gate, operating in photovoltaic mode, each deactivation transistor being arranged to discharge the integration capacitance when the photodiode is illuminated, the currents adding algebraically to the same node.
  • the cell comprises: at least one activation MOS transistor, operating below the threshold, the source drain current of which influences the load of the integration capacitor,
  • the activation transistor being arranged to charge the capacitance of integration when the photodiode is illuminated, at least one deactivating MOS transistor, operating below the threshold, the source drain current of which influences the load of the integration capacitor,
  • At least one photodiode operating in photovoltaic mode connected to the gate of this deactivation transistor, such that the source drain current depends on the optical power received by the photodiode, the deactivation transistor being arranged to discharge the integration capacitance when the photodiode is illuminated.
  • the neurons of the different layers of the retina each cover a region of our visual field.
  • This region of space where the presence of a suitable stimulus modifies the nerve activity of a neuron is called the receptor field of this neuron.
  • the receptor fields of bipolar and ganglion cells are circular in shape. Their center and periphery, however, work in opposition: a ray of light that strikes the
  • FIRE I LLE OF REM PLACEM ENT (RULE 26) center of the field will have the opposite effect when it falls on the periphery.
  • bipolar cells There are two types according to the response of their receptor field. If a light stimulus on the center has an excitatory effect on the bipolar cell, it undergoes a depolarization. It is said that it is of type "ON". A ray of light falling only on the periphery of the field of this cell will have the opposite effect, that is, a hyperpolarization of the membrane.
  • Other bipolar cells, of the "OFF" type will show exactly the opposite behavior: the light on the center produces a hyperpolarization while a luminous stimulus on the periphery has an excitatory effect.
  • the interest of the ON and OFF cells is to detect either an optical power value at a point but a contrast between the center and the periphery of a zone.
  • the cell may be of the "ON" type, comprising a plurality of deactivation transistors and associated photodiodes, the photodiode associated with the activation transistor being surrounded by the photodiodes associated with the deactivation transistors.
  • the cell may be of the "OFF" type, comprising a plurality of activation transistors and associated photodiodes, the photodiode associated with the deactivation transistor being surrounded by the photodiodes associated with the activation transistors.
  • the photodiodes associated with the deactivation transistors in the case of an "ON" cell or the photodiodes associated with the activation transistors in the case of an "OFF” cell may be arranged in a polygonal mesh, with in particular at least four photodiodes and corresponding transistors of the deactivator type, respectively activator, within the cell.
  • the power supply of the sensor can be done in various ways.
  • the optical sensor preferably comprises a source of autonomous electrical energy, preferably photovoltaic. It may thus comprise one or more photodiodes of the same type as the photosensitive cell or cells dedicated to feeding the sensor, preferably several photodiodes connected in series, so as to increase the voltage supplied.
  • the arrangement of the photodiodes of power supply can be various.
  • the source of autonomous electrical energy comprises several photodiodes arranged around a matrix of photosensitive cells or distributed between the photosensitive cells.
  • the reading circuit can be realized in various ways. It must be sensitive to a weak synaptic current, hence the use of transistor (s) operating below the threshold at the cell.
  • the read circuit itself may consist of any current measuring circuit, without specific constraint of operation in current or voltage.
  • the read circuit comprises at least one artificial neuron.
  • the artificial neuron may be spikes (impulses) of Axon-Hillock type, Morris-Lecar type, etc.
  • the photodiode can then correspond to a cone or rod, the transistor associated with one or more horizontal cells, bipolar and amacrine, and the artificial neuron to a ganglion cell generating pulses.
  • the artificial neuron is arranged to generate pulses at a frequency which depends on the charge level of the integration capacitor and therefore on the optical power received by at least one photodiode.
  • the artificial neuron is at very low power consumption, and uses transistors operating below the threshold, so as to operate with a reduced supply voltage (V d d ⁇ Vt).
  • At least the impulse circuit of the artificial neuron is powered by a power supply (VN, Vp) for which the negative voltage (VN) is between -200 mV and 0 mV and the positive voltage (Vp) included between 0 mV and +200 mV.
  • VN, Vp negative voltage
  • Vp positive voltage
  • Vth being the threshold voltage of all the MOS transistors of the artificial neuron.
  • V p Vdd is preferably chosen.
  • the artificial neuron comprises:
  • a feedback pulse circuit comprising:
  • FIRE I LLE OF REM PLACEM ENT (RULE 26) a bridge with PMOS and NMOS transistors in series and connected in their drains by a midpoint to the integration capacity, this midpoint defining the output of the artificial neuron,
  • CMOS inverters each consisting of two transistors, the input of the first inverter being connected to the integration capacitor and its output to the input of the second inverter and to the gate of one of the transistors of the bridge the output of the second inverter being connected to the gate of the other transistor of the bridge, or
  • CMOS inverters including two inverters are in cascade, each consisting of two transistors, the input of the first inverter being connected to the integration capacitor and its output to the input of the second inverter, the output of the second inverter being connected at the gate of one of the transistors of said bridge, the input of the third CMOS inverter being connected to the integration capacitor and the output of the third CMOS inverter being connected to the gate of the other transistor of said bridge.
  • All the transistors of the artificial neuron preferably operate below the threshold, thus generating a low power consumption.
  • the subject of the invention is also, independently or in combination with the foregoing, the variants as defined below:
  • FIRE I LLE OF REM PLACEM ENT at least two CMOS inverters between the integration capacitance and the gates of the transistors of said bridge so as to cause the transistors of the bridge to change state as a function of the voltage of the integration capacitor and to allow the pulse circuit to generate at least one pulse when the voltage of the integration capacitance crosses a predefined threshold, with load of the integration capacitor by one of the transistors of the bridge and discharged by the other transistor.
  • a feedback pulse circuit comprising:
  • CMOS inverters between the integration capacitance and the gates of the transistors of said bridge so as to cause the transistors of the bridge to change state as a function of the voltage of the integration capacitor and to allow the pulse circuit to generate at least one pulse when the voltage of the integration capacitance crosses a predefined threshold, with loading of the integration capacitor by one of the transistors of the bridge and discharge by the other transistor, said neuron being remarkable in that the delay capacitance connected to the NMOS transistor is greater than the integration capacitance.
  • a feedback pulse circuit comprising:
  • CMOS inverters between the integration capacitance and the gates of the transistors of said bridge so as to cause the transistors of the bridge to change state as a function of the voltage of the integration capacitor and to allow the pulse circuit to generate at least one pulse when the voltage of the integration capacitance crosses a predefined threshold, with loading of the integration capacitor by one of the transistors of the bridge and discharge by the other transistor, said neuron being remarkable in that it comprises two cascaded CMOS inverters, the input of the first inverter being connected to the membrane capacitance (Cm) and its output to the input of the second inverter, the output of the second inverter being connected to the gate of one of the transistors of said bridge, and a third CMOS inverter whose input is connected to the membrane capacitance (Cm) and the output to the gate of the other transistor of said bridge.
  • the read circuit comprises a neural network.
  • this neuronal network comprises at least two artificial neurons called pre-neuron and post-neuron neurons, connected together by a synaptic circuit in the form of an excitatory or inhibitory synapse.
  • Excitatory synapses favoring the creation of an action potential by postneuron, depolarize the post-neuron membrane (ie increase its potential) and have a role similar to that of sodium channels in biology.
  • Inhibitory synapses which are detrimental to the creation of an action potential by the postneurone, hyper-polarize the post-neuron membrane (ie decrease its potential) and have a role similar to that of the potassium channels in biology.
  • said neuron network implements transistor neurons operating below the threshold.
  • an excitatory synapse may be represented by two series transistors connected between the positive supply Vp and the post-neuron membrane:
  • FIRE I LLE OF REM PLACEM ENT (RULE 26) A MOS transistor (N or P) whose gate is connected to a control voltage VI which makes it possible to control the charge current of the post-neuron membrane.
  • an inhibitory synapse can be represented by two series transistors connected between the post-neuron membrane and the negative VN supply:
  • An NMOS transistor whose gate is connected to the output of two cascaded inverters whose input is the membrane voltage of the pre-neuron. This signal can be collected at the output of a couple of suitable cascade inverters (belonging to the artificial neuron or not), the source being at the potential VN.
  • a MOS transistor (N or P) whose gate is connected to a control voltage VI which makes it possible to control the discharge current of the post-neuron membrane.
  • each photosensitive cell advantageously comprises several photodiodes and associated transistors, constituting as many pixels of the sensor, and a single reading circuit per cell.
  • the pixels can be of the same size, having the same photodiode surface. Otherwise, the pixels may be of different size, as is the case for logarithmic sensors, for example.
  • this synapse plays no role and the neuron can be made very sensitive.
  • the current generated in the inhibitory synapse the membrane reduces its sensitivity.
  • FIGS. 1 and 2 are diagrammatic representations of a sensor according to the invention.
  • FIG. 3 illustrates an example of adjustment of the synaptic weight in the case of a photodiode associated with a transistor operating under the threshold as an excitatory synapse
  • FIG. 4 represents an elementary association of an activating transistor and a deactivating transistor within a sensor according to the invention
  • FIGS. 5 and 6 respectively illustrate the implementation of an ON cell and an OFF cell
  • FIGS. 7 and 8 are matrix representations of an ON or OFF cell from a central pixel and its neighbors, respectively according to a rectangular network and hexagonal network distribution,
  • FIG. 9 illustrates an example of control of the frequency of the pulses as a function of the optical power received over a certain number of pixels
  • FIGS. 10 and 11 respectively represent the arrangement of an external photovoltaic power supply or integrated into the sensor
  • Fig. 12 illustrates an example of an integrated photovoltaic power supply
  • Figs. 13 and 14 show exemplary structures of an artificial neuron with two inverters and three inverters, respectively.
  • FIGS. 1 and 2 show diagrammatically an optical sensor 1 according to the invention.
  • a sensor may comprise, as illustrated, a PMOS transistor 3, a photodiode 2, an integration capacitor C m and a read circuit 10.
  • the photodiode 2 is connected to the gate of the transistor 3 by its cathode, its anode being connected to the supply voltage Vdd.
  • the drain of the transistor 3 is connected to a terminal of the integration capacitor C m also constituting an input-output of the reading circuit 10.
  • the photodiode 2 operates in photovoltaic open circuit mode where the voltage at its terminals is strictly positive, V co > 0, and the current flowing through it is zero. In this mode, the photodiode is able to generate energy, contrary to the usual mode (receiver mode) in which the photodiode is reverse biased.
  • the transistor 3 operates below the threshold, and the drain current in it varies exponentially with the gate-source voltage, and therefore with the open circuit voltage of the
  • Transistor 3 operating below the threshold is comparable to an excitatory synapse.
  • G p is the conductance of the transistor
  • ⁇ the ideality coefficient of the current-voltage characteristic Ids (V gs ) of the transistor and V m the voltage across the capacitor as shown.
  • the cathode of the photodiode is connected to the gate of the PMOS transistor. This leads de facto that the total current I of the photodiode, whose expression is the following, is zero:
  • Vt kT / q is the thermal potential
  • I s the saturation current of the PN junction constituting the photodiode
  • I p h the photo-current generated by the photodiode defined by: QPppt
  • q is the charge of the electron
  • h is the Planck constant
  • v is the frequency of the optical signal
  • Q is the quantum efficiency
  • P op t is the optical power
  • V co nV t . Ln (l + - ') m with n the ideality coefficient of the voltage-current characteristic of the photodiode.
  • a substantially linear relationship is thus obtained between the drain-source current and the photocurrent and thus between the drain-source current and the optical power received.
  • the photodiode 2 is connected to the gate of the transistor 3 by its anode, its cathode being connected to the supply voltage V ss .
  • the drain of the transistor 3 is connected to a terminal of the integration capacitor C m also constituting an input-output of the reading circuit 10.
  • the transistor 3 operating below the threshold is comparable to an inhibitory synapse.
  • this drain-source current can be called synaptic current.
  • the 'weight' of the synapse can be adjusted for example:
  • Adjustment transistor 4 is placed between the drain of transistor 3 operating below the threshold and the integrating capacitance C m , as shown in FIG. 3).
  • the global synaptic current can excite or inhibit the artificial neuron, among others depending on the role of transistor 3 operating under the threshold (respectively excitatory or inhibitory synapse).
  • the neuron can be easily connected to neighboring photovoltaic cells to create contrast-sensitive cells, such as in a biological retina.
  • FIG. 4 illustrates an example of elementary connection of the photodiodes in an excitation or inhibition configuration.
  • the neuron 10 can be stable (does not generate pulses) or unstable (low frequency pulse generation).
  • the photodiode 21 is connected to a PMOS transistor 31 equivalent to an excitatory synapse of the artificial neuron 10. It tends to promote the generation of pulses by the neuron 10 or to increase the frequency thereof.
  • the photodiode 22 is connected to an NMOS transistor 32 equivalent to an inhibitory synapse. It tends to reduce the aforementioned frequency. Since photodiodes operate in an open circuit, the same photodiode can be connected to different synapses without modifying its properties.
  • activation and deactivation transistors Any combination of activation and deactivation transistors is possible because all the currents will be added algebraically to the same node constituting the input-output of the neuron. For example, the equivalent of the ON and OFF cells of the biological retina can be created.
  • FIG. 5 represents an artificial implementation of an ON cell with a photodiode 21 associated with an activator transistor 31 acting as excitatory synapse at the center and a plurality of photodiodes 22 associated with deactivating transistors 32 connected in parallel and acting as inhibitory synapses at the periphery .
  • the number of photodiodes 22 associated with the deactivating transistors 32 will be chosen according to the application and the targeted characteristics.
  • FIG. 6 represents an artificial implementation of an OFF cell with a photodiode 22 associated with a deactivating transistor 32 acting as an inhibitory synapse in the center and several photodiodes 21 associated with activating transistors 31 connected in parallel and acting as excitatory synapses at the periphery .
  • FIG. 7 describes an elementary association by considering a "square" (square or rectangular) type matrix of pixels 40, among which we can consider sub-assemblies consisting of central pixels 50 and peripheral pixels 55. If we operate a corresponding to FIG. 5 (diagram representing an ON cell), the pixel 50 in the center of FIG. 7 corresponds to the photodiode whose cathode is connected to the gate of the activating transistor PMOS (excitatory synapse), whereas the four peripheral pixels 55 surrounding the pixel of the center 50 have their cathode connected to ground and their anode connected to the gate of an NMOS deactivator transistor (synapse inhibitor).
  • the artificial neuron will have a relatively low pulse frequency, or even zero.
  • the global excitation current on the neuron membrane will increase and the pulse frequency too.
  • the sum of the inhibition currents will be greater than the excitation current and the neuron will generate no more pulses (or very little, that is to say that the pulse frequency is relatively low, even zero as in case of uniform illumination).
  • FIG. 7 An architecture dual to that of the circuit of FIG. 7 can also be used in order to obtain an OFF cell as shown in FIG. 6 where the center pixel 50 is associated with an inhibitory synapse (photodiode connected to a deactivating transistor) and the four peripheral pixels 55 of the periphery are associated with excitatory synapses (photodiodes connected to activating transistors).
  • the center pixel 50 is associated with an inhibitory synapse (photodiode connected to a deactivating transistor) and the four peripheral pixels 55 of the periphery are associated with excitatory synapses (photodiodes connected to activating transistors).
  • the topology organized into a "square" type matrix can be changed to a hexagonal configuration like that presented in FIG. 8. Any polygonal topology is of course possible.
  • the total synaptic current I to t applied to the neuron is expressed as follows:
  • the conductances G eX c, i and Ginhj of the transistors may be adjusted by the parameters of the transistors (length and gate width, for example) as a function of the application.
  • an artificial vision system As the human eye does very well, it is desirable for an artificial vision system to be able to adapt to the average luminance of the scene and to be able to detect outlines and shapes in both low and high brightness.
  • the neuron will be hyperpolarized by a strong current in the deactivating transistors 32, which creates a leak which discharges the capacitance integration, and in case of low light, the neuron will be depolarized by reduction or cancellation of this leakage current.
  • FIGS. 10 and 11 show two ways of producing the energy required to operate an optical sensor 1.
  • photovoltaic supply cells 100 are placed around the pixels, and in FIG. arranged in rows alternating with those of the pixels.
  • two or more diodes 25 may be put in series, as illustrated in FIG.
  • FIG. 13 schematically illustrates an exemplary embodiment of the artificial neuron 10.
  • the artificial neuron 10 comprises two inverters 5 and 6 connected in cascade, the output of the first being connected to the input of the second.
  • the output of the first inverter 5 is connected to the gate of a PMOS transistor 8.
  • the output of the second inverter is connected to the gate of an NMOS transistor 7.
  • Transistors 7 and 8 are electrically connected in series and form a bridge between supply voltage Vdd and ground.
  • the mid-point 9, defining the connection of the drains of the transistors of the bridge, is connected to a terminal of the integration capacitor C m .
  • the other terminal of the integration capacitance C m is connected to ground.
  • a capacitance Ck is connected between the ground and the gate of the NMOS transistor 7.
  • a capacitance C na is connected between Vdd and the gate of the PMOS transistor 8.
  • Iex denotes the external excitation current, which charges or discharges the integration capacitance C m and which originates from the activation or deactivation transistor or transistors.
  • the integration capacitance C m When the potential at the terminals of the integration capacitance C m reaches the threshold voltage of the first inverter 5, a corresponding potential is then transmitted after a first inversion by the inverter 5 to the gate of the PMOS transistor 8, activating the latter after a delay defined by the capacity C na .
  • the integration capacitance C m is charged by the open conduction channel of the PMOS transistor 8. This charge corresponds to the rising edge of the output action potential.
  • the threshold voltage of the second inverter 6 When the threshold voltage of the second inverter 6 is reached, a corresponding potential is transmitted to the gate of the NMOS transistor 7, activating the latter after a delay defined by the delay capacitance Ck, which is in the example considered longer than the PMOS activation time, due to the choice of Ck> C na .
  • the integration capacitance C m After having had time to load, the integration capacitance C m begins to discharge at the opening of the conduction channel of the NMOS transistor 7.
  • FIG. 14 schematically shows an artificial neuron 10 according to another embodiment, which differs from that of FIG. 13 by the addition of a third inverter 12, the first inverter 13 transmitting the output potential after inversion to the gate of the PMOS transistor 8 of the bridge and the two other inverters 11 and 12, connected in cascade, transmitting the output potential to the gate of the NMOS transistor 7.
  • the inputs of the inverters 13 and 11 are connected to the midpoint 9 of the bridge and the integration capacitor, and the input of the inverter 12 is connected to the output of the inverter 11.
  • the addition of the third inverter makes it possible to independently optimize the controls of the transistors of the bridge, by independently adjusting the threshold voltages of the inverters.
  • the threshold voltage of the neuron that produces the action potential is the threshold voltage of the inverter supplying the PMOS transistor of the bridge.
  • the number of inverters used can be defined according to objectives of speed or energy consumption.
  • the reading circuit no longer comprises a single transistor neuron operating below the threshold but a network of transistor neurons operating below the threshold
  • the synaptic circuit has two inputs and comprises two transistors. connected in series by their drains, at least one of said transistors being of NMOS type controlled by a gate potential corresponding to the first input of the synaptic circuit, the gate of the second transistor corresponding to the second input of the synaptic circuit, the output of the synaptic circuit corresponding to the source of the NMOS transistor being connected to the output potential of the post-neuron.
  • said synaptic circuit may correspond to:
  • An excitatory synapse where the second input of the synaptic circuit is connected to the output of an inverter (preferably the first inverter of the preneurone) having as input the membrane potential of the pre-neuron, in particular at the gate of the PMOS transistor of the bridge of the pre-neuron, or
  • An inhibitory synapse where the second input of the synaptic circuit is connected to the output of two inverters in series (preferentially the two cascaded inverters of the pre-neuron) whose input of the first is subjected to the membrane potential of the pre-neuron, or
  • An inhibitory synapse where the second input of the synaptic circuit is connected to the gate of the NMOS transistor of the pre-neuron bridge.
  • the invention is particularly applicable to retinal implants, but nevertheless covers a broad application spectrum. It can for example be used in robotics, home automation, image and video processing, etc.
  • the architecture of the artificial neuron associated with a cell of the optical sensor according to the invention may be other than those described above.

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Abstract

Université de Lille, École Centrale de Lille, Université de Valenciennes et du Hainaut- Cambrésis, Centre National de la Recherche Scientifique, YNCREA « Capteur optique » Capteur optique (1), notamment une rétine artificielle, à au moins une cellule photosensible, chaque cellule comportant : - une capacité d'intégration (Cm), - un circuit de lecture (10) dont le fonctionnement dépend de la charge de la capacité d'intégration (Cm), - au moins un transistor MOS (3; 31; 32) fonctionnant sous le seuil, dont le courant drain source influe sur la charge de la capacité d'intégration (Cm), - au moins une photodiode (2; 21; 22) fonctionnant en mode photovoltaïque, reliée à la grille de ce transistor, de telle sorte que le courant drain source du transistor MOS dépende de la puissance optique reçue par la photodiode.

Description

CAPTEUR OPTIQUE
La présente invention a pour objet un circuit à faible consommation d'énergie, pouvant reproduire certains comportements d'une rétine biologique, et utilisable notamment dans des architectures bio-inspirées.
Il a déjà été proposé divers systèmes d'acquisition et de traitement d'informations visuelles, et des implants pour suppléer à un handicap visuel.
La demande FR 2 953 394 divulgue une rétine artificielle comportant un substrat, une première couche disposée sur celui-ci comprenant des parties en matériau photovoltaïque séparées par une partie en matériau isolant et une deuxième couche disposée sur la première et comprenant des parties en matériau conducteur séparées par une partie en matériau isolant.
Le système décrit dans le brevet US 5 865 839 est suffisamment petit pour pouvoir être implanté dans l'œil humain, et comprend un ensemble de rétines artificielles dont chacune comporte un élément détecteur et une fibre optique pour diriger la lumière incidente vers l'élément détecteur. Ce dernier émet un signal de sortie fonction de l'intensité de la lumière incidente. Un coupleur permet de coupler ce signal de sortie à la rétine humaine.
Le brevet US 5 024 223 divulgue un implant comportant une matrice de photodiodes, implantée entre les couches interne et externe d'une rétine humaine. La surface photo-active de chaque photodiode pointe vers la lumière incidente. L'implant produit un courant modulé en amplitude pour stimuler électriquement la couche interne de la rétine.
Le brevet US 6 046 444 divulgue une structure de pixel comportant une photodiode fonctionnant en mode photoampérique où elle est polarisée en inverse, son anode étant reliée à la masse et sa cathode à la grille d'un transistor NMOS configuré en mode source-suiveur. L'invention vise à perfectionner encore les capteurs optiques et les implants rétiniens en particulier, notamment afin de disposer d'un capteur performant, de consommation électrique extrêmement faible et capable de simuler dans une certaine mesure le comportement de la rétine.
L'invention a ainsi pour objet, selon un premier de ses aspects, un capteur optique, notamment une rétine artificielle, à au moins une cellule photosensible, chaque cellule comportant :
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) - une capacité d'intégration,
un circuit de lecture dont le fonctionnement dépend de la charge de la capacité d'intégration,
au moins un transistor MOS fonctionnant sous le seuil, dont le courant drain source influe sur la charge de la capacité d'intégration,
au moins une photodiode fonctionnant en mode photovoltaïque, reliée à la grille de ce transistor, de telle sorte que le courant drain source du transistor MOS dépende de la puissance optique reçue par la photodiode.
Le fonctionnement du transistor sous le seuil correspond à l'existence d'un courant drain-source variant exponentiellement avec la tension de commande de grille dans la région dite d'inversion faible du transistor ('weak-inversion région' ou 'subthreshold région' en anglais) où la tension grille-source est en deçà de la tension de seuil pour laquelle la zone d'inversion apparaît, c'est-à-dire crée un canal de conduction entre le drain et la source.
La tension en circuit ouvert de la photodiode, Vco, issue de la conversion photoélectrique, s'applique à la grille du transistor. Comme la relation entre le photo-courant et la tension photovoltaïque Vco de la photodiode est logarithmique, il en résulte un courant électrique de drain sensiblement proportionnel au courant photoélectrique, et donc à la puissance optique. Ceci constitue un résultat remarquable et permet à la cellule de présenter une réponse sensiblement linéaire en fonction de l'éclairement. L'invention permet par ailleurs une intégration à grande échelle du capteur optique, grâce à la possibilité d'utiliser une technologie CMOS industrielle standard.
Le transistor MOS peut être agencé au sein de la cellule, soit pour charger la capacité d'intégration, soit pour la décharger, en fonction de la manière dont se comporte le circuit de lecture avec le niveau de charge de cette capacité et du comportement recherché pour la cellule selon l'éclairement reçu.
Ainsi, le transistor MOS précité peut être un transistor d'activation agencé pour charger la capacité d'intégration lorsque la photodiode reliée à sa grille est éclairée. Dans ce cas, le transistor d'activation est de préférence de type PMOS.
En variante, le transistor MOS peut être un transistor de désactivation agencé pour décharger la capacité d'intégration lorsque la photodiode reliée à sa grille est éclairée. Dans ce cas, le transistor de désactivation est de préférence de type NMOS.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) La cellule peut comporter plusieurs transistors d'activation montés en parallèle et commandés chacun par une photodiode reliée à une grille respective, opérant en mode photovoltaïque, chaque transistor d'activation étant agencé pour charger la capacité d'intégration lorsque la photodiode est éclairée, les courants s'ajoutant algébriquement au même nœud.
La cellule peut également comporter plusieurs transistors de désactivation montés en parallèle et commandés chacun par une photodiode reliée à une grille respective, opérant en mode photovoltaïque, chaque transistor de désactivation étant agencé pour décharger la capacité d'intégration lorsque la photodiode est éclairée, les courants s'ajoutant algébriquement au même nœud.
On peut ainsi réaliser une cellule ayant autant de photodiodes que souhaité, et réaliser autant de cellules ayant autant de comportements distincts à la lumière, en fonction du nombre de transistors d'activation et de désactivation utilisés et de l'agencement spatial des photodiodes correspondantes.
Ainsi, dans des exemples de mise en œuvre de l'invention, la cellule comporte : au moins un transistor MOS d'activation, fonctionnant sous le seuil, dont le courant drain source influe sur la charge de la capacité d'intégration,
au moins une photodiode fonctionnant en mode photovoltaïque, reliée à la grille de ce transistor d'activation, de telle sorte que le courant drain source dépende de la puissance optique reçue par la photodiode, le transistor d'activation étant agencé pour charger la capacité d'intégration lorsque la photodiode est éclairée, au moins un transistor MOS de désactivation, fonctionnant sous le seuil, dont le courant drain source influe sur la charge de la capacité d'intégration,
au moins une photodiode fonctionnant en mode photovoltaïque, reliée à la grille de ce transistor de désactivation, de telle sorte que le courant drain source dépende de la puissance optique reçue par la photodiode, le transistor de désactivation étant agencé pour décharger la capacité d'intégration lorsque la photodiode est éclairée.
En biologie, les neurones des différentes couches de la rétine couvrent chacun une région de notre champ visuel. Cette région de l'espace où la présence d'un stimulus approprié modifie l'activité nerveuse d'un neurone est appelée le champ récepteur de ce neurone. Ainsi, les champs récepteurs des cellules bipolaires et ganglionnaires sont de forme circulaire. Leur centre et périphérie fonctionnent toutefois en opposition : un rayon de lumière qui frappe le
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) centre du champ va avoir l'effet inverse lorsqu'il tombe sur la périphérie. On distingue deux types de cellules bipolaires selon la réponse de leur champ récepteur. Si un stimulus lumineux sur le centre a un effet excitateur sur la cellule bipolaire, celle-ci subit une dépolarisation. On dit alors qu'elle est de type « ON ». Un rayon de lumière qui tombe seulement sur la périphérie du champ de cette cellule aura l'effet opposé, c'est-à-dire une hyperpolarisation de la membrane. D'autres cellules bipolaires, de type « OFF », vont montrer exactement le comportement inverse : la lumière sur le centre produit une hyperpolarisation tandis qu'un stimulus lumineux sur la périphérie a un effet excitateur.
L'intérêt des cellules ON et OFF est de détecter non plus une valeur de puissance optique en un point mais un contraste entre le centre et la périphérie d'une zone.
Par analogie avec la rétine biologique, la cellule peut être de type « ON », comportant plusieurs transistors de désactivation et photodiodes associées, la photodiode associée au transistor d'activation étant entourée par les photodiodes associées aux transistors de désactivation. La cellule peut être de type « OFF », comportant plusieurs transistors d'activation et photodiodes associées, la photodiode associée au transistor de désactivation étant entourée par les photodiodes associées aux transistors d'activation. Les photodiodes associées aux transistors de désactivation dans le cas d'une cellule « ON » ou les photodiodes associées aux transistors d'activation dans le cas d'une cellule « OFF », peuvent être disposées selon un maillage polygonal, avec notamment au moins quatre photodiodes et transistors correspondants du type désactivateur, respectivement activateur, au sein de la cellule.
L'alimentation électrique du capteur peut s'effectuer de diverses façons.
Le capteur optique comporte de préférence une source d'énergie électrique autonome, de préférence photovoltaïque. Il peut ainsi comporter une ou plusieurs photodiodes du même type que la ou les cellules photosensibles, dédiées à l'alimentation du capteur, de préférence plusieurs photodiodes montées en série, de façon à accroître la tension fournie.
L'agencement des photodiodes d'alimentation électrique peut être divers.
De préférence, la source d'énergie électrique autonome comporte plusieurs photodiodes disposées autour d'une matrice de cellules photosensibles ou réparties entre les cellules photosensibles.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) Le circuit de lecture peut être réalisé de diverses façons. Il doit être sensible à un courant synaptique faible, d'où l'utilisation de transistor(s) fonctionnant sous le seuil au niveau de la cellule.
Le circuit de lecture en lui-même peut être constitué de tout circuit de mesure de courant, sans contrainte spécifique de fonctionnement en courant ou tension.
De préférence, le circuit de lecture comporte au moins un neurone artificiel.
Par exemple, le neurone artificiel peut être à spikes (impulsions) de type Axon- Hillock, de type Morris-Lecar, etc.
Par analogie avec la biologie, la photodiode peut correspondre alors à un cône ou un bâtonnet, le transistor associé à une ou plusieurs cellules horizontales, bipolaires et amacrines, et le neurone artificiel à une cellule ganglion générant des impulsions.
Avantageusement, le neurone artificiel est agencé pour générer des impulsions à une fréquence qui dépend du niveau de charge de la capacité d'intégration et donc de la puissance optique reçue par au moins une photodiode.
De préférence, le neurone artificiel est à très basse consommation électrique, et utilise des transistors fonctionnant sous le seuil, de façon à fonctionner avec une tension d'alimentation réduite (Vdd< Vt) .
De manière tout à fait préférée, au moins le circuit impulsionnel du neurone artificiel est alimenté par une alimentation (VN, Vp) pour laquelle la tension négative (VN) est comprise entre -200 mV et 0 mV et la tension positive (Vp) comprise entre 0 mV et +200 mV.
De préférence, (VP-VN) < Vth, Vth étant la tension de seuil de tous les transistors MOS du neurone artificiel.
Par commodité, à des fins d'accord entre les tensions alimentant respectivement le neurone et le capteur, on choisit préférentiellement Vp = Vdd .
Selon une variante tout à fait privilégiée, le neurone artificiel comporte :
une entrée synaptique externe en courant définie par une borne de la capacité d'intégration et effectuant la somme algébrique des courants d'activation et de désactivation,
un circuit impulsionnel à contre-réaction, comportant :
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) o un pont à transistors PMOS et NMOS en série et reliés en leurs drains par un point milieu à la capacité d'intégration, ce point milieu définissant la sortie du neurone artificiel,
o au moins une capacité dite de retard entre la grille et la source de l'un des transistors du pont,
seulement deux inverseurs CMOS en cascade, chacun étant constitué de deux transistors, l'entrée du premier inverseur étant reliée à la capacité d'intégration et sa sortie à l'entrée du deuxième inverseur et à la grille de l'un des transistors du pont, la sortie du deuxième inverseur étant reliée à la grille de l'autre transistor du pont, ou
seulement trois inverseurs CMOS dont deux inverseurs sont en cascade, chacun étant constitué de deux transistors, l'entrée du premier inverseur étant reliée à la capacité d'intégration et sa sortie à l'entrée du deuxième inverseur, la sortie du deuxième inverseur étant reliée à la grille de l'un des transistors dudit pont, l'entrée du troisième inverseur CMOS étant reliée à la capacité d'intégration et la sortie du troisième inverseur CMOS étant reliée à la grille de l'autre transistor dudit pont.
Tous les transistors du neurone artificiel fonctionnent de préférence sous le seuil, engendrant ainsi une faible consommation électrique. L'invention a encore pour objet, indépendamment ou en combinaison avec ce qui précède, les variantes telles que définies ci-dessous suivantes :
Neurone artificiel comportant :
o une entrée synaptique externe en courant définie par une borne de la capacité d'intégration et effectuant la somme algébrique des courants d'activation et de désactivation,
o un circuit impulsionnel à contre-réaction, alimenté par une alimentation à la tension négative comprise entre -200 mV et 0 mV et à tension positive comprise entre 0 mV et +200 mV, comportant :
■ Un pont à transistors PMOS et NMOS en série et reliés en leurs drains par un point milieu à la capacité d'intégration, ce point milieu définissant la sortie du neurone artificiel,
■ Au moins une capacité dite de retard entre la grille et la source de l'un des transistors du pont,
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) o Au moins deux inverseurs CMOS entre la capacité d'intégration et les grilles des transistors dudit pont de façon à amener les transistors du pont à changer d'état en fonction de la tension de la capacité d'intégration et permettre au circuit impulsionnel de générer au moins une impulsion lorsque la tension de la capacité d'intégration franchit un seuil prédéfini, avec charge de la capacité d'intégration par l'un des transistors du pont et décharge par l'autre transistor.
Neurone artificiel comportant :
o une entrée synaptique externe en courant définie par une borne de la capacité d'intégration et effectuant la somme algébrique des courants d'activation et de désactivation,
o Un circuit impulsionnel à contre-réaction comportant :
■ Un pont à transistors PMOS et NMOS en série et reliés en leurs drains par un point milieu à la capacité d'intégration, ce point milieu définissant la sortie du neurone artificiel,
■ Au moins une capacité dite de retard entre la grille et la source de l'un des transistors du pont,
o Au moins deux inverseurs CMOS entre la capacité d'intégration et les grilles des transistors dudit pont de façon à amener les transistors du pont à changer d'état en fonction de la tension de la capacité d'intégration et permettre au circuit impulsionnel de générer au moins une impulsion lorsque la tension de la capacité d'intégration franchit un seuil prédéfini, avec charge de la capacité d'intégration par l'un des transistors du pont et décharge par l'autre transistor, ledit neurone étant remarquable en ce que la capacité de retard connectée au transistor NMOS est supérieure à la capacité d'intégration.
Neurone artificiel comportant :
o une entrée synaptique externe en courant définie par une borne de la capacité d'intégration et effectuant la somme algébrique des courants d'activation et de désactivation,
o Un circuit impulsionnel à contre-réaction comportant :
■ Un pont à transistors PMOS et NMOS en série et reliés en leurs drains par un point milieu à la capacité d'intégration, ce point milieu définissant la sortie du neurone artificiel,
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) ■ Au moins une capacité dite de retard entre la grille et la source de l'un des transistors du pont,
o Au moins deux inverseurs CMOS entre la capacité d'intégration et les grilles des transistors dudit pont de façon à amener les transistors du pont à changer d'état en fonction de la tension de la capacité d'intégration et permettre au circuit impulsionnel de générer au moins une impulsion lorsque la tension de la capacité d'intégration franchit un seuil prédéfini, avec charge de la capacité d'intégration par l'un des transistors du pont et décharge par l'autre transistor, ledit neurone étant remarquable en ce qu'il comporte deux inverseurs CMOS en cascade, l'entrée du premier inverseur étant reliée à la capacité de membrane (Cm) et sa sortie à l'entrée du deuxième inverseur, la sortie du deuxième inverseur étant reliée à la grille de l'un des transistors dudit pont, et un troisième inverseur CMOS dont l'entrée est reliée à la capacité de membrane (Cm) et la sortie à la grille de l'autre transistor dudit pont.
Dans d'autres variantes, le circuit de lecture comprend un réseau de neurones.
Avantageusement, ce réseau neuronal comporte au moins deux neurones artificiels dits pré-neurone et post-neurone, reliés ensemble par un circuit synaptique sous forme d'une synapse excitatrice ou inhibitrice.
Les synapses excitatrices, favorisant la création d'un potentiel d'action par le postneurone, dépolarisent la membrane du post-neurone (c'est-à-dire augmentent son potentiel) et ont un rôle similaire à celui des canaux sodiques en biologie.
Les synapses inhibitrices, défavorisant la création d'un potentiel d'action par le postneurone, hyper-polarisent la membrane du post-neurone (c'est-à-dire diminuent son potentiel) et ont un rôle similaire à celui des canaux potassiques en biologie.
Dans certaines sous-variantes privilégiées, ledit réseau de neurone met en œuvre des neurones à transistors fonctionnant sous le seuil. Dans ce cas, avantageusement, une synapse excitatrice peut être représentée par deux transistors en série connectés entre l'alimentation positive Vp et la membrane du post-neurone :
• un transistor PMOS, dont la grille est connectée à la tension de membrane du préneurone inversée. Ce signal peut être recueilli en sortie de tout inverseur adéquat (appartenant au neurone artificiel ou non), la source étant au potentiel Vp.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) • un transistor MOS (N ou P) dont la grille est connectée à une tension de commande VI qui permet de contrôler le courant de charge de la membrane du post-neurone.
Avantageusement, une synapse inhibitrice peut être représentée par deux transistors en série connectés entre la membrane du post-neurone et l'alimentation négative VN:
« un transistor NMOS, dont la grille est connectée à la sortie de deux inverseurs en cascade dont l'entrée est la tension de membrane du pré-neurone. Ce signal peut être recueilli en sortie de couple d'inverseurs en cascade adéquat (appartenant au neurone artificiel ou non), la source étant au potentiel VN.
• un transistor MOS (N ou P) dont la grille est connectée à une tension de commande VI qui permet de contrôler le courant de décharge de la membrane du post-neurone.
Selon l'invention, chaque cellule photosensible comporte avantageusement plusieurs photodiodes et transistors associés, constituant autant de pixels du capteur, et un circuit de lecture unique par cellule. Les pixels peuvent être de même taille, ayant une même surface de photodiode. Sinon, les pixels peuvent être de taille différente, comme c'est le cas pour les capteurs logarithmiques par exemple.
Enfin, afin de rendre le capteur plus sensible aux faibles éclairements et moins sensible aux forts éclairements et ainsi limiter la fréquence des impulsions dans une bande de fréquence peu sensible à la valeur absolue de Péclairement, par un contrôle automatique du gain, il peut être utile de stabiliser le neurone sous fort éclairement et de le déstabiliser sous faible éclairement.
Ceci peut être effectué dans des variantes avancées du capteur en utilisant une photodiode (ou un ensemble de photodiodes) comme commande d'un (ou plusieurs) transistor(s) faisant office de synapse(s) inhibitrice(s).
A faible éclairement, cette synapse ne joue aucun rôle et le neurone peut être rendu très sensible. A fort éclairement, le courant généré dans la synapse inhibitrice la membrane réduit sa sensibilité.
L'invention pourra être mieux comprise à la lecture de la description détaillée qui va suivre, d'exemples de mise en œuvre non limitatifs de celle-ci, et à l'examen du dessin annexé, sur lequel :
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) Les figures 1 et 2 sont des représentations schématiques d'un capteur selon l'invention,
la figure 3 illustre un exemple d'ajustement du poids synaptique dans le cas d'une photodiode associée à un transistor fonctionnant sous le seuil en tant que synapse excitatrice,
la figure 4 représente une association élémentaire d'un transistor activateur et d'un transistor désactivateur au sein d'un capteur selon l'invention,
les figures 5 et 6 illustrent respectivement l'implémentation d'une cellule ON et d'une cellule OFF,
les figures 7 et 8 sont des représentations matricielles d'une cellule ON ou OFF à partir d'un pixel central et de ses voisins, respectivement selon une répartition en réseau rectangulaire et en réseau hexagonal,
la figure 9 illustre un exemple de contrôle de la fréquence des impulsions en fonction de la puissance optique reçue sur un certain nombre de pixels,
les figures 10 et 11 représentent respectivement l'agencement d'une alimentation photovoltaïque externe ou intégrée au capteur,
la figure 12 illustre un exemple d'alimentation photovoltaïque intégrée, et les figures 13 et 14 représentent des exemples de structure d'un neurone artificiel à deux inverseurs et à trois inverseurs, respectivement.
On a représenté schématiquement aux figures 1 et 2 un capteur optique 1 selon l'invention. Un tel capteur peut comporter comme illustré un transistor PMOS 3, une photodiode 2, une capacité d'intégration Cm et un circuit de lecture 10.
Sur la figure 1 , la photodiode 2 est reliée à la grille du transistor 3 par sa cathode, son anode étant connectée à la tension d'alimentation Vdd. Le drain du transistor 3 est connecté à une borne de la capacité d'intégration Cm constituant également une entrée-sortie du circuit de lecture 10.
La photodiode 2 fonctionne en mode photovoltaïque circuit ouvert où la tension à ses bornes est strictement positive, Vco > 0, et le courant la traversant est nul. Dans ce mode, la photodiode est capable de générer de l'énergie, contrairement au mode usuel (mode récepteur) dans lequel la photodiode est polarisée en inverse.
Le transistor 3 fonctionne sous le seuil, et le courant de drain dans celui-ci varie exponentiellement avec la tension grille-source, et donc avec la tension de circuit ouvert de la
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) photodiode 2. Le transistor 3 fonctionnant sous le seuil est comparable à une synapse excitatrice.
En s'appuyant sur la relation courant-tension du transistor PMOS, on obtient une relation entre la tension en circuit ouvert Vco générée par la photodiode et le courant Ids issu du transistor :
Dans l'équation (1), Gp est la conductance du transistor, η le coefficient d'idéalité de la caractéristique courant-tension Ids(Vgs) du transistor et Vm la tension aux bornes de la capacité telle que représentée.
La cathode de la photodiode est connectée à la grille du transistor PMOS. Ceci entraine de facto que le courant total I de la photodiode, dont l'expression est la suivante, est nul :
/ = Is ( xp(^) - l) - Iph (2)
~nVt
où Vt = kT/q est le potentiel thermique, Is le courant de saturation de la jonction PN constituant la photodiode et Iph le photo-courant généré par la photodiode défini par: _ QPppt
où q est la charge de l'électron, h la constante de Planck, v la fréquence du signal optique, Q le rendement quantique et Popt puissance optique,
Il en résulte que l'éclairement produit une tension photovoltaïque en circuit ouvert Vco qui s'exprime ainsi :
Vco = nVt. Ln (l + - ' ) m avec n le coefficient d'idéalité de la caractéristique tension-courant de la photodiode.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) En introduisant (4) dans (1) on obtient :
et en supposant que les coefficients d'idéalité n et η sont du même ordre de grandeur, on obtient l'expression du courant drain-source du transistor 3 influant sur la charge de la capacité d'intégration Cm :
Dans le mode le plus fréquent, le photo-courant Iph est beaucoup plus grand que le courant inverse Is de la jonction non polarisée. D'où :
On obtient ainsi une relation sensiblement linéaire entre le courant drain-source et le photocourant et donc entre le courant drain-source et la puissance optique reçue.
Sur la figure 2, la photodiode 2 est reliée à la grille du transistor 3 par son anode, sa cathode étant connectée à la tension d'alimentation Vss. Le drain du transistor 3 est connecté à une borne de la capacité d'intégration Cm constituant également une entrée-sortie du circuit de lecture 10. Le transistor 3 fonctionnant sous le seuil est comparable à une synapse inhibitrice.
Si le circuit de lecture 10 est un neurone artificiel, ce courant drain-source peut être appelé courant synaptique. Le 'poids' de la synapse peut être ajusté par exemple :
• par le dimensionnement du transistor, et notamment par la conductance Gp du transistor, qui est proportionnelle à la largeur de la grille et inversement proportionnelle à sa longueur,
• à l'aide d'un transistor (N ou P) d'ajustement 4, placé entre le transistor 3 qui fonctionne sous le seuil et la capacité d'intégration Cm (lorsque le transistor 3 est semblable à une synapse excitatrice, ledit transistor d'ajustement 4 est placé entre le drain du transistor 3 fonctionnant sous le seuil et la capacité d'intégration Cm, comme présenté à la figure 3).
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) Le courant synaptique global peut exciter ou inhiber le neurone artificiel, entre autres selon le rôle du transistor 3 fonctionnant sous le seuil (respectivement synapse excitatrice ou inhibitrice).
Le neurone peut être facilement connecté aux cellules photovoltaïques voisines afin de créer des cellules sensibles au contraste, comme dans une rétine biologique.
La figure 4 illustre un exemple de connexion élémentaire des photodiodes dans une configuration d'excitation ou d'inhibition.
Sans puissance optique appliquée, le neurone 10 peut être stable (ne génère pas d'impulsions) ou instable (génération d'impulsions à fréquence basse). La photodiode 21 est reliée à un transistor PMOS 31 équivalent à une synapse excitatrice du neurone artificiel 10. Elle tend à favoriser la génération d'impulsions par le neurone 10 ou augmenter la fréquence de celles-ci. La photodiode 22 est reliée à un transistor NMOS 32 équivalent à une synapse inhibitrice. Elle tend à réduire la fréquence précitée. Les photodiodes fonctionnant en circuit ouvert, la même photodiode peut être connectée à différentes synapses sans modification de ses propriétés.
En variante, on peut effectuer un traitement plus complexe des signaux optiques reçus en associant plusieurs photodiodes au même neurone 10.
Toute combinaison de transistors d'activation et de désactivation est possible, car tous les courants vont s'ajouter algébriquement au même nœud constituant Γ entrée-sortie du neurone. On peut ainsi créer par exemple l'équivalent des cellules ON et OFF de la rétine biologique.
La figure 5 représente une implémentation artificielle d'une cellule ON avec une photodiode 21 associée à un transistor activateur 31 faisant office de synapse excitatrice au centre et plusieurs photodiodes 22 associées à des transistors désactivateurs 32 mis en parallèle et faisant office de synapses inhibitrices au pourtour. Le nombre de photodiodes 22 associées aux transistors désactivateurs 32 sera choisi en fonction de l'application et des caractéristiques visées.
La figure 6 représente une implémentation artificielle d'une cellule OFF avec une photodiode 22 associée à un transistor désactivateur 32 faisant office de synapse inhibitrice au centre et plusieurs photodiodes 21 associées à des transistors activateurs 31 mis en parallèle et faisant office de synapses excitatrices au pourtour.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) La figure 7 décrit une association élémentaire en considérant une matrice de type « carrée » (carrée ou rectangulaire) de pixels 40, parmi lesquels on peut considérer des sous- ensembles constitués de pixels centraux 50 et pixels périphériques 55. Si l'on opère une correspondance avec la figure 5 (schéma représentant une cellule ON), le pixel 50 au centre de la figure 7 correspond à la photodiode dont la cathode est connectée à la grille du transistor activateur PMOS (synapse excitatrice), alors que les quatre pixels périphériques 55 entourant le pixel du centre 50 ont leur cathode connectée à la masse et leur anode connectée à la grille d'un transistor désactivateur NMOS (synapse inhibitrice).
Pour un éclairement uniforme des photodiodes, le neurone artificiel aura une fréquence d'impulsions relativement basse, voire nulle.
Si l'éclairement est fort au niveau du pixel 50 du centre, le courant d'excitation global sur la membrane du neurone augmentera et la fréquence d'impulsions aussi.
Si l'éclairement est fort au niveau des pixels périphériques 55 du pourtour, la somme des courants d'inhibition sera supérieure au courant d'excitation et le neurone ne générera plus d'impulsions (ou très peu ; c'est à dire que la fréquence d'impulsions est relativement basse, voire nulle comme en cas d'éclairement uniforme).
Une architecture duale à celle du circuit de la figure 7 peut être également utilisée afin d'obtenir une cellule OFF telle que présentée à la figure 6 où le pixel 50 du centre est associé à une synapse inhibitrice (photodiode reliée à un transistor désactivateur) et les quatre pixels périphériques 55 du pourtour sont associés à des synapses excitatrices (photodiodes reliées à des transistors activateurs).
La topologie organisée en matrice de type « carrée » peut être changée en configuration hexagonale comme celle présentée à la figure 8. Toute topologie polygonale est bien entendu possible. De façon générale, pour une association de N pixels excitateurs et de M pixels inhibiteurs, le courant synaptique total Itot appliqué au neurone est exprimé ainsi :
FEU I LLE DE REM PLACEM ENT (RÈG LE 26)
Dans un fonctionnement normal de la photodiode, le photo-courant Iph est beaucoup plus grand que le courant inverse Is des différentes jonctions. On aura alors : j — (\7 _ \7 \ Gexc,i Tph _
hot - KYdd vmJ Li=i , . βχο
L S,l
C\7 \ i MM u Giinhh,j r pphh
I inh (9) <s,j
Les conductances GeXc,i et Ginhj des transistors pourront être ajustées par les paramètres des transistors (longueur et largeur de grille par exemple) en fonction de l'application.
Comme le fait très bien l'œil humain, il est souhaitable qu'un système de vision artificiel puisse s'adapter à la luminance moyenne de la scène et puisse détecter des contours et des formes tant en basse qu'en forte luminosité. Pour cela, on peut utiliser, comme illustré à la figure 9, plusieurs transistors désactivateurs 32. Ainsi, pour les fortes luminosités, le neurone sera hyperpolarisé par un fort courant dans les transistors désactivateurs 32, ce qui crée une fuite qui décharge la capacité d'intégration, et en cas de faible luminosité, le neurone sera dépolarisé par réduction ou annulation de ce courant de fuite.
Les figures 10 et 11 représentent deux manières de produire l'énergie requise au fonctionnement d'un capteur optique 1. A la figure 10, des cellules photovoltaïques d'alimentation 100 sont placées autour des pixels, et à la figure 11, ces cellules sont agencées en rangées alternant avec celles des pixels. Dans le cas où l'alimentation est intégrée aux capteurs, pour générer une tension suffisante, de quelques centaines de mV, deux diodes 25 ou plus pourront être mises en série, comme illustré à la figure 12.
La figure 13 illustre de façon schématique un exemple de réalisation du neurone artificiel 10. Dans cet exemple, le neurone artificiel 10 comporte deux inverseurs 5 et 6 reliés en cascade, la sortie du premier étant reliée à l'entrée du second. La sortie du premier inverseur 5 est connectée à la grille d'un transistor PMOS 8. La sortie du deuxième inverseur est reliée à la grille d'un transistor NMOS 7.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) Les transistors 7 et 8 sont électriquement reliés en série et forment un pont entre la tension d'alimentation Vdd et la masse. Le point milieu 9, définissant la connexion des drains des transistors du pont, est relié à une borne de la capacité d'intégration Cm. L'autre borne de la capacité d'intégration Cm est reliée à la masse. Une capacité Ck est reliée entre la masse et la grille du transistor NMOS 7. Une capacité Cna est reliée entre Vdd et la grille du transistor PMOS 8.
Iex désigne le courant d'excitation externe, qui charge ou décharge la capacité d'intégration Cm et qui provient du ou des transistors d'activation ou de désactivation.
Lorsque le potentiel aux bornes de la capacité d'intégration Cm atteint la tension de seuil du premier inverseur 5, un potentiel correspondant est alors transmis après une première inversion par l'inverseur 5 à la grille du transistor PMOS 8, activant ce dernier après un retard défini par la capacité Cna. Ainsi, la capacité d'intégration Cm se charge par le canal de conduction ouvert du transistor PMOS 8. Cette charge correspond au front montant du potentiel d'action en sortie. Lorsque la tension de seuil du deuxième inverseur 6 est atteinte, un potentiel correspondant est transmis à la grille du transistor NMOS 7, activant ce dernier après un délai défini par la capacité de retard Ck, qui est dans l'exemple considéré plus long que le délai d'activation du PMOS, du fait du choix de Ck > Cna. Ainsi, après avoir eu le temps de se charger, la capacité d'intégration Cm commence à se décharger à l'ouverture du canal de conduction du transistor NMOS 7. Cette décharge correspond au front descendant du potentiel d'action en sortie.
On a représenté schématiquement à la figure 14 un neurone artificiel 10 selon un autre exemple de réalisation, qui diffère de celui de la figure 13 par l'ajout d'un troisième inverseur 12, le premier inverseur 13 transmettant le potentiel de sortie après inversion à la grille du transistor PMOS 8 du pont et les deux autres inverseurs 11 et 12, reliés en cascade, transmettant le potentiel de sortie à la grille du transistor NMOS 7.
Les entrées des inverseurs 13 et 11 sont reliées au point milieu 9 du pont et à la capacité d'intégration, et l'entrée de l'inverseur 12 est reliée à la sortie de l'inverseur 11.
L'ajout du troisième inverseur permet d'optimiser de façon indépendante les commandes des transistors du pont, en réglant indépendamment les tensions de seuil des inverseurs.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26) L'ajustement du gain en tension et des tensions de seuil des inverseurs influe sur le fonctionnement du neurone artificiel 10.
De préférence, la tension de seuil du neurone qui produit le potentiel d'action est la tension de seuil de l'inverseur alimentant le transistor PMOS du pont. Le nombre d'inverseurs utilisé peut être défini en fonction d'objectifs de rapidité ou de consommation énergétique.
Parmi les variantes où le circuit de lecture comprend non plus un unique neurone à transistors fonctionnant sous le seuil mais un réseau de neurones à transistors fonctionnant sous le seuil, on privilégiera les sous-variantes dans lesquelles le circuit synaptique possède deux entrées et comporte deux transistors reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS commandé par un potentiel de grille correspondant à la première entrée du circuit synaptique, la grille du deuxième transistor correspondant à la deuxième entrée du circuit synaptique, la sortie du circuit synaptique correspondant à la source du transistor NMOS étant reliée au potentiel de sortie du post-neurone.
A titre d'exemple, ledit circuit synaptique peut correspondre à :
• une synapse excitatrice où la deuxième entrée du circuit synaptique est reliée à la sortie d'un inverseur (préférentiellement le premier inverseur du préneurone) ayant pour entrée le potentiel de membrane du pré-neurone, notamment à la grille du transistor PMOS du pont du pré-neurone, ou
• une synapse inhibitrice où la deuxième entrée du circuit synaptique est reliée à la sortie de deux inverseurs en série (préférentiellement les deux inverseurs en cascade du pré-neurone) dont l'entrée du premier est soumise au potentiel de membrane du pré-neurone, ou
• une synapse inhibitrice où la deuxième entrée du circuit synaptique est reliée à la grille du transistor NMOS du pont du pré-neurone.
Bien entendu, l'invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits.
L'invention s'applique tout particulièrement aux implants rétiniens, mais couvre néanmoins un large spectre applicatif. On peut par exemple l'utiliser dans la robotique, la domotique, le traitement d'images et de vidéos, etc. L'architecture du neurone artificiel 10 associé à une cellule du capteur optique selon l'invention peut être autre que celles décrites ci- dessus.
FEU I LLE DE REM PLACEM ENT (RÈG LE 26)

Claims

REVENDICATIONS
1. Capteur optique (1), notamment une rétine artificielle, à au moins une cellule photosensible, chaque cellule comportant :
- une capacité d'intégration (Cm),
- un circuit de lecture (10) dont le fonctionnement dépend de la charge de la capacité d'intégration (Cm),
au moins un transistor MOS (3 ; 31 ; 32) fonctionnant sous le seuil, dont le courant drain source influe sur la charge de la capacité d'intégration (Cm),
au moins une photodiode (2 ; 21 ; 22) fonctionnant en mode photo voltaïque, reliée à la grille de ce transistor, de telle sorte que le courant drain source du transistor MOS dépende de la puissance optique reçue par la photodiode.
2. Capteur (1) selon la revendication précédente, le transistor (3 ; 31) étant un transistor d'activation agencé pour charger la capacité d'intégration (Cm) lorsque la photodiode (2 ; 21) reliée à sa grille est éclairée.
3. Capteur (1) selon la revendication 2, le transistor d'activation (3 ; 31) étant de type PMOS.
4. Capteur (1) selon la revendication 1, le transistor (32) étant un transistor de désactivation agencé pour décharger la capacité d'intégration (Cm) lorsque la photodiode (22) reliée à sa grille est éclairée.
5. Capteur (1) selon la revendication 4, le transistor de désactivation (32) étant de type NMOS.
6. Capteur (1) selon l'une quelconque des revendications précédentes, la cellule comportant plusieurs transistors d'activation (3 ; 31) montés en parallèle et commandés chacun par une photodiode (2 ; 21) reliée à une grille respective, opérant en mode photovoltaïque, chaque transistor d'activation (3 ; 31) étant agencé pour charger la capacité d'intégration (Cm) lorsque la photodiode (2 ; 21) est éclairée.
7. Capteur (1) selon l'une quelconque des revendications précédentes, la cellule comportant plusieurs transistors de désactivation (32) montés en parallèle et commandés chacun par une photodiode (22) reliée à une grille respective, opérant en mode photovoltaïque, chaque transistor de désactivation (32) étant agencé pour décharger la capacité d'intégration (Cm) lorsque la photodiode (22) est éclairée.
8. Capteur (1) selon l'une quelconque des revendications précédentes, la cellule comportant :
au moins un transistor MOS d'activation (3 ; 31), fonctionnant sous le seuil, dont le courant drain source influe sur la charge de la capacité d'intégration (Cm), au moins une photodiode (2 ; 21) fonctionnant en mode photovoltaïque, reliée à la grille de ce transistor d'activation (3 ; 31), de telle sorte que le courant drain source dépende de la puissance optique reçue par la photodiode (2 ; 21), le transistor d'activation (3 ; 31) étant agencé pour charger la capacité d'intégration (C) lorsque la photodiode (2 ; 21) est éclairée,
au moins un transistor MOS de désactivation (32), fonctionnant sous le seuil, dont le courant drain source influe sur la charge de la capacité d'intégration (Cm), et au moins une photodiode (22) fonctionnant en mode photovoltaïque, reliée à la grille de ce transistor de désactivation (32), de telle sorte que le courant drain source dépende de la puissance optique reçue par la photodiode (22), le transistor de désactivation (32) étant agencé pour décharger la capacité d'intégration (Cm) lorsque la photodiode (22) est éclairée.
9. Capteur (1) selon la revendication 8, la cellule étant de type « ON », comportant plusieurs transistors de désactivation (32) et photodiodes (22) associées, la photodiode (2 ; 21) associée au transistor d'activation (3 ; 31) étant entourée par les photodiodes (22) associées aux transistors de désactivation (32).
10. Capteur (1) selon la revendication 8, la cellule étant de type « OFF », comportant plusieurs transistors d'activation (3 ; 31) et photodiodes associées (2 ; 21), la photodiode (22) associée au transistor de désactivation (32) étant entourée par les photodiodes (2 ; 21) associées aux transistors d'activation (3 ; 31).
11. Capteur (1) selon la revendication 9 ou 10, les photodiodes (22) associées aux transistors de désactivation (32) dans le cas d'une cellule « ON » ou les photodiodes (2 ; 21) associées aux transistors d'activation (3 ; 31) dans le cas d'une cellule « OFF », étant disposées selon un maillage polygonal, avec notamment au moins quatre photodiodes et transistors correspondants du type désactivateur, respectivement activateur, au sein de la cellule.
12. Capteur (1) selon l'une quelconque des revendications précédentes, comportant une source d'énergie électrique autonome (100), de préférence photovoltaïque, mieux comportant une ou plusieurs photodiodes du même type que celles de la ou des cellules photosensibles, dédiées à l'alimentation du capteur (1), de préférence plusieurs photodiodes (25) montées en série.
13. Capteur (1) selon la revendication 12, la source d'énergie électrique autonome (100) comportant plusieurs photodiodes disposées autour d'une matrice de cellules photosensibles ou réparties entre les cellules photosensibles.
14. Capteur (1) selon l'une quelconque des revendications précédentes, le circuit de lecture comportant au moins un neurone artificiel (10).
15. Capteur (1) selon la revendication 14, le neurone artificiel (10) générant des impulsions à une fréquence qui dépend de la puissance optique reçue par au moins une photodiode.
16. Capteur (1) selon l'une quelconque des revendications 14 et 15, le neurone artificiel (10) comportant :
- une entrée synaptique externe en courant (Iex) définie par une borne de la capacité d'intégration (Cm) et effectuant la somme algébrique des courants d'activation et de désactivation,
un circuit impulsionnel à contre-réaction, comportant :
o un pont à transistors PMOS (8) et NMOS (7) en série et reliés en leurs drains par un point milieu (9) à la capacité d'intégration (Cm), ce point milieu (9) définissant la sortie du neurone artificiel (10),
o au moins une capacité dite de retard (Cm, Ck) entre la grille et la source de l'un des transistors (7,8) du pont,
seulement deux inverseurs (5,6) CMOS en cascade, chacun étant constitué de deux transistors, l'entrée du premier inverseur (5) étant reliée à la capacité d'intégration (Cm) et sa sortie à l'entrée du deuxième inverseur (6) et à la grille de l'un des transistors du pont (7;8), la sortie du deuxième inverseur (6) étant reliée à la grille de l'autre transistor du pont (7;8), ou
seulement trois inverseurs (11,12,13) CMOS dont deux inverseurs (11, 12) sont en cascade, chacun étant constitué de deux transistors, l'entrée du premier inverseur (11) étant reliée à la capacité d'intégration (Cm) et sa sortie à l'entrée du deuxième inverseur (12), la sortie du deuxième inverseur (12) étant reliée à la grille de l'un des transistors (7;8) dudit pont, l'entrée du troisième inverseur CMOS (13) étant reliée à la capacité d'intégration (Cm) et la sortie du troisième inverseur CMOS (13) étant reliée à la grille de l'autre transistor (7;8) dudit pont.
17. Capteur (1) selon l'une quelconque des revendications précédentes, chaque cellule photosensible comportant plusieurs photodiodes et transistors associés, constituant autant de pixels du capteur, et un circuit de lecture (10) unique par cellule.
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