EP1810150A2 - Verfahren und vorrichtung zur steuerung eines rechnersystems - Google Patents

Verfahren und vorrichtung zur steuerung eines rechnersystems

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EP1810150A2
EP1810150A2 EP05801505A EP05801505A EP1810150A2 EP 1810150 A2 EP1810150 A2 EP 1810150A2 EP 05801505 A EP05801505 A EP 05801505A EP 05801505 A EP05801505 A EP 05801505A EP 1810150 A2 EP1810150 A2 EP 1810150A2
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EP
European Patent Office
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switching
clock frequency
mode
clock
comparison
Prior art date
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Ceased
Application number
EP05801505A
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Reinhard Weiberle
Bernd Mueller
Yorck Collani
Rainer Gmehlich
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Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
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Publication date
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Priority claimed from DE200410051992 external-priority patent/DE102004051992A1/de
Priority claimed from DE200510037231 external-priority patent/DE102005037231A1/de
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
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Ceased legal-status Critical Current

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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • Transient errors caused by alpha particles or cosmic rays, are increasingly becoming a problem for semiconductor integrated circuits.
  • a microcontroller essentially consists of memory modules (eg RAM, ROM, cache), a processor (CPU, Core) and input / output interfaces, so-called peripherals (eg A / D converter, CAN interface). Because memory elements can be effectively monitored with check codes (parity or ECC), and peripherals often application-specific monitored as part of a sensor or actuator signal path, there is a further redundancy approach in the sole doubling of the cores of a microcontroller.
  • memory modules eg RAM, ROM, cache
  • processor CPU, Core
  • peripherals eg A / D converter, CAN interface
  • microcontrollers with at least two integrated cores are also called dual-core
  • Both cores execute the same program segment redundantly and in isochronous mode (lockstep mode), the results of the two cores are compared, and an error is then detected in the comparison for correspondence.
  • This configuration of a dual-core system can be called a comparison mode.
  • Dual-core architectures are also used in other applications to increase performance. Both cores execute different programs, program segments, and commands, which can increase system performance, so this configuration of a dual-core system can be called a performance mode. This system is also referred to as a symmetric multiprocessor system (SMP).
  • SMP symmetric multiprocessor system
  • comparison mode the output signals of the cores are compared with each other.
  • performance mode the two cores work as a symmetric multiprocessor (SMP) system and execute different programs, program segments, or commands.
  • SMP symmetric multiprocessor
  • the clock frequency of a ⁇ C can also be changed during operation. For example, you can save power by lowering the clock frequency and thus reduce the power loss.
  • a ⁇ C that allows switching between two modes there is a requirement, depending on the application, that the reliability characteristics for a mode must be boosted. For this purpose, no solution is known in the prior art.
  • a method or a device for controlling a computer system having at least two execution units, wherein it is possible to switch over between at least two different operating modes of the computer system, has the advantage over known approaches that switching between the operating modes also involves switching the clock frequency of the computer system ,
  • the clock frequency in the comparison mode it is advantageous for the clock frequency in the comparison mode to be higher than the clock frequency in the performance mode. In further applications, it may be particularly advantageous that the clock frequency in the performance mode is higher than the clock frequency in the comparison mode. It may also be advantageous for the ratio between the clock frequencies to be chosen such that an effective performance in the at least two operating modes is the same.
  • At least one second clock frequency is generated in that a unit for clock change and / or adaptation is influenced by a signal of switching means, in particular a switching and comparison unit.
  • a controllable PLL is used for generating at least a second clock frequency.
  • at least one second clock frequency is generated in that at least two independent devices for frequency matching are present and can be switched over in a controlled manner between the at least two output signals of these devices.
  • FIG. 1 shows a multiprocessor system with two execution units H100A and H1000b as well as a switching and comparison unit H101.
  • FIG. 2 shows a multiprocessor system with two execution units H100A and H100B and with two clock change units H210 and H220.
  • FIG. 4 shows a general switching and comparison component which generates a general mode signal.
  • the present invention describes a method in which the switching of the clock frequency in a multiprocessor system is coupled with the switching between the at least two operating modes of such a processor system.
  • the invention relates to a multiprocessor system with at least two Aus requirementshungsakuen and a switching and comparison unit, which can be switched between the at least two operating modes "performance mode” and “comparison mode".
  • the overall performance of the processor system differs depending on the set operating mode.
  • An execution unit can in the following designate both a processor / core / CPU, as well as an FPU (Floating Point Unit), DSP (Digital Signal Processor), coprocessor or ALU (Arithmetic Logical Unit).
  • FPU Floating Point Unit
  • DSP Digital Signal Processor
  • ALU Arimetic Logical Unit
  • This figure shows how the various conceivable modes can arise.
  • the logical component of a switching logic Nl 10 is included in this figure. This first determines how many output signals there are. Furthermore, the switching logic NI lO determines which of the input signals contribute to which of the output signals. It can be an input signal to exactly one
  • the circuit logic defines a function that assigns an element of the set ⁇ N160, ..., N16n ⁇ to each element of the set ⁇ N140, ..., N14n ⁇ .
  • the processing logic N 120 then sets to each of the outputs N16i in which
  • a first possibility is to compare all signals and to detect an error in the presence of at least two different values, which can be optionally signaled.
  • a second possibility is to make a k out of m selection (k> m / 2). This can be realized by using comparators.
  • an error signal can be generated if one of the signals is detected as deviating.
  • a possibly different error signal can be generated if all three signals are different.
  • a third option is to apply these values to an algorithm. This may be, for example, the formation of an average, a median, or the use of a Fault Tolerant Algorithm (FTA).
  • FTA Fault Tolerant Algorithm
  • This averaging can be done over the entire set of residual values, or preferably over a subset that is easy to form in HW. In this case, it is not always necessary to actually compare the values. For example, averaging only adds and divides, FTM, FTA, or median require partial sorting.
  • an error signal can optionally also be output at sufficiently large extreme values
  • the task of the processing logic is thus to determine the exact shape of the comparison operation for each output signal, and thus also for the associated input signals.
  • the combination of the information of the switching logic Nl 10 (i.e., the above-mentioned function) and the processing logic (i.e., the determination of the comparison operation per output signal, i.e. per function value) is the mode information and this sets the mode information.
  • Mode fixed In the general case this information is multivalued, ie not representable only via a logical bit. Not all the theoretically conceivable modes are useful in a given implementation, it is preferable to restrict the number of modes allowed. It should be emphasized that in the case of only two execution units, where there is only one compare mode, all the information can be condensed to only one logical bit. Switching from a performance mode to a comparison mode is characterized in the general case by the fact that execution units, which are displayed in the performance mode on different outputs, mapped in the comparison mode to the same output become.
  • this is realized in that there is a subsystem of execution units in which in the performance mode all input signals N14i to be considered in the subsystem are switched directly to corresponding output signals N16i, while in the comparison mode they are all mapped to an output.
  • switching can also be realized by changing pairings. It is represented by the fact that in the general case one can not speak of the performance mode and the comparison mode, although in a given form of the invention one can restrict the set of allowed modes such that this is the case. However, one can always speak of switching from the performance to the comparison mode (and vice versa).
  • the switching is triggered either by the execution of special switching instructions, special instruction sequences, explicitly marked instructions or by the access to specific addresses by at least one of the execution units of the multiprocessor system.
  • the fault circuit logic N 130 collects the error signals and can optionally passively switch outputs N16i off, for example, by interrupting them via a switch.
  • the clock frequency of the processor system is switched such that the effective performance available to the user remains the same (or comparable within certain limits) independently of the operating mode. This must - starting from a
  • the key advantage of this application is that the effective, user-usable performance is the same, i. regardless of the mode remains.
  • a performance mode does not lead to a higher effective performance of the processor system in such a configuration, but to a lower power consumption and noise emission at the same performance compared to the operation in a comparison mode.
  • overclocking may be conceivable in comparison mode within certain limits. This potentially leads to a higher one
  • comparison mode If the comparison mode is operated at a reduced clock frequency, the execution of the program parts in this mode of operation is less error-prone, i. more robust compared to a version with a higher clock frequency.
  • the program parts which are calculated in lockstep mode have a higher requirement for error detection as specified. In the present exemplary embodiment, however, not only the error detection is increased (security aspect), but potentially the probability of occurrence of errors reduced (reliability and safety increase).
  • FIG. 1 shows a multiprocessor system with two execution units H10A and
  • the switching and comparing unit Hl 10 generates a mode signal Hl 50 which is used by a clock changing unit H 120 to change the clock H 160 of the clock generating unit H130 such that when switching to the Comparison mode, the clock frequency is increased by exactly the factor by which the performance would increase in the performance mode compared to the comparison mode without switching the clock frequency. When switching from a performance to a comparison mode, the clock frequency is reduced by exactly the same factor.
  • the adjusted clock H 140a, H 140b is then the other units in particular the
  • the clock generation unit H130 can be a PLL (Phase Locked Loop) or a clock divider that can change it in a known manner from a basic clock of a H130 clock generation unit (e.g., RC resonator or quartz).
  • PLL Phase Locked Loop
  • a clock divider that can change it in a known manner from a basic clock of a H130 clock generation unit (e.g., RC resonator or quartz).
  • the clock change unit H 120 decreases the clock when switching from the performance to the compare mode. This then causes a reduced sensitivity to transient errors in the comparison mode. Accordingly, the clock is increased again when switching from the comparison mode to the performance mode.
  • the mode signal Hl 50 is shown in a general form in FIG.
  • the signals and components N10, N120, N130, N140, N141, N142, N143, N14n, N160, N161, N162, N163, N16n of the switching and comparison component N200 have the same meaning as those of the switching and comparison component N100 in FIG FIG. 3.
  • the mode signal Nl 50 and the error signal N170 are shown in this figure.
  • the mode signal Nl 50 corresponds to the signal Hl 50 of Figure 1 and Figure 2.
  • the optional error signal N170 is generated by the error circuit logic N130 which collects the error signals and is either a direct forwarding of the single error signals or a bundling of the error information contained therein.
  • Mode signal NL 50 is optional, but its use outside of this component can be used to advantage in many places.
  • the combination of the information of the switching logic Nl 10 (i.e., the above-mentioned function) and the processing logic (i.e., the determination of the comparison operation per output signal, i.e. per function value) is the mode information and sets the mode. This information is in general
  • the mode signal brings the relevant mode information to the outside.
  • a HW implementation is preferred shown so that the externally visible mode signal can be configured.
  • the processing logic and circuitry are also configured to be configurable. Preferably, these configurations are coordinated. Alternatively, one can give only or additionally changes of the mode signal to the outside. This has advantages especially in a two-configuration.
  • FIG. 2 shows an alternative using two clock change units H210 and H220.
  • the two execution units H100A and H100B receive their clock H270a, H270b from the clock switch H200. This switches depending on a core mode signal Hl 50, generated by a switching and comparison unit
  • the clock switch H200 has two clock inputs driven by the H240 and H250 clocks.
  • the clock H240 is set by the clock change unit H210
  • the clock H250 is set by the clock change unit H220.
  • the clock change units H210 and H220 optionally receive a basic clock H260 from the clock generation unit
  • This arrangement can be used to lower the clock for the execution units in the performance mode, so that the performance remains approximately the same in both modes. Likewise, this arrangement can be used to lower the clock in the comparison mode to reduce the sensitivity in the comparison mode against transient errors.

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Abstract

Verfahren und Vorrichtung zur Steuerung eines Rechnersystems mit wenigsten zwei Ausführungseinheiten, insbesondere eines Multiprozessorsystems, mit Umschaltmitteln durch welche zwischen wenigstens zwei unterschiedlichen Betriebsmodi des Rechnersystems umgeschaltet werden kann, wobei mit der Umschaltung zwischen den Betriebsmodi auch eine Umschaltung der Taktfrequenz des Rechnersystems vorgenommen wird.

Description

Verfahren und Vorrichtung zur Steuerung eines Rechnersystems
Stand der Technik
Transiente Fehler, ausgelöst durch Alpha-Teilchen oder kosmische Strahlung, werden zunehmend ein Problem für integrierte Halbleiterschaltungen. Durch abnehmende Strukturbreiten, sinkende Spannungen und höhere Taktfrequenzen nimmt die Wahrscheinlichkeit zu, dass eine Ladungsänderung, hervorgerufen durch ein Alpha- Teilchen oder kosmische Strahlung, einen logischen Wert in einer integrierten Schaltung verfälscht. Ein falsches Berechnungsresultat kann die Folge sein. In sicherheitsrelevanten
Systemen, insbesondere im Kraftfahrzeug, müssen solche Fehler daher zuverlässig detektiert werden.
Bei sicherheitsrelevanten Systemen, wie z.B. einem ABS-Regelsystem in einem Kraftfahrzeug, in denen Fehlfunktionen der Elektronik sicher detektiert werden müssen, werden bei den entsprechenden Steuereinrichtungen solcher Systeme üblicherweise Redundanzen zur Fehlererkennung eingesetzt. So ist beispielsweise in bekannten ABS- Systemen jeweils der komplette MikroController dupliziert, wobei die gesamten ABS- Funktionen redundant berechnet und auf Übereinstimmung geprüft werden. Tritt eine Diskrepanz der Ergebnisse auf, so wird das ABS-System abgeschaltet.
Ein MikroController besteht im wesentlichen aus Speichermodulen (z.B. RAM, ROM, Cache), aus einem Prozessor (CPU, Core) und aus Ein- /Ausgangs-Schnittstellen, so genannten Peripherals (z.B. A/D- Wandler, CAN-Schnittstelle). Da Speicherelemente mit Prüfcodes (Parity oder ECC) effektiv überwacht werden können, und Peripherals oft anwendungsspezifϊsch als Teil eines Sensor- oder Aktor-Signalpfades überwacht werden, besteht ein weiterer Redundanzansatz in der alleinigen Verdopplung der Cores eines MikroControllers.
Solche MikroController mit wenigstens zwei integrierten Cores sind auch als Dual-Core
Architekturen bekannt. Beide Cores führen redundant und taktsynchron (Lockstep- Modus) das gleiche Programmsegment aus, die Ergebnisse der beiden Cores werden verglichen, und ein Fehler wird dann bei dem Vergleich auf Übereinstimmung erkannt werden. Diese Konfiguration eines Dual-Core Systems kann als Vergleichsmodus bezeichnet werden.
Dual-Core Architekturen werden in anderen Anwendungen auch zur Leistungssteigerung, eingesetzt. Beide Cores führen unterschiedliche Programme, Programmsegmente und Befehle aus, wodurch sich eine Steigerung der Systemperformanz erzielen lässt, weshalb diese Konfiguration eines Dual-Core Systems als Performanzmodus bezeichnet werden kann. Dieses System wird auch als ein symmetrisches Multiprozessorsystem (SMP) bezeichnet.
Eine Erweiterung dieser Systeme ist eine Umschaltung durch Software zwischen diesen beiden Modi mittels eines Zugriffs auf eine spezielle Adresse und spezialisierter
Hardware- Vorrichtungen. Im Vergleichsmodus werden die Ausgangsignale der Cores miteinander verglichen. Im Performanzmodus arbeiten die beiden Cores als ein symmetrisches Mehrprozessorsystem (SMP) und führen unterschiedliche Programme, Programmsegmente oder Befehle aus.
Es ist weiter aus dem Stand der Technik bekannt, dass die Taktfrequenz eines μC auch im Betrieb geändert werden kann. Zum Beispiel kann man durch eine Absenkung der Taktfrequenz Strom sparen und damit die Verlustleistung reduzieren. In einem μC, der eine Umschaltung zwischen zwei Modi ermöglicht besteht je nach Anwendung die Anforderung, dass die Zuverlässigkeitseigenschaften für einen Modus verstärkt werden müssen. Dazu ist im Stand der Technik keine Lösung bekannt.
Es ist daher Aufgabe der Erfindung die Taktfrequenz eines Multiprozessorsystems bedarfsgerecht einzustellen, entweder um die Energieaufnahme, die elektrische Verlustleistung und die elektromagnetische Abstrahlung zu verringern oder um die Störanfälligkeit zu reduzieren.
Vorteile der Erfindung
Ein Verfahren oder eine Vorrichtung zur Steuerung eines Rechnersystem mit wenigstens zwei Ausführungseinheiten, wobei zwischen wenigstens zwei unterschiedlichen Betriebsmodi des Rechnersystems umgeschaltet werden kann, weist gegenüber bekannten Lösungsansätzen den Vorteil auf, dass mit der Umschaltung zwischen den Betriebsmodi auch eine Umschaltung der Taktfrequenz des Rechnersystems vorgenommen wird.
In ausgewählten Anwendungen ist es vorteilhaft, dass die Taktfrequenz im Vergleichs¬ modus höher ist als die Taktfrequenz im Performanzmodus. In weiteren Anwendungen kann es besonders vorteilhaft sein, dass die Taktfrequenz im Performanzmodus höher ist als die Taktfrequenz im Vergleichsmodus. Vorteilhaft kann es weiterhin sein, dass das Verhältnis zwischen den Taktfrequenzen so gewählt wird, dass eine effektive Performanz in den wenigstens zwei Betriebsmodi gleich ist.
Weiterhin ist es vorteilhaft, dass wenigstens eine zweite Taktfrequenz dadurch erzeugt wird, dass eine Einheit zur Taktveränderung und/oder -anpassung durch ein Signal von Umschaltmitteln, insbesondere einer Umschalt- und Vergleichseinheit, beeinflusst wird Ein weiterer Vorteil ist darin zu sehen, dass zur Erzeugung wenigstens einer zweiten Taktfrequenz eine steuerbare PLL verwendet wird. Vorteilhaft ist auch dass wenigstens eine zweite Taktfrequenz dadurch erzeugt wird, dass wenigstens zwei unabhängige Einrichtungen zur Frequenzanpassung vorhanden sind und gesteuert zwischen den wenigstens zwei Ausgangssignalen dieser Einrichtungen umgeschaltet werden kann. Vorteilhafterweise wird die Umschaltung zwischen den Ausgangssignalen der wenigstens zwei unabhängigen Einrichtungen zur Frequenz- anpassung durch ein Signal von Umschaltmitteln, insbesondere einer Umschalt- und
Vergleichseinheit gesteuert.
Weitere Vorteile und vorteilhafte Ausgestaltungen ergeben sich aus den Merkmalen der Ansprüche sowie der Beschreibung. - A -
Figuren
In Figur 1 ist ein Multiprozessorsystem mit zwei Ausfuhrungseinheiten HlOOa und Hl 00b sowie einer Umschalt- und Vergleichseinheit HIlO dargestellt.
In der Figur 2 ist ein Multiprozessorsystem mit zwei Ausfuhrungseinheiten HlOOa und HlOOb und mit zwei Taktveränderungseinheiten H210 und H220 dargestellt.
In Figur 3 ist eine allgemeine Umschalt- und Vergleichskomponente, auch für die
Verwendung für mehr als zwei Ausführungseinheiten, dargestellt.
In Figur 4 ist eine allgemeine Umschalt- und Vergleichskomponente, die ein allgemeines Modus Signal erzeugt dargestellt.
Beschreibung der Ausführungsbeispiele
Die vorliegende Erfindung beschreibt ein Verfahren, bei dem die Umschaltung der Taktfrequenz in einem Multiprozessorsystem mit der Umschaltung zwischen den wenigstens zwei Betriebsmodi eines solchen Prozessorsystems gekoppelt ist.
Gegenstand der Erfindung ist ein Multiprozessorsystem mit wenigstens zwei Ausfürhungseinheiten und einer Umschalt- und Vergleichseinheit, welches zwischen den wenigstens zwei Betriebsmodi "Performanzmodus" und "Vergleichsmodus" umgeschaltet werden kann. Die Gesamtperformanz des Prozessorsystems unterscheidet sich dabei abhängig vom eingestellten Betriebsmodus.
Eine Ausführungseinheit kann im Folgenden sowohl einen Prozessor/Core/CPU, als auch eine FPU (Floating Point Unit), DSP (Digitaler Signalprozessor), Coprozessor oder ALU (Arithmetic logical Unit) bezeichnen. Um die Begriffe Performanzmodus und Vergleichsmodus zu klären ist in Figur 3 ein allgemeiner Fall einer Umschalt- und Vergleichskomponente, auch für die Verwendung für mehr als zwei Ausführungseinheiten gezeigt. Von den n zu berücksichtigenden Ausführungseinheiten gehen n Signale N 140,..., N14n an die Umschalt- und Vergleichskomponente N100. Diese kann bis zu n Ausgangssignale N160,..., N16n aus diesen Eingangssignalen erzeugen. Im einfachsten Fall, dem „reinen Performanzmodus", werden alle Signale N14i auf die entsprechenden Ausgangssignale N16i geleitet. Im entgegen gesetzten Grenzfall, dem „reinen Vergleichsmodus" werden alle Signale N 140,..., N14n nur auf genau eines der Ausgangssignale N16i geleitet.
An dieser Figur lässt sich darlegen, wie die verschiedenen denkbaren Modi entstehen können. Dazu ist in dieser Figur die logische Komponente einer Schaltlogik Nl 10 enthalten. Diese legt zunächst fest, wie viele Ausgangssignale es überhaupt gibt. Weiter legt die Schaltlogik NI lO fest, welche der Eingangssignale zu welchem der Ausgangssignale beitragen. Dabei kann ein Eingangssignal zu genau einem
Ausgangssignal beitragen. In mathematischer Form anders formuliert ist also durch die Schaltlogik eine Funktion definiert, die jedem Element der Menge {N140,..., N14n} ein Element der Menge {N160,..., N16n} zuordnet.
Die Verarbeitungslogik N 120 legt dann zu jedem der Ausgänge N16i fest, in welcher
Form die Eingänge zu diesem Ausgangsignal beitragen. Um beispielhaft die verschiedenen Variationsmöglichkeiten zu beschreiben, sei ohne Beschränkung der Allgemeinheit angenommen, dass der Ausgang N 160 durch die Signale N141, ..., N 14m erzeugt wird. Falls m = 1 entspricht dies einfach einer Durchschaltung des Signals, falls m = 2 dann werden die Signale N141, N 142 verglichen. Dieser Vergleich kann synchron oder asynchron durchgeführt werden, er kann bitweise oder nur auf signifikante Bits oder auch mit einem Toleranzband durchgeführt werden.
Falls m >= 3 gibt es mehrere Möglichkeiten.
Eine erste Möglichkeit besteht darin alle Signale zu vergleichen und bei Vorhandensein mindestens zweier verschiedener Werte einen Fehler zu detektieren, den man optional signalisieren kann. Eine zweite Möglichkeit besteht darin, dass man eine k aus m -Auswahl vornimmt (k >m/2). Diese kann durch Verwendung von Vergleichern realisiert werden. Optional kann ein Fehlersignal generiert werden, wenn eines der Signale als abweichend erkannt wird. Ein möglicherweise verschiedenes Fehlersignal kann generiert werden, wenn alle drei Signale verschieden sind.
Eine dritte Möglichkeit besteht darin, diese Werte einem Algorithmus zuzuführen. Dies kann beispielsweise die Bildung eines Mittelwerts, eines Medianwert, oder die Verwendung eines fehlertoleranten Algorithmus (FTA) darstellen. Ein solcher FTA beruht darauf, Extremwerte der Eingangswerte wegzustreichen und eine Art der
Mittelung über die restlichen Werte vorzunehmen. Diese Mittelung kann über die gesamte Menge der restlichen Werte, oder vorzugsweise über eine in HW leicht zu bildenden Teilmenge vorgenommen werden. In diesem Fall ist es nicht immer notwendig, die Werte tatsächlich zu vergleichen. Bei der Mittelwertbildung muss beispielsweise nur addiert und dividiert werden, FTM, FTA oder Median erfordern eine teilweise Sortierung.
Gegebenenfalls kann auch hier bei hinreichend großen Extremwerten optional ein Fehlersignal ausgegeben werden
Diese verschiedenen genannten Möglichkeiten der Verarbeitung mehrerer Signale zu einem Signal werden der Kürze wegen als Vergleichsoperationen bezeichnet. Die
Aufgabe der Verarbeitungslogik ist es also, die genaue Gestalt der Vergleichsoperation für jedes Ausgangssignal - und damit auch für die zugehörigen Eingangssignale - festzulegen. Die Kombination der Information der Schaltlogik Nl 10 (d.h. die o.g. Funktion) und der Verarbeitungslogik (d.h. die Festlegung der Vergleichsoperation pro Ausgangssignal, d.h. pro Funktionswert) ist die Modusinformation und diese legt den
Modus fest. Diese Information ist im allgemeinen Fall natürlich mehrwertig, d.h. nicht nur über ein logisches Bit darstellbar. Nicht alle theoretisch denkbaren Modi sind in einer gegebenen Implementierung sinnvoll, man wird vorzugsweise die Zahl der erlaubten Modi einschränken. Zu betonen ist, dass im Fall von nur zwei Ausführungseinheiten, wo es nur einen Vergleichsmodus gibt, die gesamte Information auf nur ein logisches Bit kondensiert werden kann. Eine Umschaltung von einem Performanz- in einen Vergleichsmodus ist im allgemeinen Fall dadurch charakterisiert, dass Ausführungseinheiten, die im Performanzmodus auf verschiedene Ausgänge hin abgebildet werden, im Vergleichsmodus auf den gleichen Ausgang hin abgebildet werden. Vorzugsweise ist dies dadurch realisiert, dass es ein Teilsystem von Ausfuhrungseinheiten gibt, bei dem im Performanzmodus alle Eingangssignale N14i, die im Teilsystem zu berücksichtigen sind, direkt auf korrespondierende Ausgangssignale N16i geschalten werden, während sie im Vergleichsmodus alle auf ein Ausgang hin abgebildet sind. Alternativ kann eine solche Umschaltung auch dadurch realisiert werden, dass Paarungen geändert werden. Es ist dadurch dargestellt, dass man im allgemeinen Fall nicht von dem Performanzmodus und dem Vergleichsmodus sprechen kann, obwohl man in einer gegebenen Ausprägung der Erfindung die Menge der erlaubten Modi so einschränken kann, dass dies der Fall ist. Man kann aber immer von einer Umschaltung vom Performanz- in den Vergleichsmodus (und umgekehrt) sprechen.
Zwischen diesen Modi kann, über Software gesteuert, dynamisch im Betrieb umgeschaltet werden. Ausgelöst wird die Umschaltung dabei entweder über die Ausführung von speziellen Umschaltinstruktionen, speziellen Instruktionssequenzen, explizit gekennzeichneten Instruktionen oder durch den Zugriff auf bestimmte Adressen durch wenigstens eine der Ausführungseinheiten des Multiprozessorsystems.
Die Fehlerschaltungslogik N 130 sammelt die Fehlersignale und kann optional die Ausgänge N16i passiv schalten, indem sie beispielsweise über einen Schalter unterbrochen werden.
In einem ersten bevorzugten Ausführungsbeispiel erfolgt eine Umschaltung der Taktfrequenz des Prozessorsystems derart, dass die für den Anwender zur Verfügung stehende effektive Performanz unabhängig vom Betriebsmodus gleich (bzw. in bestimmten Grenzen vergleichbar) bleibt. Dazu muss - ausgehend von einem
Performanzmodus - bei der Umschaltung in den Vergleichsmodus die Taktfrequenz um genau den Faktor erhöht werden, um den sich die Performanz im Performanzmodus gegenüber dem Vergleichsmodus ohne Umschaltung der Taktfrequenz erhöhen würde.
mit PE = effektive Performanz (für den Anwender nutzbar) PA,P = ursprüngliche Performanz im Performanzmodus PA,V = ursprüngliche Performanz im Vergleichsmodus fv = Taktfrequenz im Vergleichsmodus fP = Taktfrequenz im Performanzmodus
Der wesentliche Vorteil dieser Anwendung ist es, dass die effektive, für den Anwender nutzbare Performanz gleich, d.h. unabhängig vom Modus bleibt. Ein Performanzmodus führt bei einer solchen Konfiguration also nicht zu einer höheren effektiven Performanz des Prozessorsystems, sondern zu einer niedrigeren Energieaufnahme und Störabstrahlung bei gleicher Performanz im Vergleich zum Betrieb in einem Vergleichsmodus. Abhängig vom Systemdesign ist im Vergleichsmodus in gewissen Grenzen auch eine Übertaktung vorstellbar. Dies führt zwar potentiell zu einer höheren
Anfälligkeit gegenüber transienten Fehlern (EMV, kapazitive Kopplung), gleichzeitig kann aber im Vergleichsmodus eine sehr gute Fehlererkennung erreicht werden. Dieser Vorteil kann insbesondere zur Lösung von Scheduling-Problemen genutzt werden, da ein Scheduling- Algorithmus immer Ausfuhrungszeiten benötigt. Diese sind in diesem Ausfuhrungsbeispiel unabhängig von der Zuordnung zu einem Modus. Damit ist eine flexiblere und modularere Plattformstrategie in der SW-Entwicklung möglich.
In einem zweiten Ausfuhrungsbeispiel wird eine genau umgekehrte Zuordnung vorgeschlagen. Durch geringere Taktfrequenz verringert sich die Anfälligkeit von transienten Fehlern (z.B. kurzzeitige Störimpulse der Spannungsversorgung, Soft Errors).
Wird der Vergleichsmodus mit verringerter Taktfrequenz betrieben, so ist die Ausführung der Programmteile in diesem Betriebsmodus weniger fehleranfällig, d.h. robuster gegenüber einer Ausführung mit höherer Taktfrequenz. Die Programmteile, die im Lockstep-Mode (Vergleichsmodus) berechnet werden, haben spezifikationsgemäß eine höhere Anforderung an die Fehlererkennung. Im vorliegenden Ausfuhrungsbeispiel wird aber nicht nur die Fehlererkennung erhöht (Sicherheitsaspekt), sondern potentiell die Auftretenswahrscheinlichkeit von Fehlern reduziert (Zuverlässigkeits- und Sicherheitserhöhung).
In Figur 1 ist ein Multiprozessorsystem mit zwei Ausfuhrungseinheiten HlOOa und
HlOOb sowie einer Umschalt- und Vergleichseinheit Hl 10 dargestellt. Die Umschalt- und Vergleichseinheit Hl 10 erzeugt dabei ein Modus Signal Hl 50 das von einer Taktveränderungseinheit H 120 verwendet wird um den Takt H 160 der Takterzeugungseinheit H130 derart zu verändern, dass bei einer Umschaltung in den Vergleichsmodus die Taktfrequenz um genau den Faktor erhöht wird, um den sich die Performanz im Performanzmodus gegenüber dem Vergleichsmodus ohne Umschaltung der Taktfrequenz erhöhen würde. Bei einer Umschaltung von einem Performanz- in einen Vergleichsmodus wird die Taktfrequenz um genau den Faktor entsprechend verringert. Der angepasste Takt H 140a, H 140b wird dann den übrigen Einheiten insbesondere den
Ausführungseinheiten HlOOa und HlOOb zur Verfügung gestellt. Bei der Takterzeugungseinheit H130 kann es sich um eine PLL (Phase locked Loop) oder einen Taktteiler handeln, die ausgehend von einem Grundtakt einer Takterzeugungseinheit H130 (z.B. RC Resonator oder Quarz) diesen auf bekannte Weise verändern können.
In einer zweiten Konfiguration verringert die Taktveränderungseinheit H 120 beim Umschalten vom Performanz- in den Vergleichsmodus den Takt. Dies bewirkt dann eine verringerte Empfindlichkeit gegenüber transienten Fehlern im Vergleichsmodus. Entsprechend wird der Takt beim Umschalten vom Vergleichsmodus in den Performanzmodus wieder erhöht.
Das Modus Signal Hl 50 ist in einer allgemeinen Form in der Figur 4 dargestellt. Die Signale und Komponenten Nl 10, N120, N130, N140, N141, N142, N143, N14n, N160, N161, N162, N163, N16n der Umschalt- und Vergleichskomponente N200 haben die gleiche Bedeutung wie in der der Umschalt- und Vergleichskomponente N100 in Figur 3.
Darüber hinaus ist das Modussignal Nl 50 und das Fehlersignal N170 in dieser Figur eingezeichnet. Das Modussignal Nl 50 entspricht dem Signal Hl 50 aus Figur 1 und Figur 2. Das optionale Fehlersignal N170 wird von der Fehlerschaltungslogik N130, die die Fehlersignale sammelt, generiert und ist entweder eine direkte Weiterleitung der Einzelfehlersignale oder eine Bündelung der darin enthaltenen Fehlerinformation. Das
Modussignal Nl 50 ist optional, seine Verwendung außerhalb dieser Komponente kann aber an vielen Stellen vorteilhaft verwendet werden. Die Kombination der Information der Schaltlogik Nl 10 (d.h. die o.g. Funktion) und der Verarbeitungslogik (d.h. die Festlegung der Vergleichsoperation pro Ausgangssignal, d.h. pro Funktionswert) ist die Modusinformation und diese legt den Modus fest. Diese Information ist im allgemeinen
Fall natürlich mehrwertig, d.h. nicht nur über ein logisches Bit darstellbar. Nicht alle theoretisch denkbaren Modi sind in einer gegebenen Implementierung sinnvoll, man wird vorzugsweise die Zahl der erlaubten Modi einschränken. Das Modussignal bringt dann die relevante Modusinformation nach außen. Eine HW-Implementierung ist vorzugsweise so dargestellt, dass das extern sichtbare Modussignal konfiguriert werden kann. Vorzugsweise sind ebenfalls die Verarbeitungslogik und die Schaltlogik konfigurierbar gestaltet. Vorzugsweise sind diese Konfigurationen aufeinander abgestimmt. Alternativ kann man auch nur oder ergänzend Änderungen des Modussignals nach außen geben. Dies hat insbesondere in einer Zweierkonfiguration Vorteile.
In der Figur 2 ist eine Alternative dargestellt, die zwei Taktveränderungseinheiten H210 und H220 benutzt. Die zwei Ausführungseinheiten HlOOa und HlOOb erhalten dabei ihren Takt H270a, H270b von dem Taktumschalter H200. Dieser schaltet abhängig von einem Core Modus Signal Hl 50, erzeugt von einer Umschalt- und Vergleichseinheit
Hl 10, den Takt um. Der Taktumschalter H200 besitzt dabei zwei Takteingänge die von den Takten H240 und H250 getrieben werden. Der Takt H240 wird dabei von der Taktveränderungseinheit H210 eingestellt, der Takt H250 wird von der Taktveränderungseinheit H220 eingestellt. Die Taktveränderungseinheiten H210 und H220 erhalten dabei optional einen Grundtakt H260 von der Takterzeugungseinheit
H130, ansonsten erhalten sie getrennte Takte. Diese Anordnung kann dazu benutzt werden, den Takt für die Ausführungseinheiten im Performanzmodus abzusenken, damit die Performanz in beiden Modi annähernd gleich bleibt. Ebenso kann diese Anordnung dazu benutzt werden, den Takt im Vergleichsmodus abzusenken um die Empfindlichkeit im Vergleichsmodus gegenüber transienten Fehlern zu verringern.

Claims

Ansprüche
1. Verfahren zur Steuerung eines Rechnersystems mit wenigsten zwei Ausführungseinheiten, insbesondere eines Multiprozessorsystems, wobei zwischen wenigstens zwei unterschiedlichen Betriebsmodi des Rechnersystems umgeschaltet werden kann, dadurch gekennzeichnet, dass mit der Umschaltung zwischen den Betriebsmodi auch eine Umschaltung der Taktfrequenz des Rechnersystems vorgenommen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Taktfrequenz im Vergleichsmodus höher ist als die Taktfrequenz im Performanzmodus.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Taktfrequenz im
Performanzmodus höher ist als die Taktfrequenz im Vergleichsmodus.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Verhältnis zwischen den Taktfrequenzen so gewählt wird, dass eine effektive Performanz in den wenigstens zwei Betriebsmodi gleich ist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass wenigstens eine zweite Taktfrequenz dadurch erzeugt wird, dass eine Einheit zur Taktveränderung und/oder -anpassung durch ein Signal von Umschaltmitteln, insbesondere einer Umschalt- und Vergleichseinheit, beeinflusst wird
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass zur Erzeugung wenigstens einer zweiten Taktfrequenz eine steuerbare PLL verwendet wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass wenigstens eine zweite Taktfrequenz dadurch erzeugt wird, dass wenigstens zwei unabhängige Einrichtungen zur Frequenzanpassung vorhanden sind und gesteuert zwischen den wenigstens zwei Ausgangssignalen dieser Einrichtungen umgeschaltet werden kann.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Umschaltung zwischen den Ausgangssignalen der wenigstens zwei unabhängigen Einrichtungen zur Frequenz¬ anpassung durch ein Signal von Umschaltmitteln, insbesondere einer Umschalt- und Vergleichseinheit gesteuert wird.
9. Vorrichtung zur Steuerung eines Rechnersystems mit wenigsten zwei Ausführungseinheiten, insbesondere eines Multiprozessorsystems, mit Umschaltmitteln durch welche zwischen wenigstens zwei unterschiedlichen Betriebsmodi des Rechnersystems umgeschaltet werden kann, dadurch gekennzeichnet, dass die Vorrichtung derart ausgestaltet ist, dass mit der Umschaltung zwischen den Betriebsmodi auch eine
Umschaltung der Taktfrequenz des Rechnersystems vorgenommen wird.
10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Vorrichtung derart ausgebildet ist, dass die Taktfrequenz im Vergleichsmodus höher ist als die Taktfrequenz im Performanzmodus.
11. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Vorrichtung derart ausgebildet ist, dass die Taktfrequenz im Performanzmodus höher ist als die Taktfrequenz im Vergleichsmodus.
12. Vorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Vorrichtung derart ausgebildet ist, dass das Verhältnis zwischen den Taktfrequenzen so gewählt wird, dass eine effektive Performanz in den wenigstens zwei Betriebsmodi gleich ist.
13. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass eine Einheit zur Takt¬ veränderung und/oder -anpassung enthalten ist und die Vorrichtung derart ausgestaltet ist, dass wenigstens eine zweite Taktfrequenz dadurch erzeugt wird, dass diese Einheit durch ein Signal der Umschaltmittel, insbesondere einer Umschalt- und Vergleichseinheit, beeinflusst wird.
14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die Einheit zur Takt¬ veränderung und/oder -anpassung zur Erzeugung wenigstens einer zweiten Frequenz als PLL ausgebildet ist.
15. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Vorrichtung derart ausgestaltet ist, dass wenigstens eine zweite Taktfrequenz dadurch erzeugt wird, dass wenigstens zwei unabhängige Einrichtungen zur Frequenzanpassungen enthalten sind und gesteuert durch die Umschaltmittel, insbesondere eine Umschalt- und Vergleichseinheit, zwischen den wenigstens zwei Ausgangssignalen dieser Einrichtungen umgeschaltet werden kann.
16. Rechnersystem mit einer Vorrichtung nach einem der Ansprüche 9 bis 15.
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