EP1699037A2 - Circuit de commande d'écran plasma - Google Patents

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Publication number
EP1699037A2
EP1699037A2 EP06110537A EP06110537A EP1699037A2 EP 1699037 A2 EP1699037 A2 EP 1699037A2 EP 06110537 A EP06110537 A EP 06110537A EP 06110537 A EP06110537 A EP 06110537A EP 1699037 A2 EP1699037 A2 EP 1699037A2
Authority
EP
European Patent Office
Prior art keywords
switch
stage
voltage
circuit
switches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP06110537A
Other languages
German (de)
English (en)
Other versions
EP1699037A3 (fr
Inventor
Jean-Raphaël Bezal
Gilles Troussel
Jean-Marie Permezel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1699037A2 publication Critical patent/EP1699037A2/fr
Publication of EP1699037A3 publication Critical patent/EP1699037A3/fr
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Definitions

  • the present invention generally relates to plasma screens with memory effect which generally comprise two parallel plates each carrying electrode arrays and between which is present a gas causing light discharges at regions of intersection between the electrodes of the different plates.
  • the present invention more particularly relates to a control circuit of one of the electrode arrays of the screen, used both for addressing pixels and for maintaining an excitation of these pixels.
  • FIG. 1A represents, generally and very schematically, the structure of a plasma display panel (PDP) 1 of the type to which the present invention applies.
  • Two parallel plates designated by the overall reference 2 each carry electrodes generally perpendicular from one plate to another and parallel to each other on the same plate.
  • Each line L of the screen is defined by two electrodes 3 and 4 parallel to each other and each column C of the screen is defined by an electrode 5 in the other direction carried by the other plate.
  • the intersection of a line L and a column C defines a pixel P of the screen.
  • a light discharge is organized between the electrodes 3 and 4 of a line L, addressed by the corresponding column 5.
  • Control of the screen 2 is effected by means of columns 6 for controlling the column electrodes (COL DRV) and circuits 7 for controlling the row electrodes (SCAN DRV), the latter being connected to circuits 8 for supplying electrodes. energy (PW CT).
  • the circuits 6, 7 and 8 are controlled and synchronized by a unit 9 (CU), generally a microcontroller or a wired logic circuit.
  • the present invention relates more particularly to the control of the electrodes 3 and 4 of lines of a plasma screen.
  • FIG. 2 schematically represents an example of a conventional electrode control circuit 3 and 4 of a line of a screen 2 as represented in FIG. 1.
  • the circuits represented in FIG. 2 are, in FIG. 1A, contained in blocks 7 and 8.
  • the circuit of FIG. 2 is based on the use of on-off switches for bringing different levels to one of the electrodes (for example the electrode 3) of the line under consideration. voltage at different operating phases.
  • the control signals generated by the unit 9 have not been detailed.
  • the various switches have been shown schematically most often in parallel with a diode withstand voltage.
  • each switch consists of an N-channel MOS transistor MN whose intrinsic diode D connects the source s to the drain of FIG. is the diode of the switch concerned.
  • the gate g of the MOS transistor MN constitutes the control electrode of the switch. It can also be insulated gate transistors (IGBTs), or others.
  • each electrode 3 contained in the block 7 (scan driver) of FIG. 1A consists of two switches Tu and Td in series between two terminals 11 and 12 and whose midpoint 13 is directly connected to the electrode 3 (conductive line of the screen 2).
  • the other electrode 4 parallel to the electrode 3 and belonging to the same line is generally connected to a circuit (not shown) for supplying a reference potential.
  • Each switch Tu, Td is in parallel with a diode Du, Dd respectively, the respective anodes of the diodes Du and Dd being connected to the terminals 13 and 12.
  • the switches Tu and Td are used to select those of the lines of the screen that will receive the different voltages to be applied to the electrodes.
  • only one circuit 7 has been shown in FIG. 2. In practice, all the circuits 7 (as a variant of the circuit groups 7) of the screen 2 have their respective terminals 11 and 12 interconnected to a supply circuit 8. common energy.
  • the circuit 8 comprises a Weber-type energy recovery stage 20 designed to impose a potential on the electrode 3 by discharging excess charges or by bringing missing charges on the electrode 3 during a so-called operating phase. maintenance.
  • the recovery stage 20 mainly comprises an inductive element L connecting, by a bidirectional switch 22, an electrode of a capacitor Cr to an output terminal 21 of the stage, connectable to the electrode 3.
  • the switch 22 is typically consisting of two switches T22 and T22 'antiparallel and each in series with a diode D22, respectively D22'.
  • the output terminal 21 of the recovery stage 20 is connected, by a switch Ts, to a terminal 23 for applying a positive potential Vs and, by a switch Ts', to an application terminal 24 of FIG. a reference potential Vref (typically the mass).
  • Each switch Ts and Ts' is in parallel with a diode Ds respectively Ds', the respective anodes of the diodes Ds and Ds' being connected to the terminals 21 and 24
  • a prepolarization or precharging stage of the electrodes 3 consists of a switch Tp connecting a terminal 26 for applying a positive potential Vp (greater than the potential Vs) to the terminal 11, the switch Tp being in parallel with a diode Dp whose anode is connected to the terminal 11 (at the terminals of all the circuits 7).
  • An addressing stage consists of a capacitor Cs charged, via a diode Dsc, with an addressing voltage Vsc applied to a terminal 28, the anode of the diode Dsc being connected to the terminal 28 and its cathode being directly connected to a first electrode 29 of the capacitor Cs.
  • a switch T6 connects the electrode 29 to the terminals 11 and the second electrode 30 of the capacitor Cs is connected directly to the terminals 12 of the circuits 7.
  • the parasitic diode of the MOS transistor constituting the switch T6 has not shown, this one is not used in this assembly.
  • An address reference voltage Vadd is generally applied to the terminals 12 by means of a switch T4 connecting these terminals 12 to a terminal 32 for applying the voltage Vadd (negative with respect to the ground), a diode D4 being parallel with switch T4 with its anode connected to terminal 32.
  • an erase voltage Verr different from the reference reference voltage Vadd, is applied by an erase stage (in dashed lines in FIG. 2) consisting of a switch T5 in parallel with a diode D5 connecting the terminals 12 to a terminal 33 for applying the voltage Verr, intermediate between the potential Vadd and the reference potential Vref, the anode of the diode D5 being connected to the terminal 33 for applying the potential Verr.
  • an erase stage in dashed lines in FIG. 2
  • an erase stage consisting of a switch T5 in parallel with a diode D5 connecting the terminals 12 to a terminal 33 for applying the voltage Verr, intermediate between the potential Vadd and the reference potential Vref, the anode of the diode D5 being connected to the terminal 33 for applying the potential Verr.
  • a switch T3 connects all the terminals 11 and 12 to each other, no diode has been represented in parallel with this switch to the extent that, even if it is present with the MOS transistor constituting the switch, it is not used here.
  • a control circuit as illustrated in Figure 2 is described, for example, in the international application WO 03/102907.
  • FIGS. 4 and 5 show an example of timing diagrams illustrating the operation of the circuit of FIG. 2. They respectively represent chronograms of the potential V3 present on an electrode 3 of a line during a display subframe, and the respective states open (OFF) or close (ON) different switches.
  • FIG. 5 an indifferent state of a switch has been illustrated by a cross during the period under consideration.
  • FIGS. 4 and 5 it is assumed that there is a potential for erasing Verr which is different from the addressing potential Vadd. If these two potentials are confused, the controls of the switches T4 and T5 are adapted accordingly.
  • prepolarization or precharge from a time t1
  • the switch T1 is open, as well as the switches T4, T5, T6.
  • the switches T3 and Tp are closed so that the voltage Vp is applied to the electrode 3 by the diode Vd.
  • the switch Tu is open and the switch Td is closed.
  • the switches Ts and Ts' are either both open or in states inverted with respect to each other. It is the same for switches T22 and T22 '.
  • the role of the prepolarization phase is to excite the cells to preexcite the gas contained in the screen in order to lower the addressing voltage under which the discharge will subsequently take place.
  • the voltage Vp is of the order of 400 volts.
  • a so-called stabilization phase II begins.
  • the switch Tp is open and it remains until the beginning of a next subframe (instant t1 ').
  • the switches T4, T5 and T6 remain open.
  • the switch T1 is closed.
  • This phase aims to reduce the potential from point 11 to Vs. Therefore, the switch Ts is closed while the switch Ts' is open.
  • the switch T3 remains closed for example, but its state does not matter during this phase.
  • the states of the switches Tu and Td are indifferent, as are the states of the switches T22 and T22 '.
  • the stabilization phase II begins a so-called erasure phase III with the objective of bringing the electrode 3 to the potential Verr.
  • the level of erasure Verr lower than the level Vref (mass). In other cases, this erase voltage may be equal to the mass.
  • the switch T5 is closed.
  • the switch T1 is open to isolate the recovery stage 20 from the rest of the circuit, the switches T4 and T6 remain open.
  • the switches T3 and Tu are open and the switch Td is closed.
  • the potential of the electrode 3 to the level Verr is discharged using the switch Td.
  • Prepolarization erase phases II and III have the effect of suppressing charges to avoid unwanted ignitions.
  • the erase ramp of phase 3 is obtained by a current generator connected in series with the switch T5 (for example, by a resistor).
  • a so-called addressing phase IV begins, whose purpose is to provide an address voltage corresponding to the level Vsc or to the level Vadd on the electrodes 3, according to the respective states.
  • the switch T1 is indifferently open or closed and the switches T4 and T6 are closed to bring the respective levels Vsc and Vadd on terminals 11 and 12.
  • Switch T3 is open to separate terminals 11 and 12.
  • Switch T5 is open.
  • the period tIV in phase IV during which the switch Tu is open and the switch Td is closed depends on the rank of the line in the group of lines or in the screen.
  • a so-called maintenance phase V starts, in which a pulse train of constant duty cycle and amplitude Vs is applied to the terminal 23.
  • the switch T1 is closed to bring the pulses on the circuits 7, as well as the switch T3 while the switches T4, T5 and T6 are open to isolate the addressing and erasure stages.
  • the switch Tu is open and the switch Td is closed.
  • the recovery stage 20 is used to facilitate the charging of the electrodes 3 at the level Vs and to facilitate the discharge of these same electrodes at the respective lower levels of the pulses.
  • the closures and openings of the switches Ts and Ts ' are alternated with the rhythm of the Vs level pulses to be applied to the terminal 11.
  • the switches T22 and T22' are, for example, alternately open and closed synchronously with the openings and closures. switches Ts and Ts'.
  • the electrode line 3 is reduced to the erasure potential Verr, in a so-called initialization phase VI continuing until the start time t1 '. the next subframe.
  • the switch T1 remains closed while the switches T4 and T6 remain open, the switch T5 is closed and the switch T3 is open.
  • the switches Ts, Ts ', T22 and T22' are open.
  • the discharge of the electrode 3 is ensured by the closing of the switch Td, the state of the switch Tu being open.
  • a disadvantage of the circuit of FIG. 2 is related to the large current flowing through transistors T1 and T3 during phases II, V and VI during which the recovery stage is used. This requires the use of transistors T1 and T3 of large dimensions and expensive.
  • the present invention aims to overcome all or part of the disadvantages of known control circuits plasma screen.
  • the invention aims more particularly at removing the switch (T3, FIG. 2) interconnecting the input terminals of the addressing circuit.
  • the present invention provides a circuit for addressing at least one line electrode of a plasma screen comprising, for each line, a line selection stage constituted two switches in series between two input terminals of the selection stage, comprising using a first of the two switches of the selection stage of each line to pass a current from or to an inductive element of the circuit of addressing.
  • said first switch of the selection stage is used to apply at least a first positive voltage from a first voltage supply stage to said electrode.
  • an addressing frame comprises a first application phase of said first voltage, during which the first and second switches of each line selection stage are respectively closed and open.
  • the method comprises a subsequent phase of application of a negative potential, during which the first and second switches are respectively open and closed.
  • the first switch is closed for the application of the first voltage.
  • said second stage provides a second positive voltage lower than the first one, said first switch of the selection stages being closed at least during a subsequent phase of application of the second voltage.
  • the power supply circuit comprises at least a third application stage of a fourth negative voltage on the second terminal of the selection stages, said first switch of the selection stages being open. during periods of supply of the fourth voltage.
  • said capacitive element directly connects said terminals of the selection stages permanently, the third voltage being a negative voltage applicable to the second terminal of the selection stages.
  • no switch is provided in the common multi-stage selection circuit for directly connecting said input terminals of these stages.
  • the invention also provides a plasma screen.
  • a feature of this embodiment is to use the transistor Tu of the stage 7 of each line to pass the current from the inductive element L of the stage 20.
  • Another feature of this embodiment is to use the transistor Tu of the stage 7 of each line 3 to fulfill the isolation function previously filled by the transistor T3.
  • Each stage 7 is of conventional constitution and is therefore formed of two switches Tu and Td in series between the terminals 11 and 12, each switch being in parallel with a diode Du and Dd and the midpoint of their series association constituting the terminal 13 exit from the floor.
  • FIG. 7 and 8 illustrate, in timing diagrams, the operation of the circuit of Figure 6.
  • Figure 7 shows a timing diagram of the voltage V3 during a sub-frame display. This figure is identical to Figure 4 described above.
  • FIG. 8 represents the respective open (OFF) and closing (ON) periods of the switches T1, T4, T5, T6, Tu, Td, Tp, Ts and Ts' during this sub-display frame.
  • a first prepolarization or precharging phase I (times t1 to t2) must, as previously, bring the potential of the electrode 3 to the level Vp.
  • the switches T1, T4, T5, T6 and Td are open and the switch Tp is closed to bring the voltage Vp to the terminal 11.
  • the switches Tu of all the stages 7 are closed to allow the prepolarization of their electrode 3.
  • the switches Ts and Ts '(and the switches T22 and T22' not shown) are either both open or in states reversed with respect to each other .
  • the erasure phase III begins, which aims to bring the potential of the electrode V3 to the voltage Verr (alternatively, to the voltage Vadd).
  • the switch T1 is indifferently open or closed.
  • the switch T5 is closed to bring the erase voltage Verr and the switch Td is closed to allow the discharge of the electrode 3 to the level Verr.
  • At least one of the switches among the switch T6 and Tu is open. In the example, they are both open.
  • the switches T4 and T6 are closed while the switch T5 is open.
  • the state of the switch T1 is indifferent.
  • the switches Tu and Td are respectively open and closed during a period tIV depending on the rank of the line in the group of lines or in the screen.
  • a pulse train is applied to the terminal 23.
  • the switch T1 is closed and the switches T4, T5 and T6 are open.
  • the switch Tu is closed and the state of the switch Td is indifferent.
  • the respective states of the switches Ts and Ts' are alternated and the switches T22 and T22 'are, for example, opened and closed alternately (synchronously or not with the closures and openings of the switches Ts and Ts').
  • Phases IV and V are identical to those described above in relation to FIGS. 4 and 5 with the exception of the indifferent state of the switch Td.
  • the potential of the electrode 3 is brought back to the erasing level Verr by closing the switches Td and T5.
  • the switch Tu is preferably open.
  • the switches Ts and Ts' are open.
  • the switches T22 and T22 ' are respectively open and closed.
  • An advantage of this embodiment of the invention is that it avoids the transistor T3 which is particularly large because of the high currents that it must conventionally support (up to more than 100 amperes).
  • Another advantage of the present invention is that it does not require other structural modifications of the screen, only the control of the transistors Tu and Td must be adapted.
  • FIG. 9 shows a second embodiment of a line addressing control circuit 8 "according to the present invention.
  • the capacitor Cs is connected between the input terminals 11 and 12 of the stages 7 and its polarization is ensured by a negative voltage -Vsc applied to the terminal 12.
  • the rest of the assembly is identical and the control of the other switches is identical to that described in relation to FIGS. 7 and 8.
  • An advantage of this embodiment is that it allows the removal of an additional transistor (T6) in the circuit.
  • FIG. 10 represents a circuit 8 "'according to a third embodiment of the invention.
  • a switch T2 is added, in parallel with a diode D2, between the common point of the switches Tp and T1 and the terminal 11 corresponding to the electrode of the capacitor Cs, the anode of the diode D2 being connected to the terminal 11.
  • Its polarization is provided by a diode Dsc connecting a terminal 78 for applying a potential Vsc to the terminal 11.
  • This embodiment does not constitute a preferred embodiment. because of the addition of transistor T2. Its function is to isolate the stage 7 from the rest of the circuit during the IV addressing and erasing phases VI, the switch Td being closed during phase V.
  • control signals of the different switches have been represented simultaneously for simplify the description, these signals may be slightly offset in time to avoid possible simultaneous conduction problems.

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Abstract

L'invention concerne la commande d'un circuit d'adressage d'au moins une électrode (3) de ligne d'un écran à plasma comportant, pour chaque ligne, un étage (7) de sélection de ligne constitué de deux interrupteurs (Tu, Td) en série entre deux bornes (11, 12) d'entrée de l'étage de sélection, consistant à utiliser un premier (Tu) des deux interrupteurs de l'étage de sélection de chaque ligne pour faire passer un courant depuis ou vers un élément inductif (L) du circuit d'adressage.

Description

    Domaine de l'invention
  • La présente invention concerne de façon générale les écrans plasma à effet mémoire qui comprennent généralement deux plaques parallèles portant chacune des réseaux d'électrodes et entre lesquelles est présent un gaz provoquant des décharges lumineuses à des régions d'intersection entre les électrodes des différentes plaques.
  • La présente invention concerne plus particulièrement un circuit de commande d'un des réseaux d'électrodes de l'écran, utilisé à la fois pour adresser des pixels et pour maintenir une excitation de ces pixels.
    • Exposé de l'art antérieur
  • La figure 1A représente, de façon générale et très schématique, la structure d'un écran 1 à plasma (plasma display panel ou PDP) du type auquel s'applique la présente invention. Deux plaques parallèles désignées par la référence globale 2 portent chacune des électrodes généralement perpendiculaires d'une plaque à l'autre et parallèles entre elles sur une même plaque. Chaque ligne L de l'écran est définie par deux électrodes 3 et 4 parallèles entre elles et chaque colonne C de l'écran est définie par une électrode 5 dans l'autre direction portée par l'autre plaque. L'intersection d'une ligne L et d'une colonne C définit un pixel P de l'écran. Pour l'allumage d'un pixel, une décharge lumineuse est organisée entre les électrodes 3 et 4 d'une ligne L, adressée par la colonne 5 correspondante.
  • La commande de l'écran 2 est effectuée au moyen de circuits 6 de commande des électrodes de colonnes (COL DRV) et de circuits 7 de commande des électrodes de lignes (SCAN DRV), ces derniers étant reliés à des circuits 8 de fourniture d'énergie (PW CT). Les circuits 6, 7 et 8 sont contrôlés et synchronisés par une unité 9 (CU), généralement un microcontrôleur ou un circuit en logique câblée.
  • La présente invention concerne plus particulièrement la commande des électrodes 3 et 4 de lignes d'un écran plasma.
  • La figure 2 représente, de façon schématique, un exemple de circuit classique de commande d'électrodes 3 et 4 d'une ligne d'un écran 2 tel que représenté en figure 1. Les circuits représentés en figure 2 sont, en figure 1A, contenus dans les blocs 7 et 8. Le circuit de la figure 2 est basé sur l'utilisation d'interrupteurs fonctionnant en tout ou rien pour amener, sur une des électrodes (par exemple l'électrode 3) de la ligne considérée, différents niveaux de tension à différentes phases de fonctionnement. Pour simplifier, les signaux de commande générés par l'unité 9 n'ont pas été détaillés. De plus, les différents commutateurs ont été représentés schématiquement le plus souvent en parallèle avec une diode de tenue en tension inverse.
  • En pratique et comme l'illustre la figure 3 qui représente un exemple de commutateur utilisé dans le circuit de la figure 2, chaque commutateur est constitué d'un transistor MOS à canal N MN dont la diode intrinsèque D reliant la source s au drain d constitue la diode de l'interrupteur concerné. La grille g du transistor MOS MN constitue l'électrode de commande de l'interrupteur. Il peut également s'agir de transistors à grille isolés (IGBT), ou autres.
  • Le circuit de commande de chaque électrode 3, contenu dans le bloc 7 (scan driver) de la figure 1A, est constitué de deux interrupteurs Tu et Td en série entre deux bornes 11 et 12 et dont le point milieu 13 est relié directement à l'électrode 3 (ligne conductrice de l'écran 2). L'autre électrode 4 parallèle à l'électrode 3 et appartenant à la même ligne est généralement reliée à un circuit (non représenté) de fourniture d'un potentiel de référence. Chaque interrupteur Tu, Td est en parallèle avec une diode Du, Dd respectivement, les anodes respectives des diodes Du et Dd étant connectées aux bornes 13 et 12. Les interrupteurs Tu et Td servent à sélectionner celles des lignes de l'écran qui vont recevoir les différentes tensions à appliquer aux électrodes. Pour simplifier, un seul circuit 7 a été représenté en figure 2. En pratique, tous les circuits 7 (en variante des groupes de circuits 7) de l'écran 2 ont leurs bornes 11 et 12 respectives interconnectées à un circuit 8 de fourniture d'énergie commun.
  • Le circuit 8 comporte un étage 20 de récupération d'énergie dit de type Weber destiné à imposer un potentiel sur l'électrode 3 en évacuant des charges en surplus ou en amenant à des charges manquantes sur l'électrode 3 pendant une phase de fonctionnement dite d'entretien. L'étage 20 de récupération comporte principalement un élément inductif L reliant, par un commutateur bidirectionnel 22, une électrode d'un condensateur Cr à une borne 21 de sortie de l'étage, connectable à l'électrode 3. Le commutateur 22 est typiquement constitué de deux interrupteurs T22 et T22' en antiparallèle et chacun en série avec une diode D22, respectivement D22'. La borne 21 de sortie de l'étage 20 de récupération est connectée, par un interrupteur Ts, à une borne 23 d'application d'un potentiel positif Vs et, par un interrupteur Ts', à une borne 24 d'application d'un potentiel de référence Vref (typiquement la masse). Chaque interrupteur Ts et Ts' est en parallèle avec une diode Ds respectivement Ds', les anodes respectives des diodes Ds et Ds' étant connectées aux bornes 21 et 24.
  • La borne 21 de sortie du circuit 20, donc l'inductance L fournissant ou absorbant un courant, est connectable aux bornes 11 de tous les circuits 7 par un même interrupteur T1 en parallèle avec une diode D1 dont l'anode est connectée au noeud 21.
  • Un étage de prépolarisation ou de précharge des électrodes 3 est constitué d'un interrupteur Tp reliant une borne 26 d'application d'un potentiel positif Vp (supérieur au potentiel Vs) à la borne 11, l'interrupteur Tp étant en parallèle avec une diode Dp dont l'anode est connectée à la borne 11 (aux bornes de tous les circuits 7).
  • Un étage d'adressage est constitué d'un condensateur Cs chargé, par l'intermédiaire d'une diode Dsc, par une tension d'adressage Vsc appliquée sur une borne 28, l'anode de la diode Dsc étant connectée à la borne 28 et sa cathode étant reliée directement à une première électrode 29 du condensateur Cs. Un interrupteur T6 relie l'électrode 29 aux bornes 11 et la deuxième électrode 30 du condensateur Cs est connectée directement aux bornes 12 des circuits 7. Pour simplifier, la diode parasite du transistor MOS constitutif de l'interrupteur T6 n'a pas représentée, celle-ci n'étant pas utilisée dans ce montage.
  • Une tension Vadd de référence d'adressage est généralement appliquée aux bornes 12 au moyen d'un interrupteur T4 reliant ces bornes 12 à une borne 32 d'application de la tension Vadd (négative par rapport à la masse), une diode D4 étant parallèle avec l'interrupteur T4 avec son anode connectée à la borne 32.
  • Dans certains cas, une tension d'effacement Verr, différente de la tension de référence d'adressage Vadd, est appliquée par un étage d'effacement (en pointillés en figure 2) constitué d'un interrupteur T5 en parallèle avec une diode D5 reliant les bornes 12 à une borne 33 d'application de la tension Verr, intermédiaire entre le potentiel Vadd et le potentiel de référence Vref, l'anode de la diode D5 étant connectée à la borne 33 d'application du potentiel Verr.
  • Enfin, un interrupteur T3 relie toutes les bornes 11 et 12 entre elles, aucune diode n'a été représentée en parallèle avec cet interrupteur dans la mesure où, même si elle est présente avec le transistor MOS constitutif de l'interrupteur, elle n'est pas utilisée ici.
  • Un circuit de commande tel qu'illustré par la figure 2 est décrit, par exemple, dans la demande internationale WO 03/102907.
  • Les figures 4 et 5 représente un exemple de chronogrammes illustrant le fonctionnement du circuit de la figure 2. Elles représentent respectivement des chronogrammes du potentiel V3 présent sur une électrode 3 d'une ligne pendant une sous-trame d'affichage, et les états respectifs ouvert (OFF) ou fermé (ON) des différents interrupteurs. En figure 5, un état indifférent d'un interrupteur a été illustré par une croix pendant la période considérée. Dans la représentation des figures 4 et 5, on suppose la présence d'un potentiel d'effacement Verr différent du potentiel d'adressage Vadd. Si ces deux potentiels sont confondus, les commandes des interrupteurs T4 et T5 sont adaptées en conséquence.
  • On suppose que l'électrode 3 est initialement à la tension Vs.
  • Pendant une phase I dite de prépolarisation ou de précharge (à partir d'un instant t1), l'interrupteur T1 est ouvert, de même que les interrupteurs T4, T5, T6. Les interrupteurs T3 et Tp sont fermés de façon à ce que la tension Vp soit appliquée à l'électrode 3 par la diode Vd. Pendant cette phase I, l'interrupteur Tu est ouvert et l'interrupteur Td est fermé. Les interrupteurs Ts et Ts' sont soit tous les deux ouverts, soit dans des états inversés l'un par rapport à l'autre. Il en est de même pour les interrupteurs T22 et T22'. Le rôle de la phase de prépolarisation est d'exciter les cellules pour préexciter le gaz contenu dans l'écran afin de baisser la tension d'adressage sous laquelle s'effectuera par la suite la décharge. Typiquement, la tension Vp est de l'ordre de 400 volts.
  • A la fin (instant t2) de la phase de prépolarisation, commence une phase II dite de stabilisation. Pendant cette phase II, l'interrupteur Tp est ouvert et il restera jusqu'au début d'une sous trame suivante (instant t1'). Les interrupteurs T4, T5 et T6 restent ouverts. L'interrupteur T1 est fermé. Cette phase a pour objectif de ramener le potentiel du point 11 au niveau Vs. Par conséquent, l'interrupteur Ts est fermé tandis que l'interrupteur Ts' est ouvert. L'interrupteur T3 reste par exemple fermé, mais son état n'a pas d'importance pendant cette phase. Les états des interrupteurs Tu et Td sont indifférents, de même que les états des interrupteurs T22 et T22'.
  • A la fin (instant t3) de la phase II de stabilisation, débute une phase III dite d'effacement ayant pour objectif d'amener l'électrode 3 au potentiel Verr. Dans l'exemple représenté, on suppose le niveau d'effacement Verr inférieur au niveau Vref (la masse). Dans d'autres cas, cette tension d'effacement peut être égale à la masse. A l'instant t3, l'interrupteur T5 est fermé. L'interrupteur T1 est ouvert pour isoler l'étage 20 de récupération du reste du circuit, les interrupteurs T4 et T6 restent ouverts. Les interrupteurs T3 et Tu sont ouverts et l'interrupteur Td est fermé. La décharge du potentiel de l'électrode 3 jusqu'au niveau Verr s'effectue à l'aide de l'interrupteur Td.
  • Les phases II et III d'effacement de la prépolarisation ont pour effet de supprimer les charges afin d'éviter les allumages non souhaités. La rampe d'effacement de la phase 3 est obtenue par un générateur de courant connecté en série avec l'interrupteur T5 (par exemple, par une résistance).
  • A un instant t4 de fin de la phase d'effacement, commence une phase IV dite d'adressage qui a pour objet d'apporter une tension d'adressage correspondant au niveau Vsc ou au niveau Vadd sur les électrodes 3, selon les états respectifs des transistors Tu et Td de leur circuit 7 d'adressage. Pendant cette phase, l'interrupteur T1 est indifféremment ouvert ou fermé et les interrupteurs T4 et T6 sont fermés pour amener les niveaux respectifs Vsc et Vadd sur les bornes 11 et 12. L'interrupteur T3 est ouvert de façon à séparer les bornes 11 et 12. L'interrupteur T5 est ouvert.
  • La période tIV dans la phase IV pendant laquelle l'interrupteur Tu est ouvert et l'interrupteur Td est fermé dépend du rang de la ligne dans le groupe de lignes ou dans l'écran.
  • A un instant t5 correspondant à la fin de la phase d'adressage, débute une phase V dite d'entretien dans laquelle un train d'impulsions de rapport cyclique constant et d'amplitude Vs est appliqué sur la borne 23. Pendant cette phase, l'interrupteur T1 est fermé pour amener les impulsions sur les circuits 7, de même que l'interrupteur T3 tandis que les interrupteurs T4, T5 et T6 sont ouverts pour isoler les étages d'adressage et d'effacement. L'interrupteur Tu est ouvert et l'interrupteur Td est fermé. Dans cette phase V d'entretien, l'étage de récupération 20 est utilisé pour faciliter la charge des électrodes 3 au niveau Vs et faciliter la décharge de ces mêmes électrodes lors des niveaux bas respectifs des impulsions. Les fermetures et ouvertures des interrupteurs Ts et Ts' sont alternées au rythme des impulsions de niveau Vs à appliquer sur la borne 11. Les interrupteurs T22 et T22' sont, par exemple, ouverts et fermés en alternance de façon synchronisée avec les ouvertures et fermetures des interrupteurs Ts et Ts'.
  • A la fin (instant t6) de la phase d'entretien, la ligne d'électrode 3 est ramenée au potentiel d'effacement Verr, dans une phase VI dite d'initialisation se poursuivant jusqu'à l'instant t1' de début de la sous trame suivante. Pendant cette phase VI, l'interrupteur T1 reste fermé tandis que les interrupteurs T4 et T6 restent ouverts, que l'interrupteur T5 est fermé et que l'interrupteur T3 est ouvert. Les interrupteur Ts, Ts', T22 et T22' sont ouverts. La décharge de l'électrode 3 est assurée par la fermeture de l'interrupteur Td, l'état de l'interrupteur Tu étant ouvert.
  • Un inconvénient du circuit de la figure 2 est lié au courant important traversant les transistors T1 et T3 pendant les phases II, V et VI pendant lesquelles l'étage de récupération est utilisé. Cela impose d'utiliser des transistors T1 et T3 de dimensions importantes donc coûteux.
    • Résumé de l'invention
  • La présente invention vise à pallier tout ou partie des inconvénients des circuits de commande connus d'écran à plasma.
  • L'invention vise plus particulièrement à supprimer l'interrupteur (T3, figure 2) reliant entre elles les bornes d'entrée du circuit d'adressage.
  • Pour atteindre tout ou partie de ces objets ainsi que d'autres, la présente invention prévoit un circuit d'adressage d'au moins une électrode de ligne d'un écran à plasma comportant, pour chaque ligne, un étage de sélection de ligne constitué de deux interrupteurs en série entre deux bornes d'entrée de l'étage de sélection, consistant à utiliser un premier des deux interrupteurs de l'étage de sélection de chaque ligne pour faire passer un courant depuis ou vers un élément inductif du circuit d'adressage.
  • Selon un mode de mise en oeuvre de la présente invention, ledit premier interrupteur de l'étage de sélection est utilisé pour appliquer au moins une première tension positive provenant d'un premier étage de fourniture de tension sur ladite électrode.
  • Selon un mode de mise en oeuvre de la présente invention, une trame d'adressage comporte une première phase d'application de ladite première tension, pendant laquelle les premier et deuxième interrupteurs de chaque étage de sélection de ligne sont respectivement fermé et ouvert.
  • Selon un mode de mise en oeuvre de la présente invention, le procédé comporte une phase ultérieure d'application d'un potentiel négatif, pendant laquelle les premier et deuxième interrupteurs sont respectivement ouvert et fermé.
  • L'invention concerne également un circuit de commande d'au moins une électrode d'un écran à plasma, comportant :
    • un étage de sélection pour chaque ligne, constitué de deux interrupteurs en série entre deux bornes d'entrée de l'étage, le point milieu étant connecté à l'électrode à commander ; et
    • au moins un circuit de fourniture d'énergie aux étages de sélection, comportant :
      • un premier étage d'application d'une première tension positive à une première borne des étages de sélection ; et
      • un deuxième étage comportant un élément inductif de fourniture d'un courant sur ladite première borne,
      • un premier interrupteur des étages de sélection est fermé au moins pendant une phase de fourniture dudit courant à l'électrode.
  • Selon un mode de réalisation de la présente invention, le premier interrupteur est fermé pour l'application de la première tension.
  • Selon un mode de réalisation de la présente invention, ledit deuxième étage fournit une deuxième tension positive inférieure à la première, ledit premier interrupteur des étages de sélection étant fermé au moins pendant une phase ultérieure d'application de la deuxième tension.
  • Selon un mode de réalisation de la présente invention, ledit circuit de fourniture d'énergie comporte :
    • un premier interrupteur isolant les premier et deuxième étages entre eux ; et
    • un élément capacitif connectable entre lesdites bornes pour application d'une troisième tension, inférieure à la deuxième.
  • Selon un mode de réalisation de la présente invention, le circuit de fourniture d'énergie comporte au moins un troisième étage d'application d'une quatrième tension négative sur la deuxième borne des étages de sélection, ledit premier interrupteur des étages de sélection étant ouvert pendant des période de fourniture de la quatrième tension.
  • Selon un mode de réalisation de la présente invention, ledit élément capacitif relie directement lesdites bornes des étages de sélection de façon permanente, la troisième tension étant une tension négative applicable sur la deuxième borne des étages de sélection.
  • Selon un mode de réalisation de la présente invention, aucun commutateur n'est prévu dans le circuit commun à plusieurs étages de sélection pour connecter directement lesdites bornes d'entrée de ces étages.
  • L'invention prévoit également un écran à plasma.
    • Brève description des dessins
  • Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles :
    • la figure 1 qui a été décrite précédemment représente, de façon très schématique, un exemple d'architecture d'écran à plasma auquel s'applique la présente invention ;
    • la figure 2 qui a été décrite précédemment représente un exemple de circuit de commande classique d'électrodes d'un écran à plasma ;
    • la figure 3 qui a été décrite précédemment représente un exemple classique d'interrupteur en parallèle avec une diode du circuit de la figure 2 ;
    • la figure 4 qui a été décrite précédemment est un chronogramme illustrant le fonctionnant du circuit classique de la figure 2 dans une sous-trame d'affichage ;
    • la figure 5 qui a été décrite précédemment représente les états respectifs des interrupteurs du circuit de la figure 2 dans l'exemple de fonctionnement de la figure 4 ;
    • la figure 6 représente un circuit de commande d'électrodes d'un écran à plasma selon un premier mode de réalisation de la présente invention ;
    • la figure 7 est un chronogramme illustrant le fonctionnement du circuit de la figure 6 dans une sous-trame d'affichage ;
    • la figure 8 représente, sous forme de chronogrammes, les états respectifs des interrupteurs du circuit de la figure 6 dans l'exemple de fonctionnement de la figure 7 ;
    • la figure 9 représente un deuxième mode de réalisation d'un circuit de commande selon la présente invention ; et
    • la figure 10 représente un troisième mode de réalisation d'un circuit de commande selon la présente invention.
  • Les mêmes éléments ont été désignés par les mêmes références aux différentes figures et les chronogrammes des figures 4, 5, 7 et 8 ont été tracés sans respect d'échelle. Pour des raisons de clarté, seuls les éléments et étapes de fonctionnement qui sont utiles à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, la génération des signaux de commande adaptés au fonctionnement des interrupteurs n'a pas détaillée, l'invention étant compatible avec l'utilisation de circuits classiques de génération de tels signaux. De même, le fonctionnement complet d'un écran à plasma (notamment la commande des autres électrodes de l'écran) n'a pas été détaillé, l'invention étant compatible avec les systèmes classiques.
  • La figure 6 représente un circuit de commande d'une ligne conductrice 3 formant électrode d'un écran à plasma selon un mode de réalisation de la présente invention. Comme précédemment, chaque ligne conductrice 3 est reliée au noeud 13 de sortie d'un étage 7 de sélection de ligne qui partage deux bornes 11 et 12 d'entrée avec tous les autres étages 7 de l'écran (ou par groupes). Les bornes 11 et 12 sont reliées à un circuit 8' de fourniture d'énergie qui, comme précédemment, comporte :
    • un étage 20 de récupération d'énergie (représenté que partiellement à partir de l'inductance L) et d'application d'une tension Vs, un interrupteur T1 en parallèle avec une diode D1 servant à isoler l'étage de récupération du reste du montage ;
    • un étage d'application d'une tension Vp de prépolarisation à partir d'une borne 26, reliée par un interrupteur Tp en parallèle avec une diode Dp à la borne 11 ;
    • un étage d'effacement optionnel (représenté en pointillés), constitué d'un transistor T5 en parallèle avec une diode D5 entre la borne 12 et une borne 33 d'application d'un potentiel Verr d'effacement ;
    • un étage d'application d'une tension de référence d'adressage Vadd sur la borne 12, constitué d'un interrupteur T4 en parallèle avec une diode D4 entre la borne 12 et une borne 32 d'application du potentiel Vadd (l'étage d'application de la tension d'adressage pouvant être confondu avec celui d'application de la tension d'effacement dans le cas où ces deux tensions sont égales) ;
    • un étage d'application d'une tension Vsc de balayage par l'intermédiaire d'une diode Dsc reliant une borne 28 d'application de la tension Vsc à une borne 29 d'un interrupteur T6 dont l'autre borne est connectée à la borne 11, l'interrupteur T6 étant en parallèle avec une diode D6 ; et
    • un condensateur Cs reliant les bornes 29 et 12 pour faciliter les charges et décharges de l'électrode 3.
  • A la différence du montage de la figure 2, aucun interrupteur (T3, figure 2) ne relie directement les bornes 11 et 12.
  • Une caractéristique de ce mode de réalisation est d'utiliser le transistor Tu de l'étage 7 de chaque ligne pour faire passer le courant provenant de l'élément inductif L de l'étage 20.
  • Une autre caractéristique de ce mode de réalisation est d'utiliser le transistor Tu de l'étage 7 de chaque ligne 3 pour remplir la fonction d'isolement précédemment remplie par le transistor T3.
  • Chaque étage 7 est de constitution classique et est donc formé de deux interrupteurs Tu et Td en série entre les bornes 11 et 12, chaque interrupteur étant en parallèle avec une diode Du et Dd et le point milieu de leur association en série constituant la borne 13 de sortie de l'étage.
  • Les figures 7 et 8 illustrent, par des chronogrammes, le fonctionnement du circuit de la figure 6. La figure 7 représente un chronogramme de la tension V3 pendant une sous trame d'affichage. Cette figure est identique à la figure 4 décrite précédemment. La figure 8 représente les périodes d'ouverture (OFF) et de fermeture (ON) respectives des interrupteurs T1, T4, T5, T6, Tu, Td, Tp, Ts et Ts' pendant cette sous trame d'affichage.
  • Une première phase I de prépolarisation ou de précharge (instants t1 à t2) doit, comme précédemment, porter le potentiel de l'électrode 3 au niveau Vp. Pour ce faire, les interrupteurs T1, T4, T5, T6 et Td sont ouverts et l'interrupteur Tp est fermé pour amener la tension Vp sur la borne 11. Selon ce mode de réalisation de l'invention, les interrupteurs Tu de tous les étages 7 sont fermés pour permettre la prépolarisation de leur électrode 3. Les interrupteurs Ts et Ts' (et les interrupteurs T22 et T22' non représentés) sont soit tous les deux ouverts soit dans des états inversés l'un par rapport à l'autre.
  • Entre des instants t2 et t3 (phase II), le potentiel de l'électrode 3 est ramené au niveau Vs. Les interrupteurs T1 et Ts sont fermés tandis que les interrupteurs T4, T5, T6 et Td restent ouverts. L'interrupteur Ts' est également ouvert et l'état de l'interrupteur Tu est indifférent, la décharge de l'électrode 3 jusqu'à un potentiel Vs pouvant être assurée par la diode Du.
  • A partir de l'instant t3, commence la phase III d'effacement qui a pour objet de ramener le potentiel de l'électrode V3 à la tension Verr (en variante, à la tension Vadd). L'interrupteur T1 est indifféremment ouvert ou fermé. L'interrupteur T5 est fermé pour apporter la tension d'effacement Verr et l'interrupteur Td est fermé pour permettre la décharge de l'électrode 3 vers le niveau Verr. Au moins l'un des interrupteurs parmi l'interrupteur T6 et Tu est ouvert. Dans l'exemple, ils sont tous deux ouverts.
  • Pendant la phase IV suivante d'adressage (entre les instants t4 et t5), les interrupteurs T4 et T6 sont fermés tandis que l'interrupteur T5 est ouvert. L'état de l'interrupteur T1 est indifférent. Les interrupteurs Tu et Td sont respectivement ouvert et fermé pendant une période tIV dépendant du rang de la ligne dans le groupe de lignes ou dans l'écran.
  • Pendant la phase V suivante d'entretien (entre les instants t5 et t6), un train d'impulsions est appliqué sur la borne 23. L'interrupteur T1 est fermé et les interrupteurs T4, T5 et T6 sont ouverts. L'interrupteur Tu est fermé et l'état de l'interrupteur Td est indifférent. Les états respectifs des interrupteurs Ts et Ts' sont alternés et les interrupteurs T22 et T22' sont, par exemple, ouverts et fermés en alternance (de façon synchronisée ou non avec les fermetures et ouvertures des interrupteurs Ts et Ts').
  • Les phases IV et V sont identiques à celles décrites précédemment en relation avec les figures 4 et 5 à l'exception de l'état indifférent de l'interrupteur Td.
  • Enfin, dans la sixième (VI) et dernière phase (entre les instants t6 et t7), le potentiel de l'électrode 3 est ramené au niveau d'effacement Verr en fermant les interrupteurs Td et T5. L'interrupteur Tu est, de préférence, ouvert. Les interrupteurs Ts et Ts' sont ouverts. Les interrupteurs T22 et T22' sont respectivement ouvert et fermé.
  • Un avantage de ce mode de réalisation de l'invention est qu'il permet d'éviter le transistor T3 qui est particulièrement volumineux en raison des forts courants qu'il doit classiquement supporter (pouvant atteindre plus de 100 ampères).
  • Un autre avantage de la présente invention est qu'elle ne nécessite pas d'autres modifications structurelles de l'écran, seule la commande des transistors Tu et Td doit être adaptée.
  • La figure 9 représente un deuxième mode de réalisation d'un circuit 8" de commande d'étages 7 d'adressage de ligne selon la présente invention.
  • Selon ce mode de réalisation, le condensateur Cs est connecté entre les bornes 11 et 12 d'entrée des étages 7 et sa polarisation est assurée par une tension négative -Vsc appliquée sur la borne 12. Par rapport au montage de la figure 6, le transistor T6 et sa diode D6 ont été supprimés, le reste du montage est identique et la commande des autres interrupteurs est identique à celle décrite en relation avec les figures 7 et 8.
  • Un avantage de ce mode de réalisation est qu'il permet la suppression d'un transistor (T6) supplémentaire dans le circuit.
  • La figure 10 représente un circuit 8"' selon un troisième mode de réalisation de l'invention.
  • Par rapport au mode de réalisation illustré par la figure 9, un interrupteur T2 est ajouté, en parallèle avec une diode D2, entre le point commun des interrupteurs Tp et T1 et la borne 11 correspondant à l'électrode du condensateur Cs, l'anode de la diode D2 étant connectée à la borne 11. Sa polarisation est assurée par une diode Dsc reliant une borne 78 d'application d'un potentiel Vsc à la borne 11. Ce mode de réalisation ne constitue toutefois pas un mode de réalisation préféré en raison de l'ajout du transistor T2. Sa fonction est d'isoler l'étage 7 du reste du circuit pendant les phases d'adressage IV et d'effacement VI, l'interrupteur Td étant fermé pendant la phase V.
  • Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que les signaux de commande des différents interrupteurs aient été représentés simultanés pour simplifier la description, ces signaux pourront être légèrement décalés dans le temps pour éviter des problèmes de conduction simultanée éventuels.
  • De plus, les adaptations du circuit de génération de ces signaux de commande est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus en utilisant des outils classiques.

Claims (12)

  1. Procédé de commande d'un circuit d'adressage d'au moins une électrode (3) de ligne d'un écran à plasma comportant, pour chaque ligne, un étage (7) de sélection de ligne constitué de deux interrupteurs (Tu, Td) en série entre deux bornes (11, 12) d'entrée de l'étage de sélection, caractérisé en ce qu'il consiste à utiliser un premier (Tu) des deux interrupteurs de l'étage de sélection de chaque ligne pour faire passer un courant depuis ou vers un élément inductif (L) du circuit d'adressage.
  2. Procédé selon la revendication 1, consistant à utiliser ledit premier interrupteur (Tu) de l'étage de sélection (7) pour appliquer au moins une première tension positive provenant d'un premier étage (Tp) de fourniture de tension sur ladite électrode (3).
  3. Procédé selon la revendication 2, dans lequel une trame d'adressage comporte une première phase d'application de ladite première tension, pendant laquelle les premier (Tu) et deuxième (Td) interrupteurs de chaque étage de sélection de ligne sont respectivement fermé et ouvert.
  4. Procédé selon la revendication 3, comportant une phase ultérieure d'application d'un potentiel négatif (Verr), pendant laquelle les premier (Tu) et deuxième (Td) interrupteurs sont respectivement ouvert et fermé.
  5. Circuit de commande d'au moins une électrode (3) d'un écran à plasma comportant :
    un étage (7) de sélection pour chaque ligne, constitué de deux interrupteurs (Tu, Td) en série entre deux bornes (11, 12) d'entrée de l'étage, le point milieu (13) étant connecté à l'électrode (3) à commander ; et
    au moins un circuit (8', 8", 8'") de fourniture d'énergie aux étages de sélection, comportant:
    un premier étage (Tp) d'application d'une première tension positive (Vp) à une première borne (11) des étages de sélection ; et
    un deuxième étage (20) comportant un élément inductif (L) de fourniture d'un courant sur ladite première borne,
    caractérisé en ce qu'un premier interrupteur (Tu) des étages de sélection (7) est fermé au moins pendant une phase de fourniture dudit courant à l'électrode.
  6. Circuit selon la revendication 5, dans lequel le premier interrupteur (Tu) est fermé pour l'application de la première tension (Vp).
  7. Circuit selon la revendication 6, dans lequel ledit deuxième étage (20) fournit une deuxième tension positive (Vs) inférieure à la première, ledit premier interrupteur (Tu) des étages de sélection (7) étant fermé au moins pendant une phase ultérieure d'application de la deuxième tension.
  8. Circuit selon la revendication 7, dans lequel ledit circuit de fourniture d'énergie (8, 8', 8") comporte :
    un premier interrupteur (T1) isolant les premier (Tp) et deuxième étages (20) entre eux ; et
    un élément capacitif (Cs) connectable entre lesdites bornes pour application d'une troisième tension (Vsc), inférieure à la deuxième.
  9. Circuit selon la revendication 8, dans lequel le circuit de fourniture d'énergie comporte au moins un troisième étage (T4) d'application d'une quatrième tension (Vadd) négative sur la deuxième borne des étages de sélection, ledit premier interrupteur (Tu) des étages de sélection étant ouvert pendant des période de fourniture de la quatrième tension.
  10. Circuit selon la revendication 8, dans lequel ledit élément capacitif (Cs) relie directement lesdites bornes (11, 12) des étages de sélection (7) de façon permanente, la troisième tension (-Vsc) étant une tension négative applicable sur la deuxième borne des étages de sélection.
  11. Circuit selon la revendication 5, dans lequel aucun commutateur n'est prévu dans le circuit (8', 8", 8"') commun à plusieurs étages de sélection (7) pour connecter directement lesdites bornes (11, 12) d'entrée de ces étages.
  12. Ecran à plasma, caractérisé en ce qu'il comporte au moins un circuit de commande conforme à l'une quelconque des revendications 5 à 11.
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