EP1677281A2 - Procédé et dispositif de commande d'un écran à plasma matriciel - Google Patents

Procédé et dispositif de commande d'un écran à plasma matriciel Download PDF

Info

Publication number
EP1677281A2
EP1677281A2 EP05292638A EP05292638A EP1677281A2 EP 1677281 A2 EP1677281 A2 EP 1677281A2 EP 05292638 A EP05292638 A EP 05292638A EP 05292638 A EP05292638 A EP 05292638A EP 1677281 A2 EP1677281 A2 EP 1677281A2
Authority
EP
European Patent Office
Prior art keywords
control
columns
column
group
deselection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP05292638A
Other languages
German (de)
English (en)
Other versions
EP1677281A3 (fr
Inventor
Jean-Raphael Bezal
Jean-Marie Permezel
Gilles Troussel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from FR0413846A external-priority patent/FR2880174A1/fr
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1677281A2 publication Critical patent/EP1677281A2/fr
Publication of EP1677281A3 publication Critical patent/EP1677281A3/fr
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Definitions

  • the invention relates to plasma screens, and more particularly the control of the cells of such a screen.
  • a plasma screen is a matrix-type screen, made up of cells arranged at intersections of rows and columns.
  • a cell comprises a cavity filled with a rare gas, and at least two control electrodes.
  • To create a luminous point on the screen using a given cell the cell is selected by applying a potential difference between its control electrodes, and then an ionisation of the gas of the cell is generally initiated by means of a third electrode. ordered. This ionization is accompanied by an emission of ultraviolet rays.
  • the creation of the luminous point is obtained by excitation of a luminescent material, red, green or blue, by the emitted rays.
  • control of a plasma screen essentially comprises two phases, namely an addressing phase in which the cells (pixels) which are to be switched on and those which are to be extinguished, and a display phase are determined. itself in which the cells that have been selected in the addressing phase are actually turned on.
  • the addressing phase comprises a sequential selection of the rows of the matrix.
  • the non-selected lines are set at a rest potential, for example 150 volts, while a selected line is brought to an activation potential, for example 0 volts.
  • the corresponding columns of the matrix are for example brought to a relatively high potential, for example 70 volts, via a power stage comprising MOS power transistors.
  • the columns corresponding to the other pixels of the selected line, which should not be lit are brought to potential 0 volts.
  • the cells of the activated line, which should be lit see a potential column-line equal to 70 volts while the other cells of this line, see a potential column-line equal to 0 volts.
  • the inventors have identified another problem in the control of the cells of a plasma screen, more particularly when deselecting columns that have been previously selected, that is to say having a high potential before deselection.
  • the column voltage then changes from 70 volts to 0 by following a falling edge in a given time.
  • the descent time of the column voltage is typically of the order of 100 nanoseconds.
  • the invention aims to provide a solution to this problem.
  • An object of the invention is to limit in a very simple way, this electromagnetic emission related to the increase of the stiffness of the fronts of descents and tensions of.
  • a method for controlling a matrix plasma screen comprising a sequential selection of rows of the matrix and for a selected line, a deselection of several columns of the matrix. the matrix previously selected when selecting a previous row.
  • said preceding line may be the line immediately preceding the selected line or an even older line if for example no modification on the columns has been made between this older line and said selected line.
  • the sequential selection is a temporal but not necessarily physical selection in that the lines can be sequentially selected according to their consecutive ranks (for example, line # 1, then # 2, then # 3, etc. are selected. .) or not (we select for example the line n ° 1 then the n ° 3, then the n ° 7, etc ).
  • selection of a column is understood as a column having a potential brought to high state whether to turn on or off a pixel while the deselection of a column is understood as the passage of its potential state high in the low state whether to turn off or turn on a pixel.
  • said previously selected columns are de-selected non-simultaneously.
  • the inventors observed, surprisingly and unexpectedly, that a global action on the deselection instants, so as to render them non-identical, provided a solution to the problem of the individual stiffness of the falling fronts. that is to say, not to influence too much the individual duration of the voltage drop.
  • the deselection signals delivered non-simultaneously are respectively mutually delayed.
  • the values of the delays advantageously vary according to the number of deselected columns.
  • the columns can be deselected in groups of columns, each group comprising at least one column. And, each group is deselected at a different time of deselection time of another group.
  • the method further comprises, for a selected line, a non-simultaneous selection of several columns of the matrix previously deselected when selecting a previous line.
  • said columns can be selected by group of columns, each group having at least one column, each group being selected at a different time of the selection time of another group.
  • a device for controlling a matrix plasma screen comprising a line control circuit capable of sequentially selecting the lines of the matrix and a column control circuit capable of deselecting several previously selected columns.
  • the column control circuit is arranged to deselect said previously selected columns non-simultaneously.
  • the column control circuit comprises individual control blocks respectively connected to the columns of the matrix.
  • Each individual control block is able to receive a possible signal from deselection command and to issue in response a deselection signal on the column.
  • the column control circuit also comprises a control means able to simultaneously transmit deselection control signals to the individual control units of the columns to be deselected, and auxiliary means capable, in the presence of this simultaneous delivery of the deselection control signals, to cause a non-simultaneous delivery of at least some of the deselection signals.
  • auxiliary means may comprise for example delay means, also referred to as auxiliary delay means, able respectively to mutually delay at least some of the deselection signals.
  • each control block comprises an inverter, also designated first inverter, having a first terminal connected to a supply voltage, for example 3 or 5 volts, and a second terminal.
  • the auxiliary means comprise a resistive network, also called auxiliary resistive network, comprising resistors, also called auxiliary resistors, connected in series.
  • the auxiliary resistive network is connected between the second terminal of the first inverter of a first control block and the ground.
  • the terminals of the different auxiliary resistors are respectively connected to the second terminals of the first inverter of at least some of the individual control blocks.
  • Such an embodiment makes it possible to make the delays variable as a function of the number of exits actually deselected.
  • the column control circuit may also be arranged so as to deselect the columns previously selected by groups of columns, each group comprising at least one column, each group being deleted at a different time from the moment of deselection of the other group. .
  • the individual control blocks of the columns form several groups.
  • the second terminals of the first inverters of the individual control blocks of the same group are then connected together and are connected to the second terminals of the first inverters of the individual control blocks of an adjacent group by an auxiliary resistor of the auxiliary resistive network.
  • the column control circuit of the device is further able to non-simultaneously select several previously deselected columns.
  • the same control circuit can optionally select columns non-simultaneously and deselect columns non-simultaneously.
  • each individual control block is further able to receive a possible selection control signal and to deliver in response an activation signal on the column.
  • the control means for example a shift register associated with latch memories, is further capable of simultaneously supplying selection control signals to the individual control blocks of the columns to be selected, and the device further comprises secondary means capable of in the presence of this simultaneous delivery of the selection control signals, to cause non-simultaneous delivery of at least some of the selection signals.
  • the secondary means advantageously comprise secondary delay means able to respectively mutually delay at least some of the selection signals.
  • the secondary means may comprise a secondary resistive network comprising secondary resistances connected in series, the secondary resistive network being connected between the first terminal of the first inverter of a first control block and the supply voltage, the terminals of the different secondary resistors. being respectively connected to the first terminals of the inverters of at least some of the individual control blocks.
  • auxiliary means and the secondary means are formed by the same means.
  • the same hardware means can be used to select or deselect columns non-simultaneously.
  • each control block further comprises a second control inverter connected in series with the first control inverter, each control inverter having a first terminal connected to a supply voltage. and a second terminal connected to ground; said same means then comprise a common resistive network comprising common resistors connected in series; and the common resistive network is connected between the first terminal of each inverter of a first control block and the supply voltage, the terminals of the different common resistors being respectively connected to the first terminals of the two inverters of at least some of the individual blocks. control.
  • control means of the column control circuit further comprises latch memories respectively connected at the input of the individual control blocks and amplification means all capable of receiving the same signal input control and supply respectively amplified control signals for respectively controlling the latches; each amplification means has a first terminal connected to a supply voltage; said same means then comprise a common resistive network comprising common resistors connected in series, the common resistive network being connected between the first terminal of an amplification means of a first latch memory and the supply voltage, the terminals different common resistors being respectively connected to the first terminals of the amplification means of at least some lock memories.
  • control means of the column control circuit further comprises latch memories respectively connected at the input of the individual control blocks and a chain of amplification means connected in series, all capable respectively of receiving input control signals and respectively outputting amplified control signals for controlling the latch memories, and said same common means comprise said amplification means chain; the input control signal of an amplification means current from the second is the output signal delivered by the preceding amplification means.
  • the column control circuit may be arranged to select said previously selected columns by group of columns, each group comprising at least one column, each group being selected at a time different from the deselection time of another group.
  • the second terminals of the two inverters of the individual control blocks of the same group can be connected together and connected to the second terminals of the two inverters of the individual blocks. controlling an adjacent group by a common resistor of the common resistive network.
  • the first terminals of the latch memory amplification means of one and the same group can be connected together and connected to the first terminals of the latch memory amplification means of an adjacent group by a common resistor. of the common resistive network.
  • the invention also proposes a plasma screen comprising a matrix plasma screen and a control device as defined above.
  • FIG. 1 very schematically represents a structure of a matrix plasma screen ECR formed of cells CELij (corresponding to pixels of the image), each cell CELij has two control electrodes respectively connected to a line Li and to a column Cj. Each cell has an equivalent capacity of the order of several tens of picofarads.
  • the control device of this screen comprises a line control circuit capable of sequentially selecting the rows of the matrix, and a column control circuit capable of selecting and optionally deselecting several previously selected columns.
  • circuits are generally integrated on a semiconductor chip.
  • VPP value typically of the order of 70 volts (to turn on or off a pixel depending on the mode of use chosen for the screen).
  • the duration of this edge is for example of the order of 100 nanoseconds when a column, or even a very small number of columns, is deselected.
  • the duration of the edge FD is reduced to reach for example the value of 40 nanoseconds. This then results in higher electromagnetic emissions that can disturb the neighboring components of the screen.
  • the invention provides a solution to this problem by deselecting non-simultaneously the columns previously selected and which must be deselected. This is illustrated in FIG. 3 by an embodiment of the invention.
  • step 30 it is assumed in step 30 that the line i has been selected and that, for this line, the columns j to j + k have also been selected (step 31).
  • This deselection then takes place non-simultaneously (step 33).
  • the problem solved by the invention arises only when it is appropriate, for a line considered, to deselect columns that were previously selected when selecting a previous line, which is not necessarily the line immediately preceding said line considered.
  • One way of deselecting the columns non-simultaneously is, as illustrated in FIG. 4, to mutually shift their deselection over time by introducing a delay between each column deselection.
  • the deselection of the column j + 2 is carried out at the step 330. Then, the column j + 3 deselected at the step 332 with a delay 331 with respect to the deselection of the column j + 2.
  • the column j + k-2 is deselected (step 337) with a delay 336 relative to the deselection of the column j + k-3.
  • FIGS. 5 and 6 schematically illustrate an embodiment of a control device according to the invention for carrying out the method according to the invention.
  • the line control circuit here comprises individual BCL1-BCLi line control blocks, of conventional structure and known per se, respectively connected to the lines of the matrix of the screen.
  • the column control circuit comprises individual control blocks BCC1-BCCj respectively connected to the columns C1-Cj of the screen.
  • the column control circuit also comprises, upstream of its individual control blocks, a shift register RAD, clocked by a clock signal CLK and receiving the binary data referenced DATA, and intended in particular to possibly deselect columns which have previously selected when selecting a previous row.
  • the outputs of the shift register RAD are connected to the inputs of a lock memory MV whose respective outputs are connected to the inputs of the individual control blocks BCC1-BCCj.
  • the lock memory MV is controlled by an activation signal STB and will output on its outputs MV1-MVj, the data present at the input of the lock memory MV.
  • Each individual control block BCCj comprises a control inverter IVj whose output S is connected to an intermediate block Bj generally composed of an inverter and a voltage booster.
  • the structure of such a block Bj is conventional and known per se.
  • the output of the block Bj is connected to a power stage BSj formed here of two NMOS transistors.
  • the gates of the NMOS transistors are respectively connected to two outputs of the block Bj.
  • the source of one of the NMOS transistors is connected to the voltage VPP (of the order of 70 volts) while the source of the other NMOS transistor is connected to ground.
  • the other two electrodes of the NMOS transistors are connected together to the corresponding column.
  • control inverter IVj comprises for example an NMOS transistor referenced T2 and a PMOS transistor referenced T1.
  • the transistor T1 is connected between the supply voltage VDD, for example 3 or 5 volts, and the output S while the gates of these two transistors T1 and T2 are connected to the corresponding output MVj of the lock memory MV.
  • a logic high level for example 5 volts, is applied to the gates of the two transistors T1 and T2, which has the effect of turning on the power transistor of the stage BSj power, connected to ground, and to block the other power transistor.
  • the capacity of the cell is discharged and the column voltage drops by the value VPP of the value 0.
  • the deselection control signals that is to say the data present at the outputs of the lock memory MV, are simultaneously delivered to the inverters IVj.
  • a first solution for mutually delaying the column deselecting signals, that is to say the appearance of the falling edges FD, consists in making inverters IVj whose P-type MOS transistors have width / length ratios (W / L) different from each other. Indeed, the W / L ratio of the P-type transistor determines in particular the current that can pass through this transistor, and thereby makes it possible to adjust the instant of appearance of the falling edge of the column voltage.
  • auxiliary resistive network comprising auxiliary resistors R connected in series.
  • the auxiliary resistive network is connected between the second terminal (here the source) of the transistor T2 of the inverter IV of a first control block and the ground.
  • the terminals of the different resistors are respectively connected to the sources of the transistors T2 of the different inverters IVj.
  • This preferred embodiment is particularly advantageous since it makes it possible to produce variable delays as a function of the number of deselected columns.
  • the delay introduced by an inverter IVj depends on the voltage drop in the auxiliary resistors R and these voltage drops depend on the number of outputs that switch, that is to say the number of deselected columns.
  • the greater the number of outputs that switch the greater the changeover time of the inverters.
  • the non-simultaneous deselection of the columns to be deselected can be carried out column by column or by groups of columns as illustrated in FIG. 8 and in FIG. 9.
  • step 33 of non-simultaneous deselection of the columns the columns j + 2 to j + 12 are deselected simultaneously (step 338) and that the columns j + 13 to j + 23 are deselected simultaneously (step 339) but with a delay compared with the simultaneous deselection of the columns j + 2 to j + 12.
  • the deselection of the columns j + k-12 to j + k-2 (step 340) is carried out simultaneously but with a delay with respect to the simultaneous deselection of the preceding group of columns.
  • FIG. 9 illustrates another embodiment of a control device according to the invention enabling non-simultaneous deselection by groups of columns.
  • FIG. 9 shows the auxiliary resistive network formed here of the auxiliary resistors R2, R3, Rn.
  • the individual control blocks form several groups, here the groups G1, G2, Gn. Each group is formed in this example of two individual control blocks, illustrated in Figure 9 by the two control inverters. All the first terminals of the inverters are connected to the supply voltage VDD.
  • All the second terminals of the inverters are connected to ground via the auxiliary resistive network.
  • the groups are mutually separated by an auxiliary resistor of the auxiliary resistive network.
  • the first group G1 formed of inverters IVI and IV2 is arranged in such a way that the second terminals of the inverters IV 1 and IV2 are connected together to a first terminal of the resistor R2.
  • the second group of inverters G2 formed of the inverters IV3 and IV4 is arranged such that the second terminals of these two inverters are connected together, as well as to the second terminal of the resistor and the first terminal of the resistor R3. which separates this second group G2 from the third group G3.
  • the resistance Rn separates the group Gn-1 from the group Gn formed of the inverters IVn-1 and IVn whose respective second terminals are connected together directly to the ground.
  • the invention has made it possible, by acting on the mutual offset of the falling edges of the tensions of the columns to deselect, to maintain an acceptable duration for these fronts, compatible with a permissible level of electromagnetic emission.
  • delay values of the order of 20 to 60 nanoseconds between the initiation of the different falling edges makes it possible to maintain an acceptable duration for these fronts.
  • each control block for example the control block BCC1, as illustrated in FIG.
  • the shift register RAD the lock memory MV and the part of the control block BCC1, which is located upstream of the power stage BS1, in particular comprises two NAND logic gates, respectively referenced NAND POC1 and NAND BLK1.
  • the first NAND logic gate POC1 has a first input adapted to receive a logic signal POC so as to be set to a high logic state and a second input connected to the corresponding output OUT _STB1 of the lock memory MV.
  • the second NAND logic gate BLK1 has a first input adapted to receive another logic signal BLK so as to be set to a high logic state, and a second input connected to the output OUT_POC of the NAND logic gate POC1.
  • the output OUT_BLK of the NAND gate BLK1 is connected to the power stage BS1 whose output OUT1 is connected to the column C1.
  • the NAND logic gate POCj with its first input set high (POC signal high), is functionally equivalent to the inverter IV j of FIGS. 5 and 6, although that the door NAND POCj comprises in fact two inverters.
  • NAND gate BLKj comprises two inverters
  • this logic gate with its first input set to the high logic state (signal BLK in the high state) is functionally equivalent to another inverter, called here second inverter, IV2j, formed complementary transistors T10 and T20.
  • FIGS. 12 et seq To describe embodiments and implementations making it possible to select and unselect columns non-simultaneously.
  • a low logic level for example 0 volts
  • a low logic level for example 0 volts
  • the deselection control signals, and the selection control signals that is to say the data present at the outputs of the lock memory MV, are simultaneously delivered to the inverters IVj.
  • One way of mutually shifting the onset of the falling edges of the column voltages and the rising edges of the column voltages is to use the embodiment illustrated in Figs. 13 and 14.
  • FIG. 13 shows the auxiliary resistive network formed by the resistors R20 and making it possible to mutually offset the falling edges of the column voltages that must be deselected.
  • auxiliary resistive network R20 In addition to this auxiliary resistive network R20, there are provided secondary means of delay comprising secondary resistors R10 connected in series.
  • the secondary resistive network is connected between the first terminal of the first inverter of a first control block BCCn (FIG. 14) and the supply voltage VDD. Moreover, the terminals of the different secondary resistors R10 are respectively connected to the first terminals of the inverters IVj of at least some of the individual control blocks BCCj.
  • the secondary resistive network formed by the resistors R10 thus allows non-simultaneous selection of previously deselected columns.
  • FIG. 13 and / or FIG. 14 makes it possible both to select some previously unselected columns, non-simultaneously, and to deselect certain other previously selected columns, and that of also non-simultaneous way.
  • auxiliary means of delay and the secondary means of delay are formed by the same means.
  • each control inverter IVj and IV2j has a first terminal connected to the supply voltage VDD and a second terminal connected to ground.
  • the common means then comprise a common resistive network comprising common resistors R30 connected in series.
  • the common resistive network is connected between the first terminal of each inverter of a first control block BCCn and the supply voltage.
  • the terminals of the various common resistors R30 are also respectively connected to the first terminals of the two inverters of at least some of the individual control blocks.
  • the delay on the rising edges is generated in the NAND logic gates POC while the delay on the falling edges is generated in the NAND logic gates BLK.
  • the common delay means are arranged at the level of the lock memories MV.
  • each latch memory is connected to the input of an individual control block, and more particularly to the input of the NAND logic gate POC which does not receive the POC signal.
  • amplification means or “buffers”
  • BUFFER STB referenced BUFFER STB, all of which are capable of receiving the same input control signal STB and respectively supplying amplified control signals for respectively controlling the memories. locks.
  • Each BUFFER STB amplification means has a first terminal connected to a supply voltage.
  • the common resistive network here comprises common resistors R40 connected in series.
  • the common resistive network is connected between the first terminal of an amplification means of a first latch memory and the supply voltage, for example the latch memory MV.
  • terminals of the various common resistors R40 are respectively connected to the first terminals of the BUFFER STB amplification means of at least some of the latches.
  • the delays on the falling and rising edges are generated in the signal amplification means STB.
  • the common delay means are also arranged at the level of the lock memories MV.
  • each latch memory is connected to the input of an individual control block, and more particularly to the input of the NAND logic gate POC which does not receive the POC signal.
  • the amplification means (or “buffers") referenced BUFFER STB form here a chain. More precisely, the first amplification means BUFFER STB1 of the string is able to receive the input control signal STB and to output a amplified control signal which serves as an input control signal for the second BUFFER STB2 amplification means of the chain. And the input control signal of an amplification means current from the second is the output signal delivered by the preceding amplification means. As in the previous embodiment of FIG. 17A, the amplified control signals control the latches respectively.
  • Each BUFFER STB amplification means has a first terminal connected to a supply voltage.
  • the common delay means are here formed by the chain of BUFFER STBi amplification means, and the delays on the falling and rising edges are generated in the signal amplification means STB.
  • FIGS. 18 and 19 make it possible to select and deselect the columns by group of columns, each group having in its figures two columns as an example, and each group being selected or deselected at a different time of the instant of deselection or selection of another group.
  • the group G1 comprises the columns 1 and 2 while the group Gn comprises the columns n-1 and n.
  • the power supply terminals of the two pairs of NAND POC and NAND BLK logic gates of each group are connected together and connected to the two pairs of an adjacent group by a common resistor R30 of the common resistive network.
  • FIG. 19 A similar arrangement is found in FIG. 19, but this time at the level of the arrangement of the column control circuit MV. More precisely, the supply terminals of the two BUFFER STB amplification means of a group are connected together and are connected to the two amplification means of an adjacent group by a common resistor R40 of the common resistive network.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Dram (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)
  • Physical Or Chemical Processes And Apparatus (AREA)

Abstract

La commande d'un écran à plasma matriciel comprend une sélection séquentielle de lignes de la matrice et pour une ligne sélectionnée, une désélection de plusieurs colonnes de la matrice précédemment sélectionnées lors de la sélection d'une ligne précédente. Afin d'éviter une raideur trop importante des fronts de descente des potentiels des colonnes, lesdites colonnes précédemment sélectionnées sont désélectionnées (33) de manière non simultanée.

Description

  • L'invention concerne les écrans à plasma, et plus particulièrement la commande des cellules d'un tel écran.
  • Un écran à plasma est un écran de type matriciel, formé de cellules disposées aux intersections de lignes et de colonnes. Une cellule comprend une cavité remplie d'un gaz rare, et au moins deux électrodes de commande. Pour créer un point lumineux sur l'écran en utilisant une cellule donnée, on sélectionne la cellule en appliquant une différence de potentiel entre ses électrodes de commande, puis on déclenche une ionisation du gaz de la cellule généralement au moyen d'une troisième électrode de commande. Cette ionisation s'accompagne d'une émission de rayons ultraviolets. La création du point lumineux est obtenue par excitation d'un matériau luminescent, rouge, vert ou bleu, par les rayons émis.
  • Classiquement, la commande d'un écran à plasma comporte essentiellement deux phases, à savoir une phase d'adressage dans laquelle on détermine les cellules (pixels) qui devront être allumées et celles qui devront être éteintes, ainsi qu'une phase d'affichage proprement dite dans laquelle on allume effectivement les cellules ayant été sélectionnées dans la phase d'adressage.
  • La phase d'adressage comporte une sélection séquentielle des lignes de la matrice. A titre d'exemple les lignes non-sélectionnées sont mises à un potentiel de repos, par exemple 150 volts, tandis qu'une ligne sélectionnée est amenée à un potentiel d'activation, par exemple 0 volt. Pour sélectionner des pixels choisis de la ligne sélectionnée, pixels qui devront être allumés dans la phase d'affichage, les colonnes correspondantes de la matrice sont par exemple amenées à un potentiel relativement élevé, par exemple 70 volts, par l'intermédiaire d'un étage de puissance comportant des transistors MOS de puissance. Les colonnes correspondant aux autres pixels de la ligne sélectionnée, qui ne devront pas être allumés, sont amenées au potentiel 0 volt. Ainsi, les cellules de la ligne activée, qui devront être allumées, voient un potentiel colonne-ligne égal à 70 volts tandis que les autres cellules de cette ligne, voient un potentiel colonne-ligne égal à 0 volt.
  • Cela étant il est également envisageable dans la phase d'adressage, moyennant l'application de potentiels différents sur les lignes de la matrice, d'appliquer un potentiel haut sur une colonne pour sélectionner un pixel qui devra être éteint, et d'appliquer un potentiel bas sur une colonne pour sélectionner un pixel qui devra être allumé.
  • La demande de brevet internationale WO 02/15163 donne un exemple du fonctionnement général d'un tel écran à plasma, et se focalise en particulier sur le problème de la sélection des colonnes lorsqu'une ligne a été sélectionnée. Plus précisément, ce document de l'art antérieur évoque et résout le problème du pic de courant traversant les transistors de puissance connectés à la ligne sélectionnée, lorsqu'un très grand nombre de colonnes sont sélectionnées simultanément (correspondant à un très grand nombre dé pixels qui devront être allumés).
  • Cela étant, les inventeurs ont identifié un autre problème dans la commande des cellules d'un écran à plasma, plus particulièrement lors de la désélection de colonnes ayant été précédemment sélectionnées, c'est à dire ayant un potentiel haut avant leur désélection.
  • Plus précisément, supposons que tous les pixels de la ligne i doivent être allumés (ou éteints selon le mode d'utilisation envisagé) et que tous les pixels de la ligne suivante i+1 ne doivent pas être allumés (ou ne doivent pas être éteints selon le mode d'utilisation envisagé). Dans ce cas, dans la phase d'adressage, lors de la sélection de la ligne i, toutes les colonnes de l'écran seront sélectionnées, c'est-à-dire que leur potentiel sera porté à un état haut (à 70 volts par exemple).
  • Puis, lorsque la ligne suivante, i+1, est activée, il faut désélectionner les colonnes, c'est-à-dire refaire tomber leur potentiel à un état bas (0 volt par exemple).
  • Ceci s'effectue en appliquant un signal logique à un inverseur de commande situé sur chacune des colonnes de façon à ce que l'un des transistors de puissance devienne passant pour autoriser la décharge de la capacité de la cellule considérée.
  • La tension de colonne passe alors de la valeur 70 volts à la valeur 0 en suivant un front de descente en un temps donné.
  • Généralement, lorsqu'une colonne, voire un petit nombre de colonnes est désélectionné, le temps de descente de la tension de colonne est typiquement de l'ordre de 100 nanosecondes.
  • Par contre, il a été observé que lorsqu'un très grand nombre de colonne sont désélectionnées, par exemple deux tiers des colonnes au moins de l'écran, les fronts de descente des tensions de colonnes respectives deviennent beaucoup plus raides, c'est-à-dire que le temps de descente devient plus faible, par exemple de l'ordre de 40 nanosecondes.
  • Et, ceci conduit à l'émission de perturbations électromagnétiques supplémentaires qui peuvent gêner le fonctionnement d'autres composants situés dans un voisinage proche.
  • L'invention vise à apporter une solution à ce problème.
  • Un but de l'invention est de limiter de façon très simple, cette émission électromagnétique liée à l'augmentation de la raideur des fronts des descentes et tensions de.colonnes.
  • Ainsi, selon un mode de mise en oeuvre de l'invention, il est proposé un procédé de commande d'un écran à plasma matriciel, comprenant une sélection séquentielle de lignes de la matrice et pour une ligne sélectionnée, une désélection de plusieurs colonnes de la matrice précédemment sélectionnées lors de la sélection d'une ligne précédente.
  • Il convient de noter ici que ladite ligne précédente peut être la ligne précédant immédiatement la ligne sélectionnée ou bien une ligne encore plus ancienne si par exemple aucune modification sur les colonnes n'a été effectuée entre cette ligne plus ancienne et ladite ligne sélectionnée.
  • Par ailleurs la sélection séquentielle est une sélection temporelle mais non nécessairement physique en ce sens que lon peut sélectionner séquentiellement les lignes selon leurs rangs consécutifs (on sélectionne par exemple la ligne n°1 puis la n°2, puis la n°3 etc..) ou non (on sélectionne par exemple la ligne n°1 puis la n°3, puis la n°7, etc...)
  • Enfin la sélection d'une colonne s'entend comme une colonne ayant un potentiel porté à état haut que ce soit pour allumer ou éteindre un pixel tandis que la désélection d'une colonne s'entend comme le passage de son potentiel de l'état haut à l'état bas que ce soit pour éteindre ou allumer un pixel.
  • Selon une caractéristique générale de ce mode de mise en oeuvre, lesdites colonnes précédemment sélectionnées sont désélectionnées de manière non simultanée.
  • En d'autres termes, les inventeurs ont observé de manière surprenante et inattendue qu'une action globale sur les instants de désélection, de façon à les rendre non-identiques, apportait une solution au problème de la raideur individuelle des fronts descendants, c'est-à-dire permettait de ne pas trop influer sur la durée individuelle de la chute de tension.
  • Selon un mode de mise en oeuvre de l'invention, la désélection d'une colonne comprend la délivrance sur ladite colonne d'un signal de désélection (la chute de la tension) en réponse à un signal de commande de désélection (typiquement l'application d'une tension de commande, par exemple 5 volts, sur un inverseur de commande). Et, la phase de désélection desdites colonnes précédemment sélectionnées comporte
    • la réception simultanée des signaux de commande de désélection destinés auxdites colonnes précédemment sélectionnées et devant être désélectionnées, et, en réponse à cette réception simultanée,
    • des délivrances non-simultanées de certains au moins des signaux de désélection.
  • Selon un mode de mise en oeuvre, les signaux de désélection délivrés de manière non-simultanée sont respectivement mutuellement retardés.
  • Bien qu'il soit possible d'envisager des retards fixes, les valeurs des retards sont avantageusement variables en fonction du nombre de colonnes désélectionnées.
  • Selon un mode de mise en oeuvre de l'invention, les colonnes peuvent être désélectionnées par groupes de colonnes, chaque groupe comportant au moins une colonne. Et, chaque groupe est désélectionné à un instant différent de l'instant de désélection d'un autre groupe.
  • De façon à résoudre également le problème du fort pic de courant dans la ligne d'alimentation lors de la sélection de colonnes précédemment désélectionnées, il est avantageusement prévu selon un mode de mise en oeuvre que le procédé comprenne en outre pour une ligne sélectionnée, une sélection de manière non simultanée de plusieurs colonnes de la matrice précédemment désélectionnées lors de la sélection d'une ligne précédente.
  • Là encore lesdites colonnes peuvent être sélectionnées par groupe de colonnes, chaque groupe comportant au moins une colonne, chaque groupe étant sélectionné à un instant différent de l'instant de sélection d'un autre groupe.
  • Selon un autre aspect de l'invention, il est proposé un dispositif de commande d'un écran à plasma matriciel comprenant un circuit de commande de lignes apte à sélectionner séquentiellement les lignes de la matrice et un circuit de commande de colonnes aptes à désélectionner plusieurs colonnes précédemment sélectionnées.
  • Selon une caractéristique générale de cet autre aspect de l' invention, le circuit de commande de colonnes est agencé de façon à désélectionner lesdites colonnes précédemment sélectionnées de manière non-simultanée.
  • Selon un mode de réalisation de l'invention, le circuit de commande de colonnes comprend des blocs individuels de commande respectivement connectés aux colonnes de la matrice. Chaque bloc individuel de commande est apte à recevoir un éventuel signal de commande de désélection et à délivrer en réponse un signal de désélection sur la colonne.
  • Le circuit de commande de colonnes comporte également un moyen de commande apte à délivrer simultanément des signaux de commande de désélection aux blocs individuels de commande des colonnes à désélectionner, et des moyens auxiliaires aptes en présence de cette délivrance simultanée des signaux de commande de désélection, à provoquer une délivrance non-simultanée de certains au moins des signaux de désélection.
  • Ces moyens auxiliaires peuvent comporter par exemple des moyens de retard, également désignés moyens de retard auxiliaires, aptes à respectivement mutuellement retarder certains au moins des signaux de désélection.
  • Selon un mode de réalisation de l'invention, chaque bloc de commande comporte un inverseur, également désigné premier inverseur, possédant une première borne connectée à une tension.d'alimentation, par exemple 3 ou 5 volts, et une deuxième borne. Les moyens auxiliaires comportent un réseau résistif, également désigné réseau résistif auxiliaire, comportant des résistances, également désignées résistances auxiliaires, connectées en série. Le réseau résistif auxiliaire est connecté entre la deuxième borne du premier inverseur d'un premier bloc de commande et la masse. Les bornes des différentes résistances auxiliaires sont respectivement connectées aux deuxièmes bornes des premiers inverseur de certains au moins des blocs individuels de commande.
  • Un tel mode de réalisation permet de rendre le retards variables en fonction du nombre de sorties effectivement désélectionnées.
  • Le circuit de commande de colonnes peut être également agencé de façon à désélectionner les colonnes précédemment sélectionnées par groupes de colonnes, chaque groupe comportant au moins une colonne, chaque groupe étant délésectionné à un instant différent de l'instant de désélection de l'autre groupe.
  • Plus précisément, selon un mode de réalisation de l'invention, les blocs individuels de commande des colonnes forment plusieurs groupes. Les deuxièmes bornes des premiers inverseurs des blocs individuels de commande d'un même groupe sont alors connectées ensemble et sont connectées aux deuxièmes bornes des premiers inverseurs des blocs individuels de commande d'un groupe adjacent par une résistance auxiliaire du réseau résistif auxiliaire.
  • Selon une variante de l'invention le circuit de commande de colonnes du dispositif est en outre apte à sélectionner de manière non simultanée plusieurs colonnes précédemment désélectionnées.
  • Ainsi selon cette variante de l'invention le même circuit de commande peut éventuellement sélectionner des colonnes de manière non simultanée et désélectionner des colonnes de manière non simultanée.
  • Selon un mode de réalisation chaque bloc individuel de commande est en outre apte à recevoir un éventuel signal de commande de sélection et à délivrer en réponse un signal d'activation sur la colonne. Le moyen de commande, par exemple un registre à décalage associé à des mémoires-verrrous, est en outre apte à délivrer simultanément des signaux de commande de sélection aux blocs individuels de commande des colonnes à sélectionner et le dispositif comprend en outre des moyens secondaires aptes en présence de cette délivrance simultanée des signaux de commande de sélection, à provoquer une délivrance non simultanée de certains au moins des signaux de sélection.
  • Les moyens secondaires comportent avantageusement des moyens secondaires de retard aptes à respectivement mutuellement retarder certains au moins des signaux de sélection.
  • Les moyens secondaires peuvent comporter un réseau résistif secondaire comportant des résistances secondaires connectées en série, le réseau résistif secondaire étant connecté entre la première borne du premier inverseur d'un premier bloc de commande et la tension d'alimentation, les bornes des différentes résistances secondaires étant respectivement connectées aux premières bornes des inverseurs de certains au moins des blocs individuels de commande.
  • Cela étant il est particulièrement avantageux que les moyens auxiliaires et les moyens secondaires soient formés par de mêmes moyens. En effet dans un tel mode de réalisation les mêmes moyens matériels peuvent être utilisés pour sélectionner ou désélectionner des colonnes de manière non simultanée.
  • Plus précisément et selon un exemple de réalisation utilisant des moyens communs, chaque bloc de commande comporte en outre un deuxième inverseur de commande connecté en série avec le premier inverseur de commande, chaque inverseur de commande possédant une première borne connectée à une tension d'alimentation et une deuxième borne connectée à la masse ; lesdits mêmes moyens comprennent alors un réseau résistif commun comportant des résistances communes connectées en série ; et le réseau résistif commun est connecté entre la première borne de chaque inverseur d'un premier bloc de commande et la tension d'alimentation, les bornes des différentes résistances communes étant respectivement connectées aux premières bornes des deux inverseurs de certains au moins des blocs individuels de commande.
  • Selon un autre exemple de réalisation utilisant des moyens communs, le moyen de commande du circuit de commande de colonnes comprend en outre des mémoires-verrous respectivement connectées en entrée des blocs individuels de commande et des moyens d'amplification aptes tous à recevoir un même signal de commande d'entrée et à délivrer respectivement des signaux de commande amplifiés pour commander respectivement les mémoires-verrous ; chaque moyen d'amplification possède une première borne reliée à une tension d'alimentation; lesdits mêmes moyens comprennent alors un réseau résistif commun comportant des résistances communes connectées en série, le réseau résistif commun étant connecté entre la première borne d'un moyen d'amplification d'une première mémoire-verrou et la tension d'alimentation, les bornes des différentes résistances communes étant respectivement connectées aux premières bornes des moyens d'amplification de certaines au moins des mémoires-verrous.
  • Selon encore un autre exemple de réalisation utilisant des moyens communs, le moyen de commande du circuit de commande de colonnes comprend en outre des mémoires-verrous respectivement connectées en entrée des blocs individuels de commande et une chaîne de moyens d'amplification connectés en série, aptes tous à recevoir respectivement des signaux de commande d'entrée et à délivrer respectivement des signaux de commande amplifiés pour commander respectivement les mémoires-verrous, et lesdits mêmes moyens communs comprennent ladite chaîne de moyens d'amplification; le signal de commande d'entrée d'un moyen d'amplification courant à partir du deuxième est le signal de sortie délivré par le moyen d'amplification précédent.
  • Le circuit de commande de colonnes peut être agencé de façon à sélectionner lesdites colonnes précédemment sélectionnées par groupe de colonnes, chaque groupe comportant au moins une colonne, chaque groupe étant sélectionné à un instant différent de l'instant de désélection d'un autre groupe.
  • Plus précisément et à titre d'exemple, lorsque les blocs individuels de commande forment plusieurs groupes, les deuxièmes bornes des deux inverseurs des blocs individuels de commande d'un même groupe peuvent être connectées ensemble et connectées aux deuxièmes bornes des deux inverseurs des blocs individuels de commande d'un groupe adjacent par une résistance commune du réseau résistif commun.
  • Selon un autre exemple possible, les premières bornes des moyens d'amplification des mémoires-verrous d'un même groupe peuvent être connectées ensemble et connectées aux premières bornes des moyens d'amplification des mémoires-verrous d'un groupe adjacent par une résistance commune du réseau résistif commun.
  • L'invention propose également un écran à plasma, comprenant un écran à plasma matriciel et un dispositif de commande tel que défini ci avant.
  • D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels :
    • la figure 1 est une illustration très schématique d'un écran matriciel selon un mode de réalisation de l'invention,
    • la figure 2 illustre un front de descente d'une tension colonne lors de la désélection d'une colonne,
    • la figure 3 est un organigramme illustrant les principales étapes d'un mode de mise en oeuvre de l'invention,
    • la figure 4 illustre plus en détails une partie de l'organigramme de la figure 3,
    • la figure 5 est une représentation plus détaillée d'un mode de réalisation d'un dispositif de commande selon l'invention,
    • la figure 6 illustre également de façon détaillée une partie d'un autre mode de réalisation d'un dispositif de commande selon l'invention,
    • la figure 7 illustre des décalages temporels des fronts de descente des différentes tensions de colonne des colonnes désélectionnées,
    • les figures 8 et 9 se rapportent respectivement à un autre mode de mise en oeuvre et à un autre mode de réalisation de l'invention,
    • les figures 10 et 11 illustrent un autre mode de réalisation de l'invention, et,
    • les figures 12 à 17A, 17B et 18 à 20 se rapportent à d'autres modes de mise en oeuvre et de réalisation de l'invention permettant en particulier des sélections et des désélections non-simultanées de colonnes.
  • La figure 1 représente très schématiquement une structure d'un écran à plasma matriciel ECR formé de cellules CELij (correspondant à des pixels de l'image) chaque cellule CELij a deux électrodes de commande respectivement reliées à une ligne Li et à une colonne Cj. Chaque cellule a une capacité équivalente de l'ordre de plusieurs dizaines de picofarads. Le dispositif de commande de cet écran comporte un circuit de commande de lignes apte à sélectionner séquentiellement les lignes de la matrice, et un circuit de commande de colonnes apte à sélectionner et à éventuellement désélectionner plusieurs colonnes précédemment sélectionnées.
  • Ces circuits sont généralement intégrés sur une puce semiconductrice.
  • Classiquement, lorsqu'une colonne a été sélectionnée, son potentiel est porté à une valeur élevée VPP, typiquement de l'ordre de 70 volts (pour allumer ou éteindre un pixel selon le mode d'utilisation choisi pour l'écran).
  • Lorsqu'une colonne doit être désélectionnée (pour éteindre ou allumer un pixel selon le mode d'utilisation choisi pour l'écran), il faut alors, comme illustré sur la figure 2, ramener la tension colonne de la valeur VPP à la valeur 0 volt, par exemple. Ceci s'effectue en appliquant un signal logique de commande sur le bloc individuel de commande qui, en réponse, fait chuter la tension colonne (ce qui correspond à une décharge de la capacité de la cellule) et se traduit par un front descendant FD que l'on désigne ici comme étant un signal de désélection de la colonne.
  • Typiquement, la durée de ce front est par exemple de l'ordre de 100 nanosecondes lorsqu'une colonne, voire un très petit nombre de colonnes, est désélectionné.
  • Par contre, lorsqu'un très grand nombre de colonnes doivent être désélectionnées, la durée du front FD se réduit pour atteindre par exemple la valeur de 40 nanosecondes. Ceci se traduit alors par des émissions électromagnétiques plus importantes qui peuvent perturber les composants voisins de l'écran.
  • L'invention apporte une solution à ce problème en désélectionnant de manière non-simultanée les colonnes précédemment sélectionnées et qui doivent être désélectionnées. Ceci est illustré sur la figure 3 par un mode de mise en oeuvre de l' invention.
  • Plus précisément, on suppose dans l'étape 30 que la ligne i a été sélectionnée et que, pour cette ligne, les colonnes j à j+k ont été également sélectionnées (étape 31).
  • Lors de la sélection de la ligne suivante, de rang i+1 (étape 32) les colonnes j+2 à j+k-2 doivent être désélectionnées.
  • Cette désélection s'effectue alors de façon non-simultanée (étape 33).
  • Bien évidemment, le problème ne se pose pas pour la première ligne de l'écran. En effet, si cette première ligne doit être éteinte (ou allumée selon le mode d'utilisation choisi), les colonnes correspondantes ne seront pas sélectionnées c'est à dire que leur potentiel restera à l'état bas.
  • Le problème résolu par l'invention ne se pose que lorsqu'il convient, pour une ligne considérée, de désélectionner des colonnes qui ont été précédemment sélectionnées lors de la sélection d'une ligne précédente, qui n'est pas forcément la ligne précédant immédiatement ladite ligne considérée.
  • Une façon de désélectionner de manière non-simultanée les colonnes consiste, comme illustré sur la figure 4, à mutuellement décaler dans le temps leur désélection en introduisant un retard entre chaque désélection de colonne.
  • Plus précisément, comme illustré sur la figure 4, la désélection de la colonne j+2 s'effectue à l'étape 330. Puis, la colonne j+3 désélectionnée à l'étape 332 avec un retard 331 par rapport à la désélection de la colonne j+2.
  • Il en est de même pour la désélection de la colonne j+4 (étape 334) par rapport à la désélection de le colonne j+3 en utilisant un retard 333.
  • Enfin, la colonne j+k-2 est désélectionnée (étape 337) avec un retard 336 par rapport à la désélection de la colonne j+k-3.
  • Les figures 5 et 6 illustrent schématiquement un mode de réalisation d'un dispositif de commande selon l'invention permettant une mise en oeuvre du procédé selon l'invention.
  • Le circuit de commande de lignes comporte ici des blocs individuels de commande ligne BCL1-BCLi, de structure classique et connue en soi, respectivement connectés sur les lignes de la matrice de l'écran.
  • Le circuit de commande de colonnes comporte des blocs individuels de commande BCC1-BCCj respectivement connectés sur les colonnes Cl-Cj de l'écran.
  • Le circuit de commande de colonnes comprend également, en amont de ses blocs individuels de commande, un registre à décalage RAD, cadencé par un signal d'horloge CLK et recevant les données binaires référencées DATA, et destinées notamment à éventuellement désélectionner des colonnes qui ont été précédemment sélectionnées lors de la sélection d'une ligne précédente.
  • Les sorties du registre à décalage RAD sont reliées aux entrées d'une mémoire-verrou MV dont les sorties respectives sont connectées aux entrées des blocs individuels de commande BCC1-BCCj.
  • La mémoire-verrou MV est commandée par un signal d'activation STB et va délivrer sur ses sorties MV1-MVj, les données présentes en entrée de la mémoire-verrou MV.
  • Chaque bloc individuel de commande BCCj comporte un inverseur de commande IVj dont la sortie S est reliée à un bloc intermédiaire Bj généralement composé d'un inverseur et d'un élévateur de tension. La structure d'un tel bloc Bj est classique et connue en soi.
  • La sortie du bloc Bj est reliée à un étage de puissance BSj formé ici de deux transistors NMOS. Les grilles des transistors NMOS sont connectées respectivement à deux sorties du bloc Bj. Par ailleurs, la source de l'un des transistors NMOS est reliée à la tension VPP (de l'ordre de 70 volts) tandis que la source de l'autre transistor NMOS est reliée à la masse.
  • Les deux autres électrodes des transistors NMOS sont reliées ensemble à la colonne correspondante.
  • Comme illustré sur la figure 6, l'inverseur de commande IVj comporte par exemple un transistor NMOS référencé T2 et un transistor PMOS référencé T1. Le transistor T1 est relié entre la tension d'alimentation VDD, par exemple 3 ou 5 volts, et la sortie S tandis que les grilles de ces deux transistors T1 et T2 sont reliées à la sortie correspondante MVj de la mémoire-verrou MV.
  • Ainsi, lorsqu'une colonne précédemment sélectionnée doit être désélectionnée, un niveau logique haut, par exemple 5 volts, est appliqué sur les grilles des deux transistors T1 et T2, ce qui a pour effet de rendre passant le transistor de puissance de l'étage de puissance BSj, relié à la masse, et de rendre bloqué l'autre transistor de puissance. De ce fait, la capacité de la cellule se décharge et la tension de colonne chute de la valeur VPP de la valeur 0.
  • En pratique, les signaux de commande de désélection, c'est-à-dire les données présentes aux sorties de la mémoire-verrou MV, sont délivrés simultanément aux inverseurs IVj. Une première solution pour mutuellement retarder le signaux de désélection de colonne, c'est-à-dire l'apparition des fronts descendants FD, consiste à réaliser des inverseurs IVj dont les transistors MOS de type P ont des rapports largeur/longueur (W/L) différents les uns des autres. En effet, le rapport W/L du transistor de type P détermine notamment le courant qui peut traverser ce transistor, et par là, permet d'ajuster l'instant d'apparition du front descendant de la tension colonne.
  • On obtient alors des profils de tension colonne tels qu'illustrées sur la figure 7 sur laquelle la tension VC2 de la colonne C2 chute la première suivie, après un retard Δ de la tension VC3 de la colonne C3, et ainsi de suite.
  • Une autre façon de décaler mutuellement l'apparition des fronts descendants des tensions de colonne consiste à utiliser le mode de réalisation illustré sur la figure 6.
  • Plus précisément, il est prévu ici un réseau résistif auxiliaire comportant des résistances auxiliaires R connectées en série. Le réseau résistif auxiliaire est connecté entre la deuxième borne (ici la source) du transistor T2 de l'inverseur IV d'un premier bloc de commande et la masse. Par ailleurs, les bornes des différentes résistances sont respectivement connectées aux sources des transistors T2 des différents inverseurs IVj.
  • Ce mode de réalisation préférentiel est particulièrement avantageux car il permet de réaliser des retards variables en fonction du nombre de colonnes désélectionnées.
  • En effet, le retard introduit par un inverseur IVj dépend de la chute de tension dans les résistances auxiliaires R et ces chutes de tension dépendent du nombre de sorties qui basculent, c'est-à-dire du nombre de colonnes désélectionnées. Ainsi, plus le nombre de sorties qui basculent est élevé, plus le temps de basculement des inverseurs est élevé.
  • La désélection non-simultanée des colonnes à désélectionner peut s'effectuer colonne par colonne ou bien par groupes de colonnes comme illustré sur la figure 8 et sur la figure 9.
  • Plus précisément, on peut envisager que dans l'étape 33 de désélection non-simultanée des colonnes (figure 8), les colonnes j+2 à j+12 soient désélectionnées simultanément (étape 338) et que les colonnes j+13 à j+23 soient désélectionnées simultanément (étape 339) mais avec un retard par rapport à la désélection simultanée des colonnes j+2 à j+12.
  • De même, la désélection des colonnes j+k-12 à j+k-2 (étape 340) s'effectue de façon simultanée mais avec un retard par rapport à la désélection simultanée du groupe de colonnes précédent.
  • La figure 9 illustre un autre mode de réalisation d'un dispositif de commande selon l'invention permettant une désélection non-simultanée par groupes de colonnes.
  • On retrouve sur cette figure 9 le réseau résistif auxiliaire formé ici des résistances auxiliaires R2, R3, Rn. Les blocs individuels de commande forment plusieurs groupes, ici les groupe G1, G2, Gn. Chaque groupe est formé dans cet exemple de deux blocs individuels de commande, illustré sur la figure 9 par les deux inverseurs de commande. Toutes les premières bornes des inverseurs sont reliées à la tension d'alimentation VDD.
  • Toutes les deuxièmes bornes des inverseurs sont reliées à la masse par l'intermédiaire du réseau résistif auxiliaire.
  • Et, les groupes sont mutuellement séparés par une résistance auxiliaire du réseau résistif auxiliaire.
  • Plus précisément, sur cet exemple, le premier groupe G1 formé des inverseurs IVI et IV2 est agencé de telle façon que les deuxièmes bornes des inverseurs IV 1 et IV2 sont reliées ensemble à une première borne de la résistance R2.
  • Le deuxième groupe d'inverseurs G2, formé des inverseurs IV3 et IV4 est agencé de telle façon que les deuxièmes bornes de ces deux inverseurs sont reliées ensemble, ainsi qu'à la deuxième borne de la résistance et à la première borne de la résistance R3 qui sépare ce deuxième groupe G2 du troisième groupe G3.
  • Enfin, la résistance Rn sépare le groupe Gn-1 du groupe Gn formé des inverseurs IVn-1 et IVn dont les deuxièmes bornes respectives sont reliées ensemble directement à la masse.
  • L'invention a permis en agissant sur le décalage mutuel des fronts de descente des tensions des colonnes à désélectionner à maintenir une durée acceptable pour ces fronts, compatible avec un niveau admissible d'émission électromagnétique.
  • A titre indicatif, des valeurs de retards de l'ordre de 20 à 60 nanosecondes entre les amorçage des différents fronts de descente, permet de maintenir une durée acceptable pour ces fronts.
  • Alors que sur la figure 5 et sur la figure 6, on n' a représenté qu'un seul inverseur IVj pour le bloc de commande BCCj, et un bloc intermédiaire Bj généralement composé d'un inverseur et d'un élévateur de tension, et connecté entre l'inverseur IVj et l'étage de puissance BSj, il est également possible de réaliser chaque bloc de commande, par exemple le bloc de commande BCC1, comme illustré sur la figure 10.
  • Plus précisément, on retrouve sur cette figure 10 le registre à décalage RAD, la mémoire verrou MV et la partie du bloc de commande BCC1, qui est située en amont de l'étage de puissance BS1, comporte en particulier deux portes logiques NON ET, respectivement référencées NAND POC1 et NAND BLK1.
  • La première porte logique NAND POC1 possède une première entrée apte à recevoir un signal logique POC de façon à être mise à un état logique haut et une deuxième entrée connectée à la sortie correspondante OUT _STB1 de la mémoire-verrou MV.
  • La deuxième porte logique NAND BLK1 possède une première entrée apte à recevoir un autre signal logique BLK de façon à être mise à un état logique haut, et une deuxième entrée connectée à la sortie OUT_POC de la porte logique NAND POC1.
  • La sortie OUT_BLK de la porte NAND BLK1 est connectée à l'étage de puissance BS1 dont la sortie OUT1 est reliée à la colonne C1.
  • En fait, comme illustré sur la figure 11, la porte logique NAND POCj, avec sa première entrée mise à l'état haut (signal POC à l'état haut) est fonctionnellement équivalente à l'inverseur IVj des figures 5 et 6, bien que la porte NAND POCj comporte en fait deux inverseurs.
  • De même, bien que la porte NAND BLKj comporte deux inverseurs, cette porte logique, avec sa première entrée mise à l'état logique haut (signal BLK à l'état haut) est fonctionnellement équivalente à un autre inverseur, appelé ici deuxième inverseur, IV2j, formé des transistors complémentaires T10 et T20.
  • Et, on retrouve sur la figure 10 le réseau résistif auxiliaire formé des résistances auxiliaires R telles que celles illustrées sur la figure 6.
  • On se réfère maintenant aux figures 12 et suivantes pour décrire des modes de réalisation et de mise en oeuvre permettant des sélections et des désélections de colonnes de manière non-simultanée.
  • Lorsqu'une colonne, précédemment désélectionnée, doit être sélectionnée (pour allumer ou éteindre un pixel selon le mode d'utilisation choisi pour l'écran), il faut alors amener la tension colonne de la valeur 0 volt à la valeur VPP par exemple. Ceci s'effectue en appliquant un signal logique de commande sur le bloc individuel de commande BCC, qui, en réponse, fait monter la tension colonne (ce qui correspond à une charge de la capacité de la cellule) et se traduit par un front montant que l'on désigne ici comme étant un signal de sélection de la colonne. De tels fronts montants sont illustrés sur la figure 12 sur laquelle, à titre d'exemple, on a sélectionné la colonne k+1 et la colonne k+j+1. Ainsi, la tension colonne VCk+1 et la tension colonne VCk+j+1 comportent un front montant.
  • Par ailleurs, sur cette figure 12, à titre d'exemple, les colonnes k, k+2 et k+j ont été désélectionnées comme le montrent les fronts descendants de leur tension de colonne correspondante.
  • Au niveau du bloc de commande BCC, lorsqu'une colonne précédemment désélectionnée doit être sélectionnée, un niveau logique bas, par exemple 0 volt, est appliqué sur les grilles des deux transistors T1 et T2 du premier inverseur IVj (figure 11), ce qui a pour effet de rendre passant le transistor de puissance de l'étage de puissance PSj, relié à la tension d'alimentation, et de rendre bloqué l'autre transistor de puissance. De ce fait, la capacité de la cellule se charge et la tension de colonne monte de la valeur 0 à la valeur VPP.
  • En pratique, les signaux de commande de désélection, et les signaux de commande de sélection, c'est-à-dire les données présentes aux sorties de la mémoire-verrou MV, sont délivrés simultanément aux inverseurs IVj. Une façon de décaler mutuellement l'apparition des fronts descendants des tensions de colonne et des fronts montants des tensions de colonne (comme illustré sur la figure 12) consiste à utiliser le mode de réalisation illustré sur les figures 13 et 14.
  • On retrouve sur la figure 13, le réseau résistif auxiliaire formé des résistances R20 et permettant de décaler mutuellement les fronts descendants des tensions de colonne qui doivent être désélectionnés.
  • Outre ce réseau résistif auxiliaire R20, il est prévu des moyens secondaires de retard comportant des résistances secondaires R10 connectées en série.
  • Le réseau résistif secondaire est connecté entre la première borne du premier inverseur d'un premier bloc de commande BCCn (figure 14) et la tension d'alimentation VDD. Par ailleurs, les bornes des différentes résistances secondaires R10 sont respectivement connectées aux premières bornes des inverseurs IVj de certains au moins des blocs individuels de commande BCCj.
  • Le réseau résistif secondaire formé des résistances R10 permet ainsi une sélection non-simultanée de colonnes précédemment désélectionnées.
  • Et, par conséquent, le mode de réalisation de la figure 13 et/ou de la figure 14, permet à la fois de sélectionner certaines colonnes précédemment désélectionnées, de manière non-simultanée, et de désélectionner certaines autres colonnes précédemment sélectionnées, et ce de manière également non-simultanée.
  • Il est particulièrement avantageux que les moyens auxiliaires de retard et les moyens secondaires de retard soient formés par de mêmes moyens.
  • C'est le cas par exemple sur les modes de réalisation illustrés sur les figures 15 et 16 d'une part et sur les figures 17A et 17B d'autre part.
  • En ce qui concerne le mode de réalisation illustré sur les figures 15 et 16, il fait intervenir les deux inverseurs IVj et IV2j respectivement incorporés dans les portes NAND POCj et NAND BLKj.
  • Plus précisément, chaque inverseur de commande IVj et IV2j possède une première borne connectée à la tension d'alimentation VDD et une deuxième borne connectée à la masse.
  • Les moyens communs comprennent alors un réseau résistif commun comportant des résistances communes R30 connectées en série.
  • Le réseau résistif commun est connecté entre la première borne de chaque inverseur d'un premier bloc de commande BCCn et la tension d'alimentation.
  • Les bornes des différentes résistances communes R30 sont par ailleurs respectivement connectées aux premières bornes des deux inverseurs de certains au moins des blocs individuels de commande.
  • Ainsi, dans ce mode de réalisation, le retard sur les fronts montants est généré dans les portes logiques NAND POC tandis que le retard sur les fronts descendants est généré dans les portes logiques NAND BLK.
  • Sur le mode de réalisation de la figure 17A, les moyens communs de retard sont disposés au niveau des mémoires-verrous MV.
  • Plus précisément, chaque mémoire-verrou est connectée en entrée d'un bloc individuel de commande, et plus particulièrement à l'entrée de la porte logique NAND POC qui ne reçoit pas le signal POC. Il est par ailleurs prévu des moyens d'amplification (ou « buffers ») référencés BUFFER STB et qui sont tous aptes à recevoir un même signal de commande d'entrée STB et à délivrer respectivement des signaux de commande amplifiés pour commander respectivement les mémoires-verrous.
  • Chaque moyen d'amplification BUFFER STB possède une première borne reliée à une tension d'alimentation.
  • Et, le réseau résistif commun comporte ici des résistances communes R40 connectées en série. Le réseau résistif commun est connecté entre la première borne d'un moyen d'amplification d'une première mémoire-verrou et la tension d'alimentation, par exemple la mémoire-verrou MV.
  • Par ailleurs, les bornes des différentes résistances communes R40 sont respectivement connectées aux premières bornes des moyens d'amplification BUFFER STB de certaines au moins des mémoires-verrous.
  • Dans ce mode de réalisation, les retards sur les fronts descendant et montant sont générés dans les moyens d'amplification du signal STB.
  • Comme pour le mode de réalisation illustré sur la figure 16, il est seulement nécessaire d'avoir une seule résistance par étage.
  • Sur le mode de réalisation de la figure 17B, les moyens communs de retard sont également disposés au niveau des mémoires-verrous MV.
  • Plus précisément, là encore, chaque mémoire-verrou est connectée en entrée d'un bloc individuel de commande, et plus particulièrement à l'entrée de la porte logique NAND POC qui ne reçoit pas le signal POC. Les moyens d'amplification (ou « buffers ») référencés BUFFER STB forment ici une chaîne. Plus précisément le premier moyen d'amplification BUFFER STB1 de la chaîne est apte à recevoir le signal de commande d'entrée STB et à délivrer en sortie un signal de commande amplifié qui fait office de signal de commande d'entrée pour le deuxième moyen d'amplification BUFFER STB2 de la chaîne. Et le signal de commande d'entrée d'un moyen d'amplification courant à partir du deuxième est le signal de sortie délivré par le moyen d'amplification précédent. Comme dans le mode de réalisation précédent de la figure 17A, les signaux de commande amplifiés commandent respectivement les mémoires-verrous.
  • Chaque moyen d'amplification BUFFER STB possède une première borne reliée à une tension d'alimentation.
  • Les moyens communs de retard sont formés ici par la chaîne des moyens d'amplification BUFFER STBi, et les retards sur les fronts descendant et montant sont générés dans les moyens d'amplification du signal STB.
  • Les modes de réalisation illustrés sur les figures 18 et 19 permettent de sélectionner et de désélectionner les colonnes par groupes de colonnes, chaque groupe comportant sur ses figures deux colonnes à titre d'exemple, et chaque groupe étant sélectionné ou désélectionné à un instant différent de l'instant de désélection ou de sélection d'un autre groupe.
  • Plus précisément, sur le mode de réalisation de la figure 18, le groupe G1 comporte les colonnes 1 et 2 tandis que le groupe Gn comporte les colonnes n-1 et n. Et, les bornes d'alimentation des deux paires de portes logiques NAND POC et NAND BLK de chaque groupe sont reliées ensemble et reliées aux deux paires d'un groupe adjacent par une résistance commune R30 du réseau résistif commun.
  • On retrouve un montage analogue sur la figure 19, mais cette fois-ci au niveau de l'agencement du circuit de commande de colonne MV. Plus précisément, les bornes d'alimentation des deux moyens d'amplification BUFFER STB d'un groupe sont reliées ensemble et sont reliées aux deux moyens d'amplification d'un groupe adjacent par une résistance commune R40 du réseau résistif commun.
  • L'invention n'est pas limitée aux modes de réalisation et de mise en oeuvre qui viennent d'être décrits mais en embrassent toutes les variantes.
  • Ainsi, précédemment, tous les fronts, qu' ils soient descendants ou montants ont été présentés comme des transitions de 0 volt à une tension fixée ou inversement. Bien entendu, il est également possible que ces transitions soient réalisées en plusieurs étapes, par exemple de zéro à VPP/2 puis de VPP/2 à VPP, et inversement, comme illustré sur la figure 20. Sur la partie gauche de cette figure on a représenté des fronts montants mutuellement retardés et réalisés en deux paliers tandis que sur la partie droite de la figure 20 on a représenté des fronts descendants mutuellement retardés et également réalisés avec deux paliers.

Claims (27)

  1. Procédé de commande d'un écran à plasma matriciel, comprenant une sélection séquentielle de lignes de la matrice et pour une ligne sélectionnée, une désélection de plusieurs colonnes de la matrice précédemment sélectionnées lors de la sélection d'une ligne précédente, caractérisé par le fait que lesdites colonnes précédemment sélectionnées sont désélectionnées (33) de manière non simultanée.
  2. Procédé selon la revendication 1, caractérisé par le fait que la désélection d'une colonne comprend la délivrance sur ladite colonne d'un signal de désélection (FD) en réponse à un signal de commande de désélection, par le fait que la phase de désélection desdites colonnes précédemment sélectionnées comporte la réception simultanée des signaux de commande de désélection destinés aux dites colonnes précédemment sélectionnées, et en réponse à cette réception simultanée, des délivrances non simultanées de certains au moins des signaux de désélection.
  3. Procédé selon la revendication 2, caractérisé par le fait que les signaux de désélection (FD) délivrés de manière non simultanée sont respectivement mutuellement retardés (Δ).
  4. Procédé selon la revendication 3, caractérisé par le fait que les valeurs des retards sont variables en fonction du nombre de colonnes désélectionnées.
  5. Procédé selon l'une des revendications précédentes, caractérisé par le fait que lesdites colonnes sont désélectionnées (338, 339, 340) par groupe de colonnes, chaque groupe comportant au moins une colonne, chaque groupe étant désélectionné à un instant différent de l'instant de désélection d'un autre groupe.
  6. Procédé selon l'une des revendications précédentes, comprenant en outre pour une ligne sélectionnée, une sélection de manière non simultanée de plusieurs colonnes de la matrice précédemment désélectionnées lors de la sélection d'une ligne précédente.
  7. Procédé selon la revendication 6, dans lequel lesdites colonnes sont sélectionnées (338, 339, 340) par groupe de colonnes, chaque groupe comportant au moins une colonne, chaque groupe étant sélectionné à un instant différent de l'instant de sélection d'un autre groupe.
  8. Dispositif de commande d'un écran à plasma matriciel, comprenant un circuit de commande de lignes (BCL1-BCLi) apte à sélectionner séquentiellement les lignes de la matrice et un circuit de commande de colonnes apte à désélectionner plusieurs colonnes précédemment sélectionnées, caractérisé par le fait que le circuit de commande de colonnes (RAD, MV, BCC1-BCCj) est agencé de façon à désélectionner lesdites colonnes précédemment sélectionnées de manière non simultanée.
  9. Dispositif selon la revendication 8, caractérisé par le fait que le circuit de commande de colonnes comprend des bloc individuels de commande (BCC1-BCCj) respectivement connectés aux colonnes de la matrice, chaque bloc individuel de commande étant apte à recevoir un éventuel signal de commande de désélection et à délivrer en réponse un signal de désactivation (FD) sur la colonne, un moyen de commande (RAD, MV) apte à délivrer simultanément des signaux de commande de désélection aux blocs individuels de commande des colonnes à désélectionner, et des moyens auxiliaires (R) aptes en présence de cette délivrance simultanée des signaux de commande de désélection (DATA), à provoquer une délivrance non simultanée de certains au moins des signaux de désélection.
  10. Dispositif selon la revendication 9, caractérisé par le fait que les moyens auxiliaires comportent des moyens auxiliaires de retard (R) aptes à respectivement mutuellement retarder certains au moins des signaux de désélection.
  11. Dispositif selon la revendication 9 ou 10, caractérisé par le fait que chaque bloc de commande (BCCj) comporte un premier inverseur de commande (IVj)possédant une première borne connectée à une tension d'alimentation (VDD), et une deuxième borne, par le fait que les moyens auxiliaires comportent un réseau résistif auxiliaire comportant des résistances auxiliaires (R) connectées en série, le réseau résistif auxiliaire étant connecté entre la deuxième borne du premier inverseur d'un premier bloc de commande et la masse, les bornes des différentes résistances auxiliaires étant respectivement connectées aux deuxièmes bornes des premiers inverseurs de certains au moins des blocs individuels de commande.
  12. Dispositif selon la revendication 11, dans lequel chaque bloc de commande comporte une première porte logique NON ET (NAND POC) possédant une première entrée apte à être mise à un état logique haut et une deuxième entrée connectée au moyen de commande (MV), cette première porte logique NON ET avec sa première entrée mise à l'état logique haut étant fonctionnellement équivalente audit premier inverseur.
  13. Dispositif selon l'une des revendications 8 à 12, caractérisé par le fait que le circuit de commande de colonnes est agencé de façon à désélectionner lesdites colonnes précédemment sélectionnées par groupe de colonnes (G1-Gn), chaque groupe comportant au moins une colonne, chaque groupe étant désélectionné à un instant différent de l'instant de désélection d'un autre groupe.
  14. Dispositif selon la revendications 13 et l'une des revendications 11 ou 12, caractérisé par le fait que les blocs individuels de commande forment plusieurs groupes (G1-Gn), les deuxièmes bornes des premiers inverseurs des blocs individuels de commande d'un même groupe étant connectées ensemble et connectées aux deuxièmes bornes des premiers inverseurs des blocs individuels de commande d'un groupe adjacent par une résistance auxiliaire (R) du réseau résistif auxiliaire.
  15. Dispositif selon l'une des revendications 8 à 14, dans lequel le même circuit de commande de colonnes (RAD, MV, BCC1-BCCj) est en outre apte à sélectionner de manière non simultanée plusieurs colonnes précédemment désélectionnées.
  16. Dispositif selon les revendications 9 et 15, dans lequel chaque bloc individuel de commande est en outre apte à recevoir un éventuel signal de commande de sélection et à délivrer en réponse un signal d'activation sur la colonne, dans lequel le moyen de commande (RAD, MV) est en outre apte à délivrer simultanément des signaux de commande de sélection aux blocs individuels de commande des colonnes à sélectionner, le dispositif comprenant en outre des moyen s secondaires (R10 ; R30 ; R40) aptes en présence de cette délivrance simultanée des signaux de commande de sélection (DATA), à provoquer une délivrance non simultanée de certains au moins des signaux de sélection.
  17. Dispositif selon la revendication 16, dans lequel les moyens secondaires comportent des moyens secondaires de retard (R10 ; R30 ; R40) aptes à respectivement mutuellement retarder certains au moins des signaux de sélection.
  18. Dispositif selon la revendication 16 ou 17, dans lequel les moyens secondaires comportent un réseau résistif secondaire comportant des résistances secondaires (R10) connectées en série, le réseau résistif secondaire étant connecté entre la première borne du premier inverseur d'un premier bloc de commande et la tension d'alimentation, les bornes des différentes résistances secondaires étant respectivement connectées aux premières bornes des inverseurs de certains au moins des blocs individuels de commande.
  19. Dispositif selon l'une des revendications 16 ou 17, dans lequel les moyens auxiliaires et les moyens secondaires sont formés par de mêmes moyens (R30 ; R40).
  20. Dispositif selon la revendication 19, dans lequel chaque bloc de commande (BCCj) comporte en outre un deuxième inverseur de commande connecté en série avec le premier inverseur de commande (IVj), chaque inverseur de commande possédant une première borne connectée à une tension d'alimentation (VDD), et une deuxième borne connectée à la masse, dans lequel lesdits mêmes moyens comprennent un réseau résistif commun comportant des résistances communes (R30) connectées en série, le réseau résistif commun étant connecté entre la première borne de chaque inverseur d'un premier bloc de commande (BCCn) et la tension d'alimentation, les bornes des différentes résistances communes étant respectivement connectées aux premières bornes des deux inverseurs de certains au moins des blocs individuels de commande.
  21. Dispositif selon la revendication 19, dans lequel le moyen de commande du circuit de commande de colonnes comprend en outre des mémoires-verrous respectivement connectées en entrée des blocs individuels de commande et des moyens d'amplification aptes tous à recevoir un même signal de commande d'entrée et à délivrer respectivement des signaux de commande amplifiés pour commander respectivement les mémoires-verrous, chaque moyen d'amplification possédant une première borne reliée à une tension d'alimentation, et lesdits mêmes moyens comprennent un réseau résistif commun comportant des résistances communes (R40) connectées en série, le réseau résistif commun étant connecté entre la première borne d'un moyen d'amplification (BUFFER STBn) d'une première mémoire-verrou et la tension d'alimentation, les bornes des différentes résistances communes étant respectivement connectées aux premières bornes des moyens d'amplification de certaines au moins des mémoires-verrous.
  22. Dispositif selon la revendication 19, dans lequel le moyen de commande du circuit de commande de colonnes comprend en outre des mémoires-verrous respectivement connectées en entrée des blocs individuels de commande et une chaîne de moyens d'amplification connectés en série (BUFFER STBi), aptes tous à recevoir respectivement des signaux de commande d'entrée et à délivrer respectivement des signaux de commande amplifiés pour commander respectivement les mémoires-verrous, et lesdits mêmes moyens comprennent ladite chaîne de moyens d'amplification (BUFFER STBi), le signal de commande d'entrée d'un moyen d'amplification courant (BUFFER STBi) à partir du deuxième est le signal de sortie délivré par le moyen d'amplification précédent (BUFFER STBi-1).
  23. Dispositif selon la revendication 12 et l'une des revendications 20, 21 ou 22, dans lequel chaque bloc de commande comporte en outre une deuxième porte logique NON ET (NAND BLK) possédant une première entrée apte à être mise à un état logique haut et une deuxième entrée connectée à la sortie de la première porte logique NON ET, cette deuxième porte logique NON ET avec sa première entrée mise à l'état logique haut étant fonctionnellement équivalente audit deuxième inverseur.
  24. Dispositif selon l'une des revendications 15 à 23 , dans lequel le circuit de commande de colonnes est agencé de façon à sélectionner lesdites colonnes précédemment sélectionnées par groupe de colonnes (G1-Gn), chaque groupe comportant au moins une colonne, chaque groupe étant sélectionné à un instant différent de l'instant de désélection d'un autre groupe.
  25. Dispositif selon les revendications 20 et 24 ou les revendications 20, 23 et 24, dans lequel les blocs individuels de commande forment plusieurs groupes (G1-Gn), les deuxièmes bornes des deux inverseurs des blocs individuels de commande d'un même groupe étant connectées ensemble et connectées aux deuxièmes bornes des deux inverseurs des blocs individuels de commande d'un groupe adjacent par une résistance commune (R30) du réseau résistif commun.
  26. Dispositif selon les revendications 21 et 24 ou les revendications 21, 23 et 24, dans lequel les blocs individuels de commande forment plusieurs groupes (G1-Gn), les premières bornes des moyens d'amplification des mémoires-verrous d'un même groupe étant connectées ensemble et connectées aux premières bornes des moyens d'amplification des mémoires-verrous d'un groupe adjacent par une résistance commune (R40) du réseau résistif commun.
  27. Ecran à plasma, comprenant un écran à plasma matriciel et un dispositif de commande selon l'une des revendications 8 à 26.
EP05292638A 2004-12-23 2005-12-12 Procédé et dispositif de commande d'un écran à plasma matriciel Withdrawn EP1677281A3 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0413846A FR2880174A1 (fr) 2004-12-23 2004-12-23 Procede et dispositif de commande d'un ecran a plasma matriciel
FR0508735A FR2880175A1 (fr) 2004-12-23 2005-08-25 Procede et dispositif de commande d'un ecran a plasma matriciel

Publications (2)

Publication Number Publication Date
EP1677281A2 true EP1677281A2 (fr) 2006-07-05
EP1677281A3 EP1677281A3 (fr) 2006-09-20

Family

ID=36177801

Family Applications (1)

Application Number Title Priority Date Filing Date
EP05292638A Withdrawn EP1677281A3 (fr) 2004-12-23 2005-12-12 Procédé et dispositif de commande d'un écran à plasma matriciel

Country Status (4)

Country Link
US (1) US20060139244A1 (fr)
EP (1) EP1677281A3 (fr)
JP (1) JP2006178464A (fr)
FR (1) FR2880175A1 (fr)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015163A1 (fr) 2000-08-11 2002-02-21 Stmicroelectronics S.A. Procede et circuit de commande d'un ecran a plasma

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040827A (en) * 1996-07-11 2000-03-21 Hitachi, Ltd. Driver circuit, driver integrated circuit, and display device and electronic device using the driver circuit and driver integrated circuit
JP3585749B2 (ja) * 1998-11-20 2004-11-04 シャープ株式会社 半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュール
JP3426520B2 (ja) * 1998-12-08 2003-07-14 富士通株式会社 表示パネルの駆動方法及び表示装置
JP3708754B2 (ja) * 1999-06-01 2005-10-19 パイオニア株式会社 プラズマディスプレイパネルの駆動装置
JP2001272948A (ja) * 2000-03-23 2001-10-05 Nec Corp プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JP4695770B2 (ja) * 2001-03-28 2011-06-08 パナソニック株式会社 プラズマディスプレイ装置
WO2004074913A2 (fr) * 2003-02-19 2004-09-02 Bioarray Solutions Ltd. Electrode configurable de facon dynamique formee de pixels

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015163A1 (fr) 2000-08-11 2002-02-21 Stmicroelectronics S.A. Procede et circuit de commande d'un ecran a plasma

Also Published As

Publication number Publication date
EP1677281A3 (fr) 2006-09-20
JP2006178464A (ja) 2006-07-06
US20060139244A1 (en) 2006-06-29
FR2880175A1 (fr) 2006-06-30

Similar Documents

Publication Publication Date Title
EP1898426A2 (fr) Mémoire à changement de phase effacable et programmable au moyen d' un décodeur de ligne
EP0474534B1 (fr) Circuit à constante de temps réglable et application à un circuit à retard réglable
FR2705817A1 (fr) Appareil d'alimentation électrique pour unité d'affichage à plasma et procédés associés.
EP1361583A1 (fr) Procédé de programmation de cellules mémoire par claquage d'éléments antifusible
FR2763735A1 (fr) Etage de sortie de puissance pour la commande de cellules d'ecran a plasma
TWI255461B (en) Semiconductor memory apparatus and activation signal generation method for sense amplifier
EP1630814A1 (fr) Procédé de lecture de cellules mémoire programmables et effacables électriquement, à précharge anticipée de lignes de bit
FR2714211A1 (fr) Dispositif du type à émission de champ.
FR2880175A1 (fr) Procede et dispositif de commande d'un ecran a plasma matriciel
FR2880174A1 (fr) Procede et dispositif de commande d'un ecran a plasma matriciel
EP0678875B1 (fr) Procédé d'effacement d'une mémoire et circuits de mise en oeuvre
EP1755222B1 (fr) Cellule logique à deux sorties redondantes isolées, et circuit intégré correspondant
EP1862999A2 (fr) Commande d'un écran plasma
EP1486987A1 (fr) Memoire flash comprenant des moyens de contrôle et de rafraíchissement de cellules mémoire dans l'état effacé
EP1307874B1 (fr) Procede et circuit de commande d'un ecran a plasma
EP0513325A1 (fr) Generateur a largeur d'impulsion variable comprenant un vernier temporel
EP0951711A1 (fr) Procede de commande d'adressage d'un panneau a plasma de type alternatif
EP1131810B1 (fr) Procede d'adressage pour ecran a plasma base sur un adressage separe des lignes paires et impaires
WO2002041292A1 (fr) Circuit de commande d'un ecran a plasma
EP0793212B1 (fr) Procédé de commande d'un écran de visualisation d'image affichant des demi-teintes, et dispositif de visualisation mettant en oeuvre le procédé
EP0954865A1 (fr) Procede de programmation d'une memoire de type eprom-flash
EP1089290B1 (fr) Registre de colonnes, mémoire l'incorporant et procédé d'écriture dans une telle mémoire
FR2860634A1 (fr) Dispositif de commande d'un panneau d'affichage au plasma
FR2903524A1 (fr) Dispositif de memoire avec commande programmable de l'activation des amplificateurs de lecture.
FR2745411A1 (fr) Procede de commande d'un ecran de visualisation d'image utilisant le principe de la modulation de duree d'emission de lumiere, et dispositif de visualisation mettant en oeuvre le procede

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LI LT LU LV MC NL PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA HR MK YU

RIN1 Information on inventor provided before grant (corrected)

Inventor name: TROUSSEL, GILLES

Inventor name: PERMEZEL, JEAN-MARIE

Inventor name: BEZAL, JEAN-RAPHAEL

PUAL Search report despatched

Free format text: ORIGINAL CODE: 0009013

AK Designated contracting states

Kind code of ref document: A3

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LI LT LU LV MC NL PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA HR MK YU

RIN1 Information on inventor provided before grant (corrected)

Inventor name: TROUSSEL, GILLES

Inventor name: PERMEZEL, JEAN-MARIE

Inventor name: BEZAL, JEAN-RAPHAEL

17P Request for examination filed

Effective date: 20070301

17Q First examination report despatched

Effective date: 20070329

AKX Designation fees paid

Designated state(s): DE FR GB IT

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20070809