EP1614158A2 - Multichip module comprising a plurality of semiconductor chips and printed circuit board comprising a plurality of components - Google Patents

Multichip module comprising a plurality of semiconductor chips and printed circuit board comprising a plurality of components

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Publication number
EP1614158A2
EP1614158A2 EP04726437A EP04726437A EP1614158A2 EP 1614158 A2 EP1614158 A2 EP 1614158A2 EP 04726437 A EP04726437 A EP 04726437A EP 04726437 A EP04726437 A EP 04726437A EP 1614158 A2 EP1614158 A2 EP 1614158A2
Authority
EP
European Patent Office
Prior art keywords
semiconductor chips
semiconductor chip
insulation layer
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04726437A
Other languages
German (de)
French (fr)
Inventor
Georg Meyer-Berg
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1614158A2 publication Critical patent/EP1614158A2/en
Withdrawn legal-status Critical Current

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Definitions

  • Multichip module with several semiconductor chips and printed circuit board with several components
  • the invention relates to a multichip module with several semiconductor chips and a printed circuit board with several components.
  • Electronic components are known in which a plurality of semiconductor chips are arranged next to one another on a carrier substrate. These semiconductor chips have contact areas, from which wirings originate both for connecting the semiconductor chips to one another and for connecting to external contacts of the carrier substrate.
  • the wiring of the semiconductor chips to each other is often very complex and very cost-intensive.
  • the invention relates to a multichip module with at least two semiconductor chips arranged in one plane on or in a carrier medium.
  • the semiconductor chips each have at least one integrated circuit.
  • at least one second semiconductor chip is designed in relation to a first semiconductor chip in such a way that the active semiconductor side arranged contact surfaces are at least partially mirror-symmetrical to the contact surfaces of the first semiconductor chip, mirror symmetry is understood to mean the reflection on a mirror plane arranged perpendicular to the active top of the semiconductor chip.
  • second semiconductor chips are referred to in the following, this means in principle those semiconductor chips whose contact areas are each mirror-symmetrical to the contact areas of a first semiconductor chip.
  • First semiconductor chips are understood to mean the non-mirrored semiconductor chips.
  • At least one first and at least one second semiconductor chip are arranged side by side and / or one behind the other in the multichip module in such a way that their respective at least partially matching arrangement of. Edges having contact surfaces lie opposite one another. Directly opposite contact areas are connected to each other by first wiring. Second wiring runs from the outer edges of the semiconductor chips, to which no further semiconductor chips are connected directly, to external contacts of the multic ip module, which are arranged in particular on an upper side of the carrier medium.
  • first semiconductor chips and second semiconductor chips which have a mirror-symmetrical arrangement of contact areas with respect to the contact areas of the first semiconductor chip are arranged alternately side by side and / or one behind the other.
  • the opposite ones Edges of the semiconductor chips always have matching arrangements of contact areas. This results in a significantly reduced wiring effort compared to multichip modules that use only one variant of semiconductor chips.
  • the invention is based on the knowledge that opposite edges of semiconductor chips can only have the same arrangement of contact areas if the contact areas of the first of the opposing semiconductor chips are mirror images of the contact areas of the second semiconductor chip.
  • the individual semiconductor chips are short and effectively wired to one another, long and intersecting line routings and the need to provide vias being completely avoided. This is particularly advantageous for long buses. Bus is understood to mean a large number of lines.
  • multichip modules according to the invention can be implemented using all conceivable chip-to-chip connection types.
  • the arrangement of semiconductor chips according to the invention can also be advantageously implemented with conventional printed circuit boards and housed components or chips arranged thereon.
  • the number of first and second semiconductor chips is the same in each case.
  • the first and the second semiconductor chips are alternately side by side and / or one behind the other Level arranged on or in the carrier medium and can form a substantially checkerboard-like pattern.
  • This essentially checkerboard-like pattern does not have to be rectangular or square, but can also have an irregular outer edge profile. It is sufficient that exactly one version of first semiconductor chips and exactly another version of second semiconductor chips are used.
  • a checkerboard-like pattern of first and second semiconductor chips can optionally be easily achieved by rotating the semiconductor chips.
  • the contact areas for external communication should preferably be arranged on these outer edges, while the other edges of the semiconductor chips are best provided with contact areas for internal communication. This difficulty does not arise with ball grid arrays or BGAs, because here the external contacts can be on the inside and the internal contacts on the outside.
  • the contact areas of the second semiconductor chips are at least partially or even completely mirror-inverted with respect to the first semiconductor chips.
  • This results in a particularly simple and inexpensive manufacture of the semiconductor chips since the intermediate masks or reticles used in the manufacture of the semiconductor chips can be used for both versions of the half conductor chips can be used or easily adapted so that they can be used to produce both second and first semiconductor chips in a matching number.
  • First and second semiconductor chips can be produced inexpensively with a single set of masks.
  • the supply lines and / or the ground lines of the semiconductor chips can also be arranged with mirror invariance.
  • wirebonds so-called downbonds, can be provided on the carrier substrate, for example in the spaces between the individual semiconductor chips of the multichip module.
  • the multichip module is implemented using bonding technology.
  • the carrier medium is designed as a circuit substrate which has contact connection surfaces on its first upper side, which are connected in particular via bushings to external contacts arranged on the second upper side of the circuit substrate.
  • the semiconductor chips are applied with their passive rear sides to the first upper side of the circuit substrate, in particular glued on by means of a conductive adhesive;
  • the first wirings are designed as first bond connections.
  • Parts of the second wirings are formed by second bond connections which connect the contact areas to the contact connection areas.
  • the entire multichip module is in a plastic mass, particularly encased in an epoxy resin.
  • the multichip module is implemented using flip-chip technology.
  • the multichip module comprises a motherboard as the carrier medium, on the first upper side of which faces the semiconductor chips, metal wirings of at least one redistribution layer or redistribution layer are arranged. These metal wirings are connected in particular via bushings to external contacts arranged on the second upper side of the main board.
  • the semiconductor chips are connected to these metal wirings via flip-chip contacts.
  • a plastic compound encapsulates the semiconductor chips as well as the first top of the main board.
  • a direct rewiring layer is provided on the semiconductor chips.
  • the carrier medium is formed by a plastic compound which encloses the semiconductor chips with their passive rear sides and with their side surfaces.
  • a structured insulation layer which in particular has polyimide (PI) or benzocyclobutene (BCB), can extend over the active top sides of the semiconductor chips.
  • PI polyimide
  • BCB benzocyclobutene
  • This insulation layer leaves the contact areas of the semiconductor chips free, so that rewiring of one or more rewiring layers can contact the contact areas.
  • the rewiring connects contact areas with neighboring contact areas and / or with external contacts.
  • the external contacts are located on the insulation layer, either above the active upper sides of the semiconductor chips or above the areas between or next to the semiconductor chips Plastic compound.
  • the rewirings run at least partially over areas of the insulation layer.
  • the semiconductor chips are applied with their passive rear side to a circuit carrier, preferably glued on by means of a conductive adhesive layer.
  • the wirings lie in at least one structured rewiring layer which extends over the active top sides of the semiconductor chips and over the regions of the top side of the circuit carrier arranged between or next to them. Because of the difference in level between the active top side of the semiconductor chips and the top side of the circuit carrier, the redistribution layer can be corrugated.
  • the structured rewiring layer has external contact areas, in particular in peripheral areas of the multichip module, on which the external contacts are located. In order to enable a simple connection of the multichip module according to the invention to other components, the top sides of the external contacts protrude above the level of the active top sides of the semiconductor chips and are at a common level.
  • a very stable circuit carrier made of plastic or metal can advantageously be used as the carrier medium, which improves the stability and service life of the multichip modules.
  • a metal circuit carrier it is advantageous to arrange a structured insulation layer below the rewiring layer and lying on top of the circuit carrier. This insulation layer extends at least over the areas not covered by the semiconductor chips. reach the top of the circuit board. For manufacturing reasons, it is not always possible for the areas of the structured insulation layer to be flush with the side faces of the semiconductor chips. Rather, there can be negligible small ones . Spaces arise.
  • transitions made of rubber-elastic material in particular of an elastomer, adjacent to the semiconductor chips.
  • These transitions made of rubber-elastic material can be designed as a second insulation layer.
  • the rewirings of the rewiring layer then rest on this rubber-elastic material and are guided from the active top side of the semiconductor chip to the top side of the circuit carrier or to the top side of the insulation layer, avoiding kinks. Providing such additional transitions ensures robust and reliable wiring.
  • the wiring of the rewiring layer is essentially planar. This results in an even more reliable and robust wiring, which can be designed in particular as a thin-film circuit and can be multi-layered.
  • the semiconductor chip arrangement 1 described above and shown below in FIGS. 1 and 2 can also be implemented analogously on a plastic circuit board with a plurality of functionally largely identical circuit components attached to it.
  • the circuit components can be of any type and can be present, for example, as semiconductor chips or ICs of one or more ball grid arrays or leadframe-based housings.
  • the circuit components can be applied to the printed circuit boards in all conceivable ways, for example by gluing with insulating or conductive glue or by soldering.
  • the circuit components are divided into first and second circuit components.
  • the second circuit components have an at least partially or even completely mirror-image arrangement of contact areas or contact connection areas with respect to the first circuit components.
  • the contacting of the first and second circuit components with one another and with the conductor tracks of the circuit board can take place by wires or by direct contacting of the contact surfaces of the semiconductor chips or the external contact surfaces of the circuit components with the rewiring layers. This results in a largely crossing-free and reliable contact, which can be produced with little wiring effort and is therefore simple and inexpensive.
  • the invention also relates to an electronic component which has one or more semiconductor chips which are applied with their passive back by means of an insulating or conductive adhesive layer to the top of a circuit carrier made of metal or an alloy. These semiconductor chips are thinly ground so that they have a relatively low height of less than 150 ⁇ m.
  • a photo-structured insulation layer in particular made of cardo, bencocyclobutene or polyimide, is arranged between the semiconductor chips and extends over the top of the circuit carrier and covers the areas of the semiconductor
  • Sawing lines are understood to mean those areas between the components in which the electronic components are later sawed apart.
  • relatively small-dimensioned trenches are arranged for production reasons, for example one Have a width of less than 100 ⁇ m and are filled with an insulating material at the top.
  • the layer thickness of the photo-structured insulation layer corresponds approximately to the sum of the height of the thin-ground semiconductor chips and the layer thickness of the adhesive layer arranged under the semiconductor chips.
  • Conduction paths of at least one redistribution layer run on the photo-structured insulation layer and / or on the insulating material of the trenches and / or on the passivation layer of the active top side of the semiconductor chips and / or on the sawing road. These line paths connect the contact areas of the semiconductor chips and / or the external contact areas and / or the carrier and thus possibly the chip backs to one another.
  • the external contact areas are preferably applied to the photo-structured insulation layer and carry external contacts which can be rigid or flexible.
  • the construction of the electronic component according to the invention ensures that the line paths of the rewiring Layer or the rewiring layers each run in one plane and are each very stable.
  • the circuit carrier can advantageously be chosen so that its coefficient of expansion corresponds approximately to the coefficient of expansion of the printed circuit board on which the electronic component is later mounted.
  • coefficients of thermal expansion are usually 11.3 to 16.6 ppm / ° K.
  • Iron-chromium-nickel alloys are particularly suitable as circuit carrier materials, whose thermal expansion coefficients between 11.3 - 16.6 ppm / ° K are adapted to the expansion coefficients of a higher-level circuit board with the help of different iron, chromium and nickel components can. This reliably prevents breakage, cracks and other damage that can occur due to temperature fluctuations or heating as a result of different thermal expansion coefficients.
  • the insulating material of the trenches has the material of the insulating adhesive layer arranged under the semiconductor chip or under the semiconductor chips.
  • Such an electronic component can be produced very inexpensively, especially since the trenches can be filled with insulating adhesive at the same time as the semiconductor chips are inserted into the free areas of the photo-structured insulation layer.
  • the insulating material of the trenches Bencocyclobuten, polyimide, or Cardo, so that the semiconductor chip and electrically conductive can be glued and the Chip Wegse 'iterated is thus grounded. If the insulating material of the trenches from the material of the photostructured insulation layer, the trenches and the areas of the photostructured insulation layer arranged next to it can be particularly clearly distinguished in the electronic component. Even if the insulating material of the trenches and the photo-structured insulation layer is the same, a boundary layer between the edge regions of the photo-structured isolation layer and the trenches can be determined.
  • the height of the insulating material in the trenches can be adapted very precisely to the layer thickness of the photo-structured insulation layer and / or to the height of the semiconductor chip and to the layer thickness of the adhesive layer arranged under the semiconductor chips. Typically, this adjustment takes place in the. Framework of the spin coating process.
  • the invention also relates to a method for producing electronic components.
  • a disk-shaped or rectangular circuit carrier in particular made of metal, e.g. made from an alloy already described above.
  • semiconductor chips are provided and thinly ground to a height of less than 150 ⁇ m. This is e.g. achieved by "dicing before grinding”. These semiconductor chips are usually provided with a photoimide passivation on their upper side.
  • An insulation layer is now applied to a surface of the circuit carrier.
  • This application can be carried out by means of a spin coating process, in which a uniform and continuous coating of the surface of the circuit carrier is achieved with a smooth and flat surface texture.
  • a suitable photoimide With a suitable photoimide, relatively large layer thicknesses of up to 150 ⁇ m can be achieved. Cardo layer thicknesses of up to 150 ⁇ m, polyimide layer thicknesses of up to 30 ⁇ m and bencocyclobutene layer thicknesses of up to 50 ⁇ m can be achieved.
  • the layer thickness of the insulation layer to be applied is to be set such that it corresponds approximately to the sum of the height of the thin-ground semiconductor chip or chips and the layer thickness of the adhesive layer to be applied to the circuit carrier for fastening the semiconductor chips.
  • adhesive layers can, for example, assume a layer thickness of 20 ⁇ m.
  • the insulation layer will . now photo-structured in such a way that depressions in the insulation layer or free areas on the circuit carrier for the semiconductor chips to be applied and for the sawing lines are created.
  • the free areas are often only slightly larger than the base area of the semiconductor chips.
  • the thin-ground semiconductor chips are then coplanarly applied or inserted with their rear side onto the upper side of the circuit carrier by means of the adhesive layer, specifically in the free areas of the insulation layer created by the photo-structuring.
  • An insulating adhesive is recommended for the adhesive layer if it is to completely fill the trenches.
  • any line paths of at least one rewiring layer are applied to this surface, which can connect the contact areas of the semiconductor chips to one another, to external contact areas and to the carrier.
  • any number of rewiring layers can be applied in this process step.
  • external contacts are applied to the external contact surfaces.
  • the component according to the invention is suitable for the application 'of all conceivable solid, rigid or flexible, resilient outer contacts, as for example., In DE 100 16 132 AI are described. Any combinations or mixed forms of such external contacts can also be used.
  • the external contacts are not applied over the semiconductor chips, but rather better on the regions of the insulation layer lying between or next to the semiconductor chips.
  • the semiconductor chips have a different expansion coefficient than the circuit board to which they are connected via the external contacts, which can lead to damage to the external contacts or the electrical component. If the external contacts are placed over the semiconductor chips, it must be ensured that the external contacts are not arranged too far from the center of gravity of the semiconductor chip to prevent damage. Finally, the circuit carrier in the sawing road is sawn into individual multichip modules at the outer edges of the multichip module positions.
  • the method according to the invention also enables the use of particularly robust circuit carriers made of metal or alloys, which increases the stability of the electronic components produced according to the invention.
  • the upper side of the semiconductor chips are at the same level as the upper sides of the insulation layer, which ensures that no difference in level needs to be managed by the line paths of the redistribution layer or the redistribution layers. Rather, the line paths run essentially horizontally, as a result of which particularly reliable and stable wiring is achieved.
  • a multilayer can thus be implemented very advantageously.
  • the trenches between the side faces of the semiconductor chips and the photo-structured insulation layer are filled by applying and by photo-structuring a further insulation layer, which enables the use of conductive adhesives.
  • Photo structuring ensures that the contact surfaces of the semiconductor chips remain freely accessible.
  • This further insulation layer also has a photoimide, in particular polyimide, bencocyclobutene or cardo, and can also be applied to the electronic component by a spin coating process.
  • a photoimide in particular polyimide, bencocyclobutene or cardo
  • the trenches between the side surfaces of the semiconductor chips and the photo-structured insulation layer are filled capillary by the, in particular, insulating adhesive.
  • the amount of adhesive used to apply each semiconductor chip to the circuit carrier is to be dimensioned such that the sum of the volume of the amount of adhesive and the volume of the semiconductor chip corresponds approximately to the volume of a free region of the photo-structured insulation layer. In practice, a slight excess is used.
  • the adhesive fills the trenches and ensures that the • top of the electronic component is substantially planar and continuous. An additional process step for closing the trenches can thus be saved inexpensively.
  • the methods described above for producing electronic components can also be used to produce a multichip module with an arrangement of first and second semiconductor chips described above.
  • the first and second semiconductor chips are first ground thin microns to a level of less than 150, then such a 'is applied to free areas of the photo-structured insulating layer that those of its edges opposite to each other, each having an at least partially matching arrangement of contact areas.
  • the line paths are formed in such a way that in each case opposite contact surfaces are connected to one another and also the external contacts are connected to the contact surfaces of the semiconductor chip or chips and that the carrier is thus grounded.
  • any rewiring layers can be applied and the wiring effort can be significantly reduced. It is often possible to connect the entire electronic component with just one wiring layer. The provision of a second wiring layer can be dispensed with in a cost-saving manner.
  • FIG. 1 shows a plan view of a semiconductor chip arrangement with semiconductor chips arranged in rows and in columns
  • FIG. 2 shows a schematic illustration of a top view of a first semiconductor chip wiring and of a second semiconductor chip wiring of an enlarged 2x2 section of the semiconductor chip arrangement shown in FIG. 1,
  • FIG. 3 shows a wire-bonded first multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section
  • FIG. 4 shows a cross section of a second multichip module produced using flip-chip technology with the semiconductor chip arrangement shown in FIG. 1,
  • FIG. 5 shows a third multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section
  • FIG. 6 shows a fourth multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section
  • FIG. 7 shows a fifth multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section
  • Figure 8 shows an electronic component in cross section.
  • FIG. 1 shows a plan view of a semiconductor chip arrangement 1 with semiconductor chips arranged in rows and in columns. The active top sides of the semiconductor chips are considered in each case.
  • the exemplary semiconductor chip arrangement 1 is constructed as a square 4x4 matrix.
  • semiconductor chip arrangements according to the invention can also be in the form of 2x1, 2x2 or 3x3 matrices or in any desired size.
  • the semiconductor chip arrangement 1 comprises 16 semiconductor chips, which are divided into eight first semiconductor chips 2 and eight second half divide the conductor chips 3.
  • the first semiconductor chips 2 and the second semiconductor chips 3 are alternately arranged side by side and one behind the other, which results in a checkerboard-like pattern.
  • First semiconductor chips 2 each form the left front and the right rear corner of the semiconductor chip arrangement 1.
  • Second semiconductor chips 3 each form the left rear and the right front corner of the semiconductor chip arrangement 1.
  • the circular, oval, rectangular and diamond-shaped symbols illustrate the geometry and the reflection of the first semiconductor chips 2 and the second semiconductor chips 3.
  • the semiconductor chip corners A, B, C and D of the semiconductor chips 2, 3 are also shown for this purpose.
  • the semiconductor chips 2, 3 arranged in lines 2 and 4 of the semiconductor chip arrangement 1 correspond completely to the semiconductor chips 2, 3 arranged in lines 1 and 3, the semiconductor chips 2, 3 arranged in lines 2 and 4 each being 180 ° in the xy Level rotated are arranged.
  • the semiconductor chip arrangement 1 ensures that the mutually opposite edges of the first semiconductor chips 2 and the second semiconductor chips 3 match each other. These respectively matching edges of the semiconductor chips 2, 3 are connected by means of buses 4 represented by arrows in FIG. 1.
  • the corresponding arrangement of contact surfaces on opposite edges ensures that the wiring of the buses 4 can be of very short dimensions and that crossings, vias and long routings of wiring are avoided.
  • the semiconductor chip arrangement 1 it is also noticeable that its outer edges are each formed by the edges A-B and B-C of the semiconductor chips 2, 3.
  • the edges AD and CD each form internal edges of the semiconductor chip arrangement 1. Accordingly, when designing the semiconductor chips 2, 3, care must be taken that contact surfaces for the external communication are best arranged on the edges AB and BC and that contact surfaces for the internal Communication of the semiconductor chips 2, 3 are mainly located on the edges AD and CD.
  • the contact areas for the external and for the internal communication can also be located on other edges, as can be seen, for example, from a consideration of the 2 ⁇ 1 matrix shown in FIG. 1, in which the edges AB, BC and CD are on the outside and only the edges AD are inside.
  • a cut line QQ runs through the first row of semiconductor chips 2, 3 of semiconductor chip arrangement 1.
  • the following Figures 3-7 include cross-sectional drawings in which the semiconductor chip arrangement 1 is shown along this section line QQ viewed from behind.
  • FIG. 2 shows a schematic illustration of a top view of a first semiconductor chip wiring 11 and of a second semiconductor chip wiring 12 of an enlarged 2x2 section of the semiconductor chip arrangement 1. This 2x2 section is shown by the middle four semiconductor chips 2, 3 in the upper two rows of the semiconductor chip arrangement 1 formed.
  • the first semiconductor chip wiring 11 can be used, for example, in the case of bonded semiconductor chips or in the case of components based on leadframe or leadframe, in particular in quad fiat packages.
  • the first semiconductor chip wiring 11 shows contact areas A1-A16 which are arranged uniformly on the edges of the active upper sides of the semiconductor chips 2, 3, five contact areas A1-A5, A5-A9, A9-A13 and A13-A1 being located on each edge.
  • the contact areas A1-A16 are arranged clockwise in the first semiconductor chips 2 and counterclockwise in the second semiconductor chips 3 on the edges of the active upper sides.
  • the contact surfaces A5-A13 arranged on opposite edges are connected to each other by first wirings 110.
  • the second semiconductor chip wiring 12 is suitable, for example, for implementation using semiconductor chips in flip-chip technology and using ball grid arrays.
  • the second semiconductor chip wiring 12 represents a conversion of the wiring according to the invention into flip-chip technology.
  • wiring according to the invention as a ball grid array differs only slightly from the second semiconductor chip wiring 12 described in FIG.
  • the second semiconductor chip wiring 12 shows contact areas A1-A5, B1-B5, C1-C5, D1-D5 and E1-E5, which in FIG. 2 are distributed in a 5 ⁇ 5 matrix over the active top sides of the semiconductor chips 2, 3.
  • the contact areas A1-A5, B1-B5, C1-C5, D1-D5 and E1-E5 of the second semiconductor chips 3 are mirror-symmetrical to the contact areas A1-A5, B1-B5, C1-C5, Dl-D5 and E1-E5 the first semiconductor chips 2 are arranged.
  • FIG. 3 shows a first multichip module 5 produced by means of bonding technology with the semiconductor chip arrangement 1 in cross section Q-Q.
  • the arrangement of the contact areas A1-A16 of the first multichip module 5 corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2.
  • FIG. 3 also shows an axis cross, with the aid of which the use of the terms “next to one another”, “behind one another”, “on top of each other” and “above one another” is standardized.
  • the term “next to each other” is used in relation to the x-axis, the term “in succession” in relation to the y-axis and the terms “on top of each other” and “one above the other” are used in relation to the z-axis.
  • the appropriate use of these terms refers to the following Figures 3-7.
  • the first multichip module 5 comprises a circuit substrate 51 which, for example, has laminate, in particular FR / BT IV.
  • the passive rear sides of the semiconductor chips 2, 3 are applied, in particular glued, to the upper side of this circuit substrate 51.
  • the representation of the adhesive layer between the passive rear sides of the semiconductor chips 2, 3, which are often placed on ground, and the representation of the upper side of the circuit substrate 51 are omitted in FIG. 3.
  • the circuit substrate 51 has first leadthroughs 53 made of metal on the edge, which extend downward through the circuit substrate 51 from contact connection areas 52 on the upper side of the circuit substrate 51.
  • the first bushings 53 are followed by bump-shaped first external contacts 54 on the underside of the circuit substrate 51, by means of which the first multichip module 5 can be connected to other electronic components.
  • the contact areas AI and A5 on the active top sides of the semiconductor chips 2, 3 can be seen particularly well in the illustration in FIG.
  • the wiring of the contact areas with one another and the contact areas with the contact connection areas 52 on the circuit substrate 51 are realized in the first multichip module 5 by means of bonding technology.
  • Very short first bond connections 55 are provided, each of which connects the contact areas of adjacent first semiconductor chips 2 and second semiconductor chips 3 to one another.
  • the contact surfaces AI and A5 are shown as an example.
  • second bond connections 56 are provided, which contact areas located on the outer edges of the semiconductor chip arrangement 1 with the contact connection areas.
  • Chen 52 connect the circuit substrate 51 and thus allow external contacting of all semiconductor chips 2, 3 of the first multichip module 5.
  • FIG. 3 shows the second bond connections 56 from the contact areas AI to the contact connection areas 52.
  • the first multichip module 5 is provided with a first plastic encapsulation 57 such that the semiconductor chips 2, 3, the bond connections 55, 56 and the contact connection areas 52 are completely enveloped by the plastic compound.
  • FIG. 4 shows a second multichip module 6 produced using flip-chip technology with the semiconductor chip arrangement 1 in cross section Q-Q.
  • the arrangement of the contact areas A1-E5 of the second multichip module 6 corresponds to the representation of the second semiconductor chip wiring 12 in FIG. 2.
  • the second multichip module 6 comprises a main circuit board 61, which in particular has plastic. On the edge side on the main board 61 extending conducting, in particular metallic second passages 64 through the main circuit board 61. On this second guides 64 close 'to the top of the motherboard 61 hump-shaped second external contacts 65 on.
  • metal wirings 62 are arranged on the main board 61 in a rewiring level.
  • the metal wirings 62 are connected to the second bushings 64 and are used for contacting the semiconductor chips 2, 3 with one another and with the outside.
  • the metal wiring 62 does not have to lie in a rewiring plane as shown in FIG. 4. It can a plurality of rewiring levels arranged one above the other can also be provided.
  • the semiconductor chips 2, 3 are arranged below the main board 61 and are aligned with their active upper sides towards the underside of the main board 61.
  • the contact surfaces 21, 31 are connected to the metal wirings 62 by means of flipchip contacts 63.
  • the semiconductor chips 2 and 3, the metal wiring 62 and the flipchip contacts 63 are optionally completely encased in a second plastic encapsulation 66.
  • the metal wirings 62 are subdivided into metal wirings 62 which connect opposing contact areas to one another and metal wirings 62 which conduct the other contact areas located on the semiconductor chip arrangement 1 to the second bushings 64.
  • FIG. 4 shows those metal wirings 62 which connect the opposing contact areas AI and A5 to one another and which connect the contact areas AI to the second bushings 64.
  • the metal wirings 62 are very short and can be easily implemented, especially since the contact surfaces of the semiconductor chips 2, 3 to be connected are opposite each other.
  • FIG. 5 shows a third multichip module 7 with the semiconductor chip arrangement 1 in cross section QQ.
  • the arrangement of the contact areas AI-AI6 of the third multichip module 7 corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2.
  • the third multichip module 7, also referred to as a universal package, is electrically contacted by means of exactly one direct rewiring layer. For other multichip modules (not shown here), rewiring by means of a plurality of rewiring layers can also be provided.
  • the semiconductor chips 2, 3 are shown in FIG. 5 with their active upper sides oriented upwards.
  • the passive rear sides and the side surfaces, but not the active top sides of the semiconductor chips 2, 3 are enclosed by a plastic compound, in particular by an epoxy resin, which forms a plastic carrier 71 for the semiconductor chips 2, 3.
  • the plastic carrier 71 is designed such that its top side lies between and next to the semiconductor chips 2, 3 at the same level as the active top sides of the semiconductor chips 2, 3 or slightly higher than the active top sides of the semiconductor chips 2, 3.
  • a structured polyimide layer 72 is applied to the upper side of the semiconductor chips 2, 3, which leaves only the contact areas 21, 31 free on the active upper sides of the semiconductor chips 2, 3.
  • Functional multichip modules can also be implemented without such a structured polyimide layer 72.
  • the polyimide layer 72 shown in Figure 5 can also be photo structured such that it extends only over the active top sides of the semiconductor chips 2, 3 and the 'leaves free between or adjacent to the semiconductor chips 2, 3 lying areas of the plastic carrier 71st
  • First redistributions 73 and second redistributions 74 of the redistribution layer are applied to the structured polyimide layer 72.
  • the first rewirings 73 connect the individual semiconductor chips 2, 3 to one another.
  • the second rewirings 74 connect the contact areas located at the edge of the semiconductor chip arrangement 1 to third external contacts 75, which protrude upwards and rest on the second rewirings 74.
  • the first and second rewirings 73, 74 are essentially planar and can be constructed in multiple layers.
  • the semiconductor chip arrangement 1 according to the invention and the resulting very short and easily realizable first and second rewirings 73, 74 make it possible to implement all rewirings 73, 74 of the third multichip module 7 in a single rewiring layer. This results in a faster and more cost-effective way of producing such multichip modules.
  • FIG. 6 shows a fourth multichip module 7b with the semiconductor chip arrangement 1 in cross section Q-Q.
  • the arrangement of the contact areas AI-AI6 of the fourth multichip module 7b corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2.
  • the fourth multichip module 7b corresponds in many points to the third multichip module 7 from FIG. 5, the semiconductor chips 2, 3 not being enclosed by a plastic carrier 71, but with their passive rear sides on a temperature and mechanically stable and flat carrier, in the exemplary embodiment on a carrier plate 76 made of metal or Silicon are applied or glued.
  • the semiconductor chips 2, 3 usually have a height of less than 150 ⁇ m.
  • a photoimide layer 77 is applied to the carrier plate 76, which encloses the sides of the semiconductor chips 2, 3 and on which the structured polyimide layer 72 rests.
  • This photoimide layer 77 has a photo-structurable insulator, for example CARDU.
  • CARDU photo-structurable insulator
  • two insulating layers are arranged one above the other, namely the structured polyimide layer 72 and the photoimide layer 77.
  • the height of these two layers 72, 77 should overall be at least as large as the height of the semiconductor chips 2, 3 and those arranged below, not shown in FIG. 6 Adhesive layer.
  • FIG. 7 shows a fifth multichip module 8 with the semiconductor chip arrangement 1 in cross section Q-Q.
  • the arrangement of the contact areas AI-AI6 of the fifth multichip module 8 corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2.
  • the fifth multichip module 8 is constructed on a bottom-mounted first circuit carrier 81, which in particular has metal.
  • the semiconductor chips 2, 3 are attached with their passive rear side to the top of the first circuit carrier 81. This attachment is implemented in FIG. 5 by means of a structured first adhesive layer 82.
  • a first photostructured insulation layer 83 is shown in FIG. 5 in such a way that it is flush with completes the side faces of the semiconductor chips 2, 3.
  • the first photo-structured insulation layer 83 which is idealized in FIG. 7, is usually designed in such a way that it does not extend completely to the side surfaces of the semiconductor chips 2, 3.
  • rubber-elastic transitions 84 made of an elastomer are provided on the edge sides of the semiconductor chips 2, 3.
  • Third and fourth metal conduction paths 85, 86 run on the areas of the first photo-structured insulation layer 83 not covered by the transitions 84 and on the transitions 84 themselves.
  • the third line paths 85 connect mutually opposite contact areas of the first and second semiconductor chips 2, 3.
  • the fourth line paths 86 connect the contact areas located on the edges of the semiconductor chip arrangement 1 to fourth external contacts 87, which are placed on external contact areas 88 arranged in edge regions of the fourth multichip module 8. These fourth external contacts 87 protrude significantly above the active top sides of the semiconductor chips 2, 3.
  • FIG. 8 shows an electronic component 9 in cross section.
  • the electronic component 9 comprises a second circuit carrier 91 made of an iron-chromium-nickel alloy, on the surface of which a first thin-ground semiconductor chip 92 and a second thin-ground semiconductor chip 93 with their passive rear sides by means of second adhesive layers 95 are brought.
  • the thinly ground semiconductor chips 92, 93 have a height of 120 ⁇ m and the second adhesive layers 95 have a layer thickness of 20 ⁇ m.
  • contact areas 94 and areas of a photo-passivation not shown in FIG. 8 are provided, unless passivation is carried out over the entire surface of the electronic component 9.
  • a second photostructured insulation layer 96 is arranged between and next to the thinly ground semiconductor chips 92, 93, each of which is flush with the second circuit carrier 91 on the left and on the right side.
  • Cardo has the second photo-structured insulation layer 96 and has a layer thickness of 140 ⁇ m in the present exemplary embodiment.
  • Trenches 97 are formed between the edge sides of the thinly ground semiconductor chips 92, 93 and the edge regions of the second photostructured insulation layer 96 which are arranged next to each other and each have a width of 50 ⁇ m in the present exemplary embodiment and extend down to the surface of the second circuit carrier 91.
  • the trenches 97 are completely filled by means of a filling material 98.
  • the surfaces of the second photo-structured insulation layer 96 and the filling material 98 of the trenches 97 lie on one level with the active upper sides of the thin-ground semiconductor chips 92, 93.
  • the filling material 98 filling the trenches 97 can also have slight bulges upwards.
  • the filling material 98 is formed from a photoimide.
  • the filling material 98 of the trenches 97 can also be the insulating adhesive of the second adhesive layers 95, which fills the trenches 97 when the thin-ground semiconductor chips 92, 93 are inserted.
  • Fifth conductive paths 99 run on the surfaces of the filler material 98 of the trenches 97 and on the surfaces of the second photo-structured insulation layer 96, which connect the contact surfaces 94 of the thin-ground semiconductor chips 92.93 both to one another and to external contacts 101, which also open in edge regions of the top of the second photostructured insulation layer 96 external contact surfaces 100 are applied.
  • the fifth line paths 99 can also run over the active top sides of the thin-ground semiconductor chips 92, 93, especially since these are provided with the photoimide passivation.
  • the second circuit carrier 91 is first provided. Then the insulation layer 96 is applied to the second circuit carrier 91 and photo-structured in such a way that free areas for receiving the thin-ground semiconductor chips 92, 93 as well as sawing lines (not shown in FIG. 8) between the electronic component 9 and adjacent electronic components (also not shown in FIG. 8) arise.
  • the semiconductor chips 92, 93 are first thinly ground. This method is known to the person skilled in the art and is required here not to be explained further.
  • the thinly ground semiconductor chips 92, 93 are then inserted into the free areas of the second photo-structured insulation layer 96 and at the same time connected to the second circuit carrier 91 by means of the second adhesive layers 95.
  • These adhesive layers 95 can also be made conductive.
  • a further insulation layer which is not explicitly shown in FIG. 8, is then applied to the electronic component 9 and photostructured in such a way that only the contacts 94 and the sawing road remain free and that the trenches 97 are filled.
  • the adhesive does not only have second adhesive layers 95 with a layer thickness of 20 ⁇ m forms, which attach the thinly ground semiconductor chips 92, 93 with their passive back on the second circuit carrier 91, but that this adhesive also fills the trenches 97 completely capillary.
  • the fifth line paths 99 are applied, which can also ground the circuit carrier 91 via the saw road.
  • external contacts 101 are placed on the external contact surfaces 100 in order to be able to connect the electronic component 9 to a higher-level printed circuit board, for example.

Abstract

The invention relates to a multichip module comprising at least one first semiconductor chip (2) and at least one second semiconductor chip (3). Said semiconductor chips (2, 3) are arranged on or in a carrier medium (51) in a coplanar manner and respectively comprise corresponding components and contact surfaces (A1, A5) on the active upper sides thereof. At least one other semiconductor chip (3) comprises an arrangement of contact surfaces (A1, A5) which is mirror-inverted in relation to the first semiconductor chip (2). At least one first semiconductor chip (2) and at least one second semiconductor chip (3) are arranged adjacently and/or successively in such a way that the edges thereof which respectively have a corresponding arrangement of contact surfaces (A1, A5) are located opposite each other. Wirings (55, 56) extend between respectively opposite contact surfaces (A1, A5) and between contact surfaces (A1) located on the outer edges of the semiconductor chips (2, 3) and outer contacts (54).

Description

Beschreibungdescription
Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren KomponentenMultichip module with several semiconductor chips and printed circuit board with several components
Die Erfindung betrifft ein Multichipmodul mit mehreren Halbleiterchips sowie eine Leiterplatte mit mehreren Komponenten.The invention relates to a multichip module with several semiconductor chips and a printed circuit board with several components.
Es sind elektronische Bauteile bekannt, bei denen mehrere Halbleiterchips nebeneinander auf einem Trägersubstrat angeordnet sind. Diese Halbleiterchips weisen dabei Kontaktflächen auf, von denen Verdrahtungen sowohl zur Verbindung der Halbleiterchips untereinander als auch zur Verbindung mit Außenkontakten des Trägersubstrats ausgehen. Die Verdrahtung der Halbleiterchips untereinander gestaltet sich dabei oft sehr aufwändig und sehr kostenintensiv.Electronic components are known in which a plurality of semiconductor chips are arranged next to one another on a carrier substrate. These semiconductor chips have contact areas, from which wirings originate both for connecting the semiconductor chips to one another and for connecting to external contacts of the carrier substrate. The wiring of the semiconductor chips to each other is often very complex and very cost-intensive.
Es ist daher Aufgabe der Erfindung, ein mehrere Halbleiterchips aufweisendes Multichipmodul mit einer einfachen Verdrahtung sowie eine mehrere Komponenten aufweisende Leiterplatte mit einer einfachen Verdrahtung anzugeben.It is therefore an object of the invention to provide a multichip module having a plurality of semiconductor chips with simple wiring and a circuit board having a plurality of components with simple wiring.
Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen.This object is solved by the subject matter of the independent claims. Advantageous configurations result from the respective subclaims.
Die Erfindung betrifft ein Multichipmodul mit wenigstens zwei in einer Ebene auf oder in einem Trägermedium angeordneten Halbleiterchips.- Die Halbleiterchips weisen dabei jeweils wenigstens einen integrierten -Schaltkreis auf. Dabei ist wenigstens ein zweiter Halbleiterchip in Bezug zu einem ersten Halbleiterchip so ausgebildet, dass die auf' seiner aktiven Ober- seite angeordneten Kontaktflächen wenigstens teilweise spiegelsymmetrisch zu den Kontaktflächen des ersten Halbleiterchips ausgebildet sind, unter Spiegelsymmetrie wird dabei die Spiegelung an einer senkrecht zur aktiven Oberseite des Halbleiterchips angeordneten Spiegelebene verstanden.The invention relates to a multichip module with at least two semiconductor chips arranged in one plane on or in a carrier medium. The semiconductor chips each have at least one integrated circuit. In this case, at least one second semiconductor chip is designed in relation to a first semiconductor chip in such a way that the active semiconductor side arranged contact surfaces are at least partially mirror-symmetrical to the contact surfaces of the first semiconductor chip, mirror symmetry is understood to mean the reflection on a mirror plane arranged perpendicular to the active top of the semiconductor chip.
Wenn im folgenden von zweiten Halbleiterchips die Rede ist, so sind damit grundsätzlich diejenigen Halbleiterchips gemeint, deren Kontaktflächen jeweils spiegelsymmetrisch zu den Kontaktflächen eines ersten Halbleiterchips ausgebildet sind. Unter ersten Halbleiterchips werden die ungespiegelten Halbleiterchips verstanden.If second semiconductor chips are referred to in the following, this means in principle those semiconductor chips whose contact areas are each mirror-symmetrical to the contact areas of a first semiconductor chip. First semiconductor chips are understood to mean the non-mirrored semiconductor chips.
Wenigstens ein erster und wenigstens ein zweiter Halbleiterchip sind dabei in dem Multichipmodul so neben- und/oder hintereinander angeordnet, dass ihre jeweils eine wenigstens teilweise übereinstimmende Anordnung von . Kontaktflächen aufweisenden Ränder einander gegenüberliegen. Jeweils einander direkt gegenüberliegende Kontaktflächen sind durch erste Verdrahtungen miteinander verbunden. Zweite Verdrahtungen verlaufen von den äußeren Rändern der Halbleiterchips, an denen keine weiteren Halbleiterchips direkt anschließen, zu Außenkontakten des Multic ipmoduls, die insbesondere auf einer Oberseite des Trägermediums angeordnet sind.At least one first and at least one second semiconductor chip are arranged side by side and / or one behind the other in the multichip module in such a way that their respective at least partially matching arrangement of. Edges having contact surfaces lie opposite one another. Directly opposite contact areas are connected to each other by first wiring. Second wiring runs from the outer edges of the semiconductor chips, to which no further semiconductor chips are connected directly, to external contacts of the multic ip module, which are arranged in particular on an upper side of the carrier medium.
Gemäß einem Grundgedanken der Erfindung werden bei elektronischen Bauteilen, die mehrere Halbleiterchips, insbesondere gleicher Spezifikation aufweisen, erste Halbleiterchips sowie zweite Halbleiterchips, die eine spiegelsymmetrische Anordnung von Kontaktflächen in bezug zu den Kontaktflächen des ersten Halbleiterchips aufweisen, abwechselnd neben- und/oder hintereinander angeordnet. Die dabei einander gegenüberliegenden Kanten der Halbleiterchips weisen dabei stets übereinstimmende Anordnungen von Kontaktflächen auf. Dadurch ergibt sich ein deutlich verminderter Verdrahtungsaufwand gegenüber Multichip- modulen, welche nur eine Variante von Halbleiterchips verwenden.According to a basic idea of the invention, in the case of electronic components which have a plurality of semiconductor chips, in particular of the same specification, first semiconductor chips and second semiconductor chips which have a mirror-symmetrical arrangement of contact areas with respect to the contact areas of the first semiconductor chip are arranged alternately side by side and / or one behind the other. The opposite ones Edges of the semiconductor chips always have matching arrangements of contact areas. This results in a significantly reduced wiring effort compared to multichip modules that use only one variant of semiconductor chips.
Die Erfindung beruht nämlich auf der Erkenntnis, dass gegenüberliegende Kanten von Halbleiterchips nur dann eine jeweils gleiche Anordnung von Kontaktflächen aufweisen können, wenn die Kontaktflächen des ersten der einander gegenüberliegenden Halbleiterchips spiegelbildlich zu den Kontaktflächen des zweiten Halbleiterchips ausgebildet sind.The invention is based on the knowledge that opposite edges of semiconductor chips can only have the same arrangement of contact areas if the contact areas of the first of the opposing semiconductor chips are mirror images of the contact areas of the second semiconductor chip.
Bei einem derartigen erfindungsgemäßen Multichipmodul ergibt sich eine kurze und effektive Verdrahtung der einzelnen Halbleiterchips untereinander, wobei lange und sich kreuzende Leitungsführungen sowie die Notwendigkeit der Bereitstellung von Vias völlig vermieden werden können. Dies ist insbesondere bei weiten Bussen von Vorteil. Unter Bus wird dabei eine Vielzahl von Leitungen verstanden.With such a multichip module according to the invention, the individual semiconductor chips are short and effectively wired to one another, long and intersecting line routings and the need to provide vias being completely avoided. This is particularly advantageous for long buses. Bus is understood to mean a large number of lines.
Erfindungsgemäße Multichipmodule können prinzipiell unter Verwendung aller denkbaren Chip-to-Chip-Verbindungsarten realisiert werden. Die erfindungsgemäße Anordnung von Halbleiterchips lässt sich auch mit herkömmlichen Leiterplatten und darauf angeordneten gehäusten Komponenten oder Chips vorteilhaft umsetzen.In principle, multichip modules according to the invention can be implemented using all conceivable chip-to-chip connection types. The arrangement of semiconductor chips according to the invention can also be advantageously implemented with conventional printed circuit boards and housed components or chips arranged thereon.
Gemäß einer ersten Ausführungsform der Erfindung ist die Anzahl der ersten und der zweiten Halbleiterchips jeweils gleich groß. Die ersten und die zweiten Halbleiterchips sind dabei abwechselnd nebeneinander und/oder hintereinander in einer Ebene auf oder in dem Trägermedium angeordnet und können ein im wesentlichen schachbrettartiges Muster bilden. Dieses im wesentlichen schachbrettartige Muster muss dabei nicht rechteckig oder quadratisch ausgebildet sein, sondern kann auch einen irregulären Außenkantenverlauf aufweisen. Dabei ist es ausreichend, dass genau eine Version von- ersten Halbleiterchips sowie genau eine weitere Version von zweiten Halbleiterchips verwendet wird. Ein schachbrettartiges Muster von ersten und zweiten Halbleiterchips kann ggf. durch Drehen der Halbleiterchips leicht erreicht werden. Bei dem Entwurf der ersten sowie der zweiten Halbleiterchips bzw. bei der Planung des erfindungsgemäßen Multichipmoduls ist darauf zu achten, welche Kanten der ersten und der zweiten Halbleiterchips den äußeren Rand des schachbrettartigen Musters bilden. An diesen äußeren Rändern sind vorzugsweise die Kontaktflächen für die externe Kommunikation anzuordnen, während die übrigen Kanten der Halbleiterchips am besten mit Kontaktflächen für die interne Kommunikation zu versehen sind. Bei Ball Grid Arrays bzw. BGAs ergibt sich diese Schwierigkeit nicht, denn hier können die externen Kontakte innen und die internen Kontakte außen liegen.According to a first embodiment of the invention, the number of first and second semiconductor chips is the same in each case. The first and the second semiconductor chips are alternately side by side and / or one behind the other Level arranged on or in the carrier medium and can form a substantially checkerboard-like pattern. This essentially checkerboard-like pattern does not have to be rectangular or square, but can also have an irregular outer edge profile. It is sufficient that exactly one version of first semiconductor chips and exactly another version of second semiconductor chips are used. A checkerboard-like pattern of first and second semiconductor chips can optionally be easily achieved by rotating the semiconductor chips. When designing the first and second semiconductor chips or when planning the multichip module according to the invention, it is important to note which edges of the first and second semiconductor chips form the outer edge of the checkerboard-like pattern. The contact areas for external communication should preferably be arranged on these outer edges, while the other edges of the semiconductor chips are best provided with contact areas for internal communication. This difficulty does not arise with ball grid arrays or BGAs, because here the external contacts can be on the inside and the internal contacts on the outside.
Gemäß einer vorteilhaften Weiterbildung der Erfindung sind nicht nur die Kontaktflächen der zweiten Halbleiterchips, sondern auch sämtliche Bauelemente, insbesondere aktive Bauelemente sowie sämtliche interne Leitungsführungen der zweiten Halbleiterchips wenigstens teilweise oder sogar vollständig spiegelbildlich in Bezug auf die ersten Halbleiterchips ausgebildet. Dadurch ergibt sich eine besonders einfache und kostengünstige Herstellung der Halbleiterchips, denn die bei der Herstellung der Halbleiterchips zur Anwendung kommenden Zwischenmasken bzw. Reticles können für beide Versionen der Halb- leiterchips angewendet oder leicht so angepasst werden, dass mit ihnen sowohl zweite als auch erste Halbleiterchips in jeweils übereinstimmender Anzahl produziert werden können. Erste und zweite Halbleiterchips können dabei kostengünstig mit einem einzigen Maskensatz produziert werden. .According to an advantageous development of the invention, not only the contact areas of the second semiconductor chips, but also all components, in particular active components and all internal line routings of the second semiconductor chips are at least partially or even completely mirror-inverted with respect to the first semiconductor chips. This results in a particularly simple and inexpensive manufacture of the semiconductor chips, since the intermediate masks or reticles used in the manufacture of the semiconductor chips can be used for both versions of the half conductor chips can be used or easily adapted so that they can be used to produce both second and first semiconductor chips in a matching number. First and second semiconductor chips can be produced inexpensively with a single set of masks. ,
Die Versorgungsleitungen und/oder die Erdungsleitungen der Halbleiterchips können auch spiegelinvariant angeordnet sein. Für solche Versorgungs- und/oder Erdungsleitungen können Wirebonds, sogenannte Downbonds, auf das Trägersubstrat bspw. in den Zwischenräumen zwischen den einzelnen Halbleiterchips des Multichipmoduls vorgesehen werden.The supply lines and / or the ground lines of the semiconductor chips can also be arranged with mirror invariance. For such supply and / or ground lines, wirebonds, so-called downbonds, can be provided on the carrier substrate, for example in the spaces between the individual semiconductor chips of the multichip module.
Wenn bei der Belegung der Kontaktflächen der Halbleiterchips dafür Sorge getragen wird, dass die Anordnung der Versorgungsleitungen spiegelinvariant ist, so' kann auch die Testtechnologie durch eine Umwidmung der Testerkanäle von dem ersten Halbleiterchip auf den zweiten Halbleiterchip übertragen werden.For if care is taken in the assignment of the contact surfaces of the semiconductor chips, that the arrangement of the supply lines is spiegelinvariant, so 'can also transmit the test technology by reallocation of the tester channels of the first semiconductor chip onto the second semiconductor chip.
Gemäß einer Variante der Erfindung ist das Multichipmodul in Bondtechnologie realisiert. Dabei ist das Trägermedium als Schaltungssubstrat ausgebildet, das Kontaktanschlussflächen an seiner ersten Oberseite aufweist, die insbesondere über Durchführungen mit auf der zweiten Oberseite des Schaltungssubstrats angeordneten Außenkontakten verbunden sind. Die Halbleiterchips sind dabei mit ihren passiven Rückseiten auf der ersten Oberseite des Schaltungssubstrats aufgebracht, insbesondere mittels eines leitfähigen Klebers aufgeklebt; Die ersten Verdrahtungen sind als erste Bondverbindungen ausgeführt. Teile der zweiten Verdrahtungen sind durch zweite Bondverbindungen gebildet, welche die Kontaktflächen mit den Kontaktanschlussflächen verbinden. Das gesamte Multichipmodul ist in einer Kunststoffmasse, insbesondere in einem Epoxidharz eingehüllt.According to a variant of the invention, the multichip module is implemented using bonding technology. In this case, the carrier medium is designed as a circuit substrate which has contact connection surfaces on its first upper side, which are connected in particular via bushings to external contacts arranged on the second upper side of the circuit substrate. The semiconductor chips are applied with their passive rear sides to the first upper side of the circuit substrate, in particular glued on by means of a conductive adhesive; The first wirings are designed as first bond connections. Parts of the second wirings are formed by second bond connections which connect the contact areas to the contact connection areas. The entire multichip module is in a plastic mass, particularly encased in an epoxy resin.
Gemäß einer weiteren Ausführungsform der Erfindung ist das Multichipmodul in Flipchip-Technologie realisiert. Dabei um- fasst das Multichipmodul als Trägermedium eine Hauptplatine, auf deren den Halbleiterchips zugewandter erster Oberseite Metallverdrahtungen wenigstens einer Umverdrahtungsschicht bzw. Umverdrahtungslage angeordnet sind. Diese Metallverdrahtungen sind insbesondere über Durchführungen mit auf der zweiten Oberseite der Hauptplatine angeordneten Außenkontakten verbunden. Die Halbleiterchips sind über Flipchip-Kontakte mit diesen Metallverdrahtungen verbunden. Eine Kunststoffmasse kapselt die Halbleiterchips sowie die erste Oberseite der Hauptplatine ein.According to a further embodiment of the invention, the multichip module is implemented using flip-chip technology. The multichip module comprises a motherboard as the carrier medium, on the first upper side of which faces the semiconductor chips, metal wirings of at least one redistribution layer or redistribution layer are arranged. These metal wirings are connected in particular via bushings to external contacts arranged on the second upper side of the main board. The semiconductor chips are connected to these metal wirings via flip-chip contacts. A plastic compound encapsulates the semiconductor chips as well as the first top of the main board.
Bei einer weiteren Variante des erfindungsgemäßen Multichipmoduls wird eine direkte Umverdrahtungslage auf den Halbleiterchips vorgesehen. Dabei wird das Trägermedium durch eine Kunststoffmasse gebildet, welche die Halbleiterchips mit ihren passiven Rückseiten und mit ihren Seitenflächen einschließt. Über die aktiven Oberseiten der Halbleiterchips kann sich eine strukturierte Isolationsschicht erstrecken, die insbesondere Polyimid (PI) oder Benzocyclobuten (BCB) aufweist. Diese Isolationsschicht lässt die Kontaktflächen der Halbleiterchips frei, so dass Umverdrahtungen einer oder mehrerer Umverdrah- tungsschichten die Kontaktflächen kontaktieren können. Die Umverdrahtungen verbinden dabei Kontaktflächen mit benachbarten Kόntaktflachen und/oder mit Außenkontakten. Die Außenkontakte befinden sich auf der Isolationsschicht, entweder oberhalb der aktiven Oberseiten der Halbleiterchips oder oberhalb der zwischen oder neben den Halbleiterchips gelegenen Bereiche der Kunststoffmasse. Die Umverdrahtungen verlaufen dabei zumindest teilweise über Bereiche der Isolationsschicht.In a further variant of the multichip module according to the invention, a direct rewiring layer is provided on the semiconductor chips. The carrier medium is formed by a plastic compound which encloses the semiconductor chips with their passive rear sides and with their side surfaces. A structured insulation layer, which in particular has polyimide (PI) or benzocyclobutene (BCB), can extend over the active top sides of the semiconductor chips. This insulation layer leaves the contact areas of the semiconductor chips free, so that rewiring of one or more rewiring layers can contact the contact areas. The rewiring connects contact areas with neighboring contact areas and / or with external contacts. The external contacts are located on the insulation layer, either above the active upper sides of the semiconductor chips or above the areas between or next to the semiconductor chips Plastic compound. The rewirings run at least partially over areas of the insulation layer.
Bei einer weiteren Realisierungsmöglichkeit des erfindungsgemäßen Multichipmoduls sind die Halbleiterchips mit ihrer passiven Rückseite auf einen Schaltungsträger aufgebracht, vorzugsweise mittels einer leitenden KlebstoffSchicht aufgeklebt. Die Verdrahtungen liegen dabei in wenigstens einer strukturierten Umverdrahtungsschicht, die sich über die aktiven Oberseiten der Halbleiterchips sowie über die dazwischen oder daneben angeordneten Bereiche der Oberseite des Schaltungsträgers erstreckt. Aufgrund des Niveauunterschiedes zwischen der aktiven Oberseite der Halbleiterchips und der Oberseite des Schaltungsträgers kann die Umverdrahtungsschicht dabei gewellt ausgebildet sein. Die strukturierte Umverdrahtungsschicht weist Außenkontaktflächen insbesondere in Randberei.chen des Multichipmoduls auf, auf denen sich die Außenkontakte befinden. Um einen einfachen Anschluss des erfindungsgemäßen Multichipmoduls an weitere Bauteile zu ermöglichen, ragen die Oberseiten der Außenkontakte über das Niveau der aktiven Oberseiten der Halbleiterchips hinaus nach oben und befinden sich auf einem gemeinsamen Niveau.In a further implementation option of the multichip module according to the invention, the semiconductor chips are applied with their passive rear side to a circuit carrier, preferably glued on by means of a conductive adhesive layer. The wirings lie in at least one structured rewiring layer which extends over the active top sides of the semiconductor chips and over the regions of the top side of the circuit carrier arranged between or next to them. Because of the difference in level between the active top side of the semiconductor chips and the top side of the circuit carrier, the redistribution layer can be corrugated. The structured rewiring layer has external contact areas, in particular in peripheral areas of the multichip module, on which the external contacts are located. In order to enable a simple connection of the multichip module according to the invention to other components, the top sides of the external contacts protrude above the level of the active top sides of the semiconductor chips and are at a common level.
Bei dieser Ausführungsform der Erfindung kann als Trägermedium vorteilhafterweise ein sehr stabiler Schaltungsträger aus Kunststoff oder aus Metall eingesetzt werden, was die Stabilität und Lebensdauer der Multichipmodule verbessert. Beim Vorsehen eines metallenen Schaltungsträgers ist es vorteilhaft, unterhalb der Umverdrahtungsschicht und aufliegend auf der Oberseite des Schaltungsträgers eine strukturierte Isolationsschicht anzuordnen. Diese Isolationsschicht erstreckt sich wenigstens über die nicht von den Halbleiterchips bedeckten Be- reiche der Oberseite des Schaltungsträgers. Dabei ist es aus Fertigungsgründen nicht immer möglich, dass die Bereiche der strukturierten Isolationsschicht bündig mit den Seitenflächen der Halbleiterchips abschließen. Vielmehr können dort vernachlässigbar kleine .Zwischenräume entstehen.In this embodiment of the invention, a very stable circuit carrier made of plastic or metal can advantageously be used as the carrier medium, which improves the stability and service life of the multichip modules. If a metal circuit carrier is provided, it is advantageous to arrange a structured insulation layer below the rewiring layer and lying on top of the circuit carrier. This insulation layer extends at least over the areas not covered by the semiconductor chips. reach the top of the circuit board. For manufacturing reasons, it is not always possible for the areas of the structured insulation layer to be flush with the side faces of the semiconductor chips. Rather, there can be negligible small ones . Spaces arise.
Insbesondere wenn zwischen den aktiven Oberseiten der Halbleiterchips und der Oberfläche des Schaltungsträgers bzw. der Oberfläche der Isolationsschicht ein Niveauunterschied besteht, ist es vorteilhaft, angrenzend an die Halbleiterchips Übergänge aus gummielastischem Material, insbesondere aus einem Elastomer vorzusehen. Diese Übergänge aus gummielastischem Material können dabei als zweite Isolationsschicht ausgebildet sein. Die Umverdrahtungen der Umverdrahtungsschicht liegen dann auf diesem gummielastischen Material auf und werden unter Vermeidung von Knicken von der aktiven Oberseite des Halbleiterchips auf die Oberseite des Schaltungsträgers bzw. auf die Oberseite der Isolationsschicht geführt. Durch das Vorsehen solcher zusätzlicher Übergänge wird eine robuste und zuverlässige Verdrahtung gewährleistet.In particular, if there is a level difference between the active upper sides of the semiconductor chips and the surface of the circuit carrier or the surface of the insulation layer, it is advantageous to provide transitions made of rubber-elastic material, in particular of an elastomer, adjacent to the semiconductor chips. These transitions made of rubber-elastic material can be designed as a second insulation layer. The rewirings of the rewiring layer then rest on this rubber-elastic material and are guided from the active top side of the semiconductor chip to the top side of the circuit carrier or to the top side of the insulation layer, avoiding kinks. Providing such additional transitions ensures robust and reliable wiring.
Wenn die Schichtdicke der Isolationsschicht - bzw. falls zwei aufeinander liegende Isolationsschichten vorgesehen werden - die Schichtdicke der beiden Isolationsschichten größer gleich der Summe aus der Höhe der Halbleiterchips und der Schichtdicke der KlebstoffSchicht ist, sind die Verdrahtungen de Umverdrahtungsschicht im wesentlichen planar ausgebildet. Dadurch ergibt sich eine noch zuverlässigere und robustere Verdrahtung, die insbesondere als Dünnfilmschaltung ausgebildet und mehrlagig sein kann. Die vorstehend beschriebene und nachfolgend in den Figuren 1 und 2 dargestellte Halbleiterchipanordnung 1 kann auch sinngemäß auf einer Kunststoff-Leiterplatte mit mehreren darauf angebrachten funktional weitgehend identischen Schaltungskomponenten realisiert werden. Die Schaltungskomponenten können dabei beliebiger Art sein und bspw. als Halbleiterchips bzw. ICs eines oder mehrerer Ball Grid Arrays oder Flachleiterrahmen- basierter Gehäuse vorliegen. Die Aufbringung der Schaltungskomponenten auf die Leiterplatten kann durch alle denkbaren Weisen erfolgen, bspw. durch Aufkleben mit isolierendem oder mit leitfähigem Klebstoff oder durch Auflöten. Dabei unterteilen sich die Schaltungskomponenten in erste und in zweite Schaltungskomponenten. Die zweiten Schaltungskomponenten weisen eine bezüglich der ersten Schaltungskomponenten wenigstens teilweise oder sogar vollkommen spiegelbildliche Anordnung von Kontaktflächen bzw. Kontaktanschlussflächen auf. Die Kontak- tierung der ersten und zweiten Schaltungskomponenten untereinander sowie mit den Leiterbahnen der Leiterplatte kann durch Drähte oder durch direktes Kontaktieren der Kontaktflächen der Halbleiterchips bzw. der Außenkontaktflachen der Schaltungskomponenten mit den Umverdrahtungslagen erfolgen. Dabei ergibt sich eine weitgehend kreuzungsfreie und zuverlässige Kontak- tierung, die mit geringem Verdrahtungsaufwand und somit einfach und kostengünstig herstellbar ist.If the layer thickness of the insulation layer - or if two insulation layers lying on top of one another are provided - the layer thickness of the two insulation layers is greater than or equal to the sum of the height of the semiconductor chips and the layer thickness of the adhesive layer, the wiring of the rewiring layer is essentially planar. This results in an even more reliable and robust wiring, which can be designed in particular as a thin-film circuit and can be multi-layered. The semiconductor chip arrangement 1 described above and shown below in FIGS. 1 and 2 can also be implemented analogously on a plastic circuit board with a plurality of functionally largely identical circuit components attached to it. The circuit components can be of any type and can be present, for example, as semiconductor chips or ICs of one or more ball grid arrays or leadframe-based housings. The circuit components can be applied to the printed circuit boards in all conceivable ways, for example by gluing with insulating or conductive glue or by soldering. The circuit components are divided into first and second circuit components. The second circuit components have an at least partially or even completely mirror-image arrangement of contact areas or contact connection areas with respect to the first circuit components. The contacting of the first and second circuit components with one another and with the conductor tracks of the circuit board can take place by wires or by direct contacting of the contact surfaces of the semiconductor chips or the external contact surfaces of the circuit components with the rewiring layers. This results in a largely crossing-free and reliable contact, which can be produced with little wiring effort and is therefore simple and inexpensive.
Die Erfindung betrifft auch ein elektronisches Bauteil, das einen oder mehrere Halbleiterchips aufweist, die mit ihrer passiven Rückseite mittels einer isolierenden oder leitenden Klebstoffschicht auf die Oberseite eines Schaltungsträgers aus Metall oder aus einer Legierung aufgebracht sind. Diese Halbleiterchips sind dünngeschliffen, so dass sie eine relativ geringe Höhe von weniger als 150 μm aufweisen. Neben und/oder zwischen den Halbleiterchips ist eine fotostrukturierte Isolationsschicht insbesondere aus Cardo, aus Bencocyclobuten oder aus Polyimid angeordnet, die sich über die Oberseite des Schaltungsträgers erstreckt und die Bereiche der Halbleiter-The invention also relates to an electronic component which has one or more semiconductor chips which are applied with their passive back by means of an insulating or conductive adhesive layer to the top of a circuit carrier made of metal or an alloy. These semiconductor chips are thinly ground so that they have a relatively low height of less than 150 μm. In addition to and / or A photo-structured insulation layer, in particular made of cardo, bencocyclobutene or polyimide, is arranged between the semiconductor chips and extends over the top of the circuit carrier and covers the areas of the semiconductor
( chips jeweils sowie die Sägestraßen freilässt. Unter Sägestraßen werden dabei diejenigen Bereiche zwischen den Bauteilen verstanden, in denen die elektronischen Bauteile später auseinander gesägt werden. Zwischen den Seitenflächen der Halbleiterchips und der fotostrukturierten Isolationsschicht sind fertigungsbedingt relativ gering dimensionierte Gräben angeordnet, die bspw. eine Breite von weniger als 100 μm aufweisen und oben mit einem isolierenden Material gefüllt sind.(Chips in each case and the sawing lines are left blank. Sawing lines are understood to mean those areas between the components in which the electronic components are later sawed apart. Between the side surfaces of the semiconductor chips and the photo-structured insulation layer, relatively small-dimensioned trenches are arranged for production reasons, for example one Have a width of less than 100 μm and are filled with an insulating material at the top.
Gemäß einem Grundgedanken der Erfindung entspricht die Schichtdicke der fotostrukturierten Isolationsschicht in etwa der Summe aus der Höhe der dünngeschliffenen Halbleiterchips und aus der Schichtdicke der unter den Halbleiterchips angeordneten KlebstoffSchicht . Leitungspfade wenigstens einer Umverdrahtungsschicht verlaufen auf der fotostrukturierten Isolationsschicht und/oder auf dem isolierenden Material der Gräben und/oder auf der Passivierungsschicht der aktiven Oberseite der Halbleiterchips und/oder auf der Sägestraße. Diese Leitungspfade verbinden die Kontaktflächen der Halbleiterchips und/oder die Außenkontaktflächen und/oder den Träger und damit ggf. die Chiprückseiten miteinander. Die Außenkontaktflächen sind dabei vorzugsweise auf der fotostrukturierten Isolationsschicht aufgebracht und tragen Außenkontakte die starr oder flexibel ausgebildet sein können.According to a basic idea of the invention, the layer thickness of the photo-structured insulation layer corresponds approximately to the sum of the height of the thin-ground semiconductor chips and the layer thickness of the adhesive layer arranged under the semiconductor chips. Conduction paths of at least one redistribution layer run on the photo-structured insulation layer and / or on the insulating material of the trenches and / or on the passivation layer of the active top side of the semiconductor chips and / or on the sawing road. These line paths connect the contact areas of the semiconductor chips and / or the external contact areas and / or the carrier and thus possibly the chip backs to one another. The external contact areas are preferably applied to the photo-structured insulation layer and carry external contacts which can be rigid or flexible.
Durch den erfindungsgemäßen Aufbau des elektronischen Bauteils ist sichergestellt, dass die Leitungspfade der Umverdrahtungs- Schicht bzw. der Umverdrahtungsschichten jeweils in einer Ebene verlaufen und jeweils sehr stabil ausgebildet sind.The construction of the electronic component according to the invention ensures that the line paths of the rewiring Layer or the rewiring layers each run in one plane and are each very stable.
Der Schaltungsträger kann dabei vorteilhafterweise so gewählt werden, dass sein Ausdehnungskoeffizient in etwa dem Ausdehnungskoeffizienten der Leiterplatte entspricht, auf dem das elektronische Bauteil später montiert wird. Solche thermischen Ausdehnungskoeffizienten betragen üblicherweise 11,3 bis 16,6 ppm/°K. Als Schaltungsträgermaterialien eignen sich dabei besonders Eisen-Chrom-Nickel-Legierungen, deren thermische Ausdehnungskoeffizienten zwischen 11,3 - 16,6 ppm/°K mit Hilfe von unterschiedlichen Eisen-, Chrom- und Nickel-Anteilen an den Ausdehnungskoeffizienten einer übergeordneten Leiterplatte angepasst werden können. Brüche, Risse und sonstige Beschädigungen, die bei TemperaturSchwankungen oder Erwärmungen in Folge von unterschiedlichen thermischen Ausdehnungskoeffizienten entstehen können, werden dadurch zuverlässig vermieden.The circuit carrier can advantageously be chosen so that its coefficient of expansion corresponds approximately to the coefficient of expansion of the printed circuit board on which the electronic component is later mounted. Such coefficients of thermal expansion are usually 11.3 to 16.6 ppm / ° K. Iron-chromium-nickel alloys are particularly suitable as circuit carrier materials, whose thermal expansion coefficients between 11.3 - 16.6 ppm / ° K are adapted to the expansion coefficients of a higher-level circuit board with the help of different iron, chromium and nickel components can. This reliably prevents breakage, cracks and other damage that can occur due to temperature fluctuations or heating as a result of different thermal expansion coefficients.
Gemäß einer Variante der Erfindung weist das isolierende Material der Gräben das Material der unter dem Halbleiterchip bzw. der unter den Halbleiterchips angeordneten isolierenden KlebstoffSchicht auf. Ein derartiges elektronisches Bauteil kann sehr kostengünstig hergestellt werden, zumal das Auffüllen der Gräben mit isolierendem Klebstoff zeitgleich mit dem Einsetzen der Halbleiterchips in die freien Bereiche der fotostrukturierten Isolationsschicht erfolgen kann.According to a variant of the invention, the insulating material of the trenches has the material of the insulating adhesive layer arranged under the semiconductor chip or under the semiconductor chips. Such an electronic component can be produced very inexpensively, especially since the trenches can be filled with insulating adhesive at the same time as the semiconductor chips are inserted into the free areas of the photo-structured insulation layer.
Gemäß einer weiteren Variante der Erfindung weist das isolierende Material der Gräben Bencocyclobuten, Polyimid oder Cardo auf, so dass der Halbleiterchip auch elektrisch leitend aufgeklebt werden kann und die Chiprückse'ite- somit geerdet wird. Wenn sich das isolierende Material der Gräben von dem Material der fotostrukturierten Isolationsschicht unterscheidet, so können in dem elektronischen Bauteil die Gräben und die daneben angeordneten Bereiche der fotostrukturierten Isolati- onsschicht besonders deutlich unterschieden werden. Auch wenn das isolierende Material der Gräben und der fotostrukturierten Isolationsschicht das gleiche ist, kann eine Grenzschicht zwischen den Randbereichen der fotostrukturierten Isolationsschicht und den Gräben festgestellt werden.According to another variant of the invention, the insulating material of the trenches Bencocyclobuten, polyimide, or Cardo, so that the semiconductor chip and electrically conductive can be glued and the Chiprückse 'iterated is thus grounded. If the insulating material of the trenches from the material of the photostructured insulation layer, the trenches and the areas of the photostructured insulation layer arranged next to it can be particularly clearly distinguished in the electronic component. Even if the insulating material of the trenches and the photo-structured insulation layer is the same, a boundary layer between the edge regions of the photo-structured isolation layer and the trenches can be determined.
Bei einem derartigen elektronischen Bauteil kann die Höhe des isolierenden Materials in den Gräben sehr genau an die Schichtdicke der fotostrukturierten Isolationsschicht und/oder an die Höhe des Halbleiterchips sowie an die Schichtdicke der unter den Halbleiterchips angeordneten KlebstoffSchicht ange- passt werden. Typischerweise erfolgt diese Anpassung im . Rahmen des Spin-Coating-Verfahrens.In the case of such an electronic component, the height of the insulating material in the trenches can be adapted very precisely to the layer thickness of the photo-structured insulation layer and / or to the height of the semiconductor chip and to the layer thickness of the adhesive layer arranged under the semiconductor chips. Typically, this adjustment takes place in the. Framework of the spin coating process.
Die Erfindung betrifft auch ein Verfahren zum Herstellen von elektronischen Bauteilen. Dabei wird zunächst ein scheibenförmiger oder rechteckiger Schaltungsträger insbesondere aus Metall, z.B. aus einer bereits oben beschriebenen Legierung hergestellt.The invention also relates to a method for producing electronic components. First, a disk-shaped or rectangular circuit carrier, in particular made of metal, e.g. made from an alloy already described above.
Dann werden Halbleiterchips bereitgestellt und auf eine Höhe von weniger als 150 μm dünngeschliffen. Dies wird z.B. durch "dicing before grinding" erreicht. Diese Halbleiterchips sind auf ihrer Oberseite üblicherweise mit einer Photoimid- Passivierung versehen.Then semiconductor chips are provided and thinly ground to a height of less than 150 μm. This is e.g. achieved by "dicing before grinding". These semiconductor chips are usually provided with a photoimide passivation on their upper side.
Auf eine Oberfläche des Schaltungsträgers wird nun eine Isolationsschicht aufgetragen. .Dieses Auftragen kann mittels eines Spin-Coating-Verfahrens erfolgen, bei dem eine gleichmäßige und durchgehende Beschichtung der Oberfläche des Schaltungsträgers mit einer glatten und ebenen Oberflächenbeschaffenheit erreicht wird. Mit einem geeigneten Photoimid lassen sich relativ große Schichtdicken der Isolationsschicht im Bereich von bis zu 150μm erzielen. Dabei können mit Cardo Schichtdicken von bis zu 150μm, mit Polyimid Schichtdicken von bis zu 30μm und mit Bencocyclobuten Schichtdicken von bis zu 50μm erreicht werden. Die Schichtdicke der aufzutragenden Isolationsschicht ist dabei erfindungsgemäß so einzustellen, dass sie in etwa der Summe aus der Höhe des bzw. der dünngeschliffenen Halbleiterchips und aus der Schichtdicke der zur Befestigung der Halbleiterchips auf dem Schaltungsträger aufzubringenden Klebeschicht entspricht. Solche Klebeschichten können dabei bspw. eine Schichtdicke von 20μm annehmen.An insulation layer is now applied to a surface of the circuit carrier. This application can be carried out by means of a spin coating process, in which a uniform and continuous coating of the surface of the circuit carrier is achieved with a smooth and flat surface texture. With a suitable photoimide, relatively large layer thicknesses of up to 150 μm can be achieved. Cardo layer thicknesses of up to 150μm, polyimide layer thicknesses of up to 30μm and bencocyclobutene layer thicknesses of up to 50μm can be achieved. According to the invention, the layer thickness of the insulation layer to be applied is to be set such that it corresponds approximately to the sum of the height of the thin-ground semiconductor chip or chips and the layer thickness of the adhesive layer to be applied to the circuit carrier for fastening the semiconductor chips. Such adhesive layers can, for example, assume a layer thickness of 20 μm.
Die Isolationsschicht wird .nun derart fotostrukturiert, dass Vertiefungen in der Isolationsschicht bzw. freie Bereiche auf dem Schaltungsträger für die aufzubringenden Halbleiterchips und für die Sägestraßen entstehen. Die freien Bereiche sind in der Praxis häufig nur geringfügig größer ausgebildet als die Grundfläche der Halbleiterchips.The insulation layer will . now photo-structured in such a way that depressions in the insulation layer or free areas on the circuit carrier for the semiconductor chips to be applied and for the sawing lines are created. In practice, the free areas are often only slightly larger than the base area of the semiconductor chips.
Die dünngeschliffenen Halbleiterchips werden anschließend mittels der Klebeschicht koplanar mit ihrer Rückseite auf die Oberseite des Schaltungsträgers aufgebracht bzw. eingesetzt, und zwar in die durch die Fotostrukturierung entstandenen freien Bereiche der Isolationsschicht. Für die Klebeschicht empfiehlt sich dabei ein isolierender Klebstoff, sofern dieser die Gräben vollständig auffüllen soll.The thin-ground semiconductor chips are then coplanarly applied or inserted with their rear side onto the upper side of the circuit carrier by means of the adhesive layer, specifically in the free areas of the insulation layer created by the photo-structuring. An insulating adhesive is recommended for the adhesive layer if it is to completely fill the trenches.
Die dabei entstehenden, fertigungsbedingt relativ gering dimensionierten Gräben zwischen den Seitenflächen der Halblei- terchips und der fotostrukturierten Isolationsschicht werden anschließend oder schon beim Aufbringen der Halbleiterchips mit einem isolierenden Material aufgefüllt, sodass eine im wesentlich durchgängige, planare Oberfläche des elektronischen Bauteils entsteht. Auf diese Oberfläche werden im darauffolgenden Verfahrensschritt beliebige Leitungspfade wenigstens einer Umverdrahtungsschicht aufgebracht, welche die Kontaktflächen der Halbleiterchips miteinander, mit Außenkontaktflächen sowie mit dem Träger verbinden können. Prinzipiell können in diesem Verfahrensschritt beliebig viele Umverdrahtungs- schichten aufgebracht werden.The resulting trenches, which are relatively small in size due to the manufacturing process, between the side surfaces of the semi-conductor The terchips and the photo-structured insulation layer are then filled with an insulating material or already when the semiconductor chips are applied, so that an essentially continuous, planar surface of the electronic component is produced. In the subsequent process step, any line paths of at least one rewiring layer are applied to this surface, which can connect the contact areas of the semiconductor chips to one another, to external contact areas and to the carrier. In principle, any number of rewiring layers can be applied in this process step.
Auf die Außenkontaktflächen werden schließlich Außenkontakte aufgebracht. Das erfindungsgemäße Bauteil eignet sich für das Aufbringen' von allen denkbaren festen, starren oder flexiblen, elastischen Außenkontakten, wie sie bspw. in der DE 100 16 132 AI beschrieben sind. Es können auch beliebige Kombinationen oder Mischformen von solchen Außenkontakten verwendet werden.Finally, external contacts are applied to the external contact surfaces. The component according to the invention is suitable for the application 'of all conceivable solid, rigid or flexible, resilient outer contacts, as for example., In DE 100 16 132 AI are described. Any combinations or mixed forms of such external contacts can also be used.
Es ist vorteilhaft, wenn die Außenkontakte nicht über den Halbleiterchips, sondern besser auf den zwischen oder neben den Halbleiterchips liegenden Bereichen der Isolationsschicht aufgebracht werden. Die Halbleiterchips haben nämlich einen anderen Ausdehnungskoeffizienten als die Leiterplatte, mit der sie über die Außenkontakte verbunden werden, was zu Beschädigungen der Außenkontakte oder des elektrischen Bauteils führen kann. Wenn die Außenkontakte über den Halbleiterchips angebracht werden, so ist darauf zu achten, dass die Außenkontakte nicht zu weit vom Schwerpunkt des Halbleiterchips weg angeordnet werden, um Beschädigungen vorzubeugen. Schließlich wird der Schaltungsträger in der Sägestraße jeweils an den Außenrändern der Multichipmodulpositionen in einzelne Multichipmodule zersägt.It is advantageous if the external contacts are not applied over the semiconductor chips, but rather better on the regions of the insulation layer lying between or next to the semiconductor chips. The semiconductor chips have a different expansion coefficient than the circuit board to which they are connected via the external contacts, which can lead to damage to the external contacts or the electrical component. If the external contacts are placed over the semiconductor chips, it must be ensured that the external contacts are not arranged too far from the center of gravity of the semiconductor chip to prevent damage. Finally, the circuit carrier in the sawing road is sawn into individual multichip modules at the outer edges of the multichip module positions.
Mit diesem Verfahren können Halbleiterchips sehr zuverlässig, flach und platzsparend zu elektronischen Bauteilen verarbeitet werden. Das erfindungsgemäße Verfahren ermöglicht auch den Einsatz von besonders robusten Schaltungsträgern aus Metall oder aus Legierungen, was die Stabilität der erfindungsgemäß hergestellten elektronischen Bauteile erhöht.With this method, semiconductor chips can be processed into electronic components in a very reliable, flat and space-saving manner. The method according to the invention also enables the use of particularly robust circuit carriers made of metal or alloys, which increases the stability of the electronic components produced according to the invention.
Gemäß einem Grundgedanken dieses Verfahrens liegen die Oberseite der Halbleiterchips auf dem gleichen Niveau wie die Oberseiten der Isolationsschicht, wodurch sichergestellt ist, dass von den Leitungspfaden der Umverdrahtungsschicht bzw. der Umverdrahtungsschichten kein Niveauunterschied bewältigt zu werden braucht. Vielmehr verlaufen die Leitungspfade im wesentlichen waagerecht, wodurch eine besonders zuverlässige und stabile Verdrahtung erreicht wird. Eine Mehrlagigkeit kann dadurch sehr vorteilhaft umgesetzt werden.According to a basic idea of this method, the upper side of the semiconductor chips are at the same level as the upper sides of the insulation layer, which ensures that no difference in level needs to be managed by the line paths of the redistribution layer or the redistribution layers. Rather, the line paths run essentially horizontally, as a result of which particularly reliable and stable wiring is achieved. A multilayer can thus be implemented very advantageously.
Gemäß einer ersten besonders zuverlässigen Variante des be- • schriebenen Verfahrens werden die Gräben zwischen den Seitenflächen der Halbleiterchips und der fotostrukturierten Isolationsschicht durch das Aufbringen und durch das Fotostrukturieren einer weiteren Isolationsschicht aufgefüllt, was den Einsatz von Leitklebern ermöglicht. Durch das Fotostrukturieren wird dabei sichergestellt, dass die Kontaktflächen der Halbleiterchips frei zugänglich bleiben.According to a first particularly reliable variant of the method described, the trenches between the side faces of the semiconductor chips and the photo-structured insulation layer are filled by applying and by photo-structuring a further insulation layer, which enables the use of conductive adhesives. Photo structuring ensures that the contact surfaces of the semiconductor chips remain freely accessible.
Diese weitere Isolationsschicht weist ebenfalls ein Photoimid, insbesondere Polyimid, Bencocyclobuten oder Cardo auf und kann ebenfalls durch ein Spin-Coating Verfahren auf das elektronische Bauteil aufgetragen werden.This further insulation layer also has a photoimide, in particular polyimide, bencocyclobutene or cardo, and can can also be applied to the electronic component by a spin coating process.
Gemäß einer zweiten Variante des beschriebenen Verfahrens werden die Gräben zwischen den Seitenflächen der Halbleiterchips und der fotostrukturierten Isolationsschicht durch den insbesondere isolierenden Klebstoff kapillarisch aufgefüllt. Dabei ist die Klebstoffmenge, die zum Aufbringen pro Halbleiterchip auf den Schaltungsträger verwendet wird, so zu bemessen, dass die Summe aus dem Volumen der Klebstof menge und aus dem Volumen des Halbleiterchips in etwa dem Volumen je eines -freien Bereichs der fotostrukturierten Isolationsschicht entspricht. In der Praxis wird mit leichtem Überschuss gearbeitet.According to a second variant of the method described, the trenches between the side surfaces of the semiconductor chips and the photo-structured insulation layer are filled capillary by the, in particular, insulating adhesive. The amount of adhesive used to apply each semiconductor chip to the circuit carrier is to be dimensioned such that the sum of the volume of the amount of adhesive and the volume of the semiconductor chip corresponds approximately to the volume of a free region of the photo-structured insulation layer. In practice, a slight excess is used.
Der Klebstoff füllt die Gräben auf und sorgt dafür, dass die • Oberseite des elektronischen Bauteils im wesentlichen planar und durchgängig ausgebildet ist. Ein zusätzlicher Verfahrensschritt zum Schließen der Gräben kann so kostengünstigerweise eingespart werden.The adhesive fills the trenches and ensures that the • top of the electronic component is substantially planar and continuous. An additional process step for closing the trenches can thus be saved inexpensively.
Die vorstehend beschriebenen Verfahren zum Herstellen von elektronischen Bauteilen können auch dazu verwendet werden, ein Multichipmodul mit einer vorstehend beschriebenen Anordnung von ersten und zweiten Halbleiterchips herzustellen. Dabei werden die ersten und zweiten Halbleiterchips zunächst auf eine Höhe von weniger als 150 μm dünngeschliffen und anschließend derart' in freie Bereiche der fotostrukturierten Isolationsschicht aufgebracht, dass diejenigen ihrer Ränder einander gegenüberliegen, die jeweils eine wenigstens teilweise übereinstimmende Anordnung von Kontaktflächen aufweisen. Beim Aufbringen der Umverdrahtungsschicht bzw. der Umverdrahtungsschichten werden die Leitungspfade derart ausgebildet, dass jeweils gegenüberliegende Kontaktflächen miteinander verbunden werden und auch die Außenkontakte mit den Kontaktflächen des bzw. der Halbleiterchips in Verbindung stehen und dass der Träger somit geerdet wird.The methods described above for producing electronic components can also be used to produce a multichip module with an arrangement of first and second semiconductor chips described above. The first and second semiconductor chips are first ground thin microns to a level of less than 150, then such a 'is applied to free areas of the photo-structured insulating layer that those of its edges opposite to each other, each having an at least partially matching arrangement of contact areas. When the redistribution layer or the redistribution layers are applied, the line paths are formed in such a way that in each case opposite contact surfaces are connected to one another and also the external contacts are connected to the contact surfaces of the semiconductor chip or chips and that the carrier is thus grounded.
Dadurch können beliebige Umverdrahtungsschichten aufgebracht werden und der Verdrahtungsaufwand deutlich reduziert werden. Es ist oft möglich, nur mit einer Verdrahtungsschicht das gesamte elektronische Bauteil zu konnektieren. Auf das Vorsehen einer zweiten Verdrahtungsschicht kann dabei kostensparender- weise verzichtet werden.As a result, any rewiring layers can be applied and the wiring effort can be significantly reduced. It is often possible to connect the entire electronic component with just one wiring layer. The provision of a second wiring layer can be dispensed with in a cost-saving manner.
Die Erfindung ist in den Zeichnungen anhand eines Ausführungsbeispiels näher veranschaulicht.The invention is illustrated in more detail in the drawings using an exemplary embodiment.
Figur 1 zeigt eine Draufsicht auf eine Halbleiterchipanordnung mit in Zeilen und in Spalten angeordneten Halbleiterchips,FIG. 1 shows a plan view of a semiconductor chip arrangement with semiconductor chips arranged in rows and in columns,
Figur 2 zeigt eine schematische Darstellung einer Draufsicht auf eine erste Halbleiterchipverdrahtung sowie auf eine zweite Halbleiterchipverdrahtung eines vergrößerten 2x2-Ausschnitts der in Figur 1 dargestellten HalbleiterChipanordnung,FIG. 2 shows a schematic illustration of a top view of a first semiconductor chip wiring and of a second semiconductor chip wiring of an enlarged 2x2 section of the semiconductor chip arrangement shown in FIG. 1,
Figur 3 zeigt ein drahtgebondetes erstes Multichipmodul mit der in Figur 1 gezeigten Halbleiterchipanordnung im Querschnitt,FIG. 3 shows a wire-bonded first multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section,
Figur 4 zeigt ein in Flipchip-Technologie hergestelltes zweites Multichipmodul mit der in Figur 1 gezeigten Halbleiterchipanordnung im Querschnitt,FIG. 4 shows a cross section of a second multichip module produced using flip-chip technology with the semiconductor chip arrangement shown in FIG. 1,
Figur 5 zeigt ein drittes Multichipmodul mit der in Figur 1 gezeigten Halbleiterchipanordnung im Querschnitt, Figur 6 zeigt ein viertes Multichipmodul mit der in Figur 1 gezeigten Halbleiterchipanordnung im Querschnitt,FIG. 5 shows a third multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section, FIG. 6 shows a fourth multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section,
Figur 7 zeigt ein fünftes Multichipmodul mit der in Figur 1 gezeigten Halbleiterchipanordnung im Querschnitt,FIG. 7 shows a fifth multichip module with the semiconductor chip arrangement shown in FIG. 1 in cross section,
Figur 8 zeigt ein elektronisches Bauteil im Querschnitt.Figure 8 shows an electronic component in cross section.
Figur 1 zeigt eine Draufsicht auf eine Halbleiterchipanordnung 1 mit in Zeilen und in Spalten angeordneten Halbleiterchips. Dabei sind jeweils die aktiven Oberseiten der Halbleiterchips betrachtet.FIG. 1 shows a plan view of a semiconductor chip arrangement 1 with semiconductor chips arranged in rows and in columns. The active top sides of the semiconductor chips are considered in each case.
Zur Vereinheitlichung der Begriffe "nebeneinander", "hintereinander", "übereinander" und "aufeinander" ist neben der Halbleiterchipanordnung 1 ein Achsenkreuz mit den Koordinatenachsen x, y und z dargestellt. Der Begriff "nebeneinander" wird dabei in Bezug auf die x-Achse, der Begriff "hintereinander" in Bezug auf die y-Achse und die Begriffe "übereinander" und "aufeinander" werden in Bezug auf die z-Achse verwendet. Diese sinngemäße Verwendung dieser Begriffe bezieht sich auf die Figuren 1 und 2.In order to standardize the terms “side by side”, “one behind the other”, “one above the other” and “one on top of the other”, an axis cross with the coordinate axes x, y and z is shown in addition to the semiconductor chip arrangement 1. The term "side by side" is used in relation to the x-axis, the term "in series" in relation to the y-axis and the terms "one above the other" and "on top of each other" are used in relation to the z-axis. This analogous use of these terms relates to FIGS. 1 and 2.
Die exemplarische Halbleiterchipanordnung 1 ist als quadratische 4x4-Matrix aufgebaut. Wie aus Figur 1 ersichtlich ist, können erfindungsgemäße Halbleiterchipanordnungen auch als 2x1-, 2x2- oder 3x3-Matrizen oder als beliebig große derartige Anordnungen vorliegen. Allgemein ist die Größe der erfindungsgemäßen Halbleiterchipanordnung durch J.,J beschreibbar, wobei i als i=l,...,n und j in Abhängigkeit von i als j (i) =1, ... , ι definiert sind.The exemplary semiconductor chip arrangement 1 is constructed as a square 4x4 matrix. As can be seen from FIG. 1, semiconductor chip arrangements according to the invention can also be in the form of 2x1, 2x2 or 3x3 matrices or in any desired size. In general, the size of the semiconductor chip arrangement according to the invention can be described by J. , J, where i is defined as i = 1, ..., n and j as a function of i as j (i) = 1, ..., ι.
Die Halbleiterchipanordnung 1 umfasst 16 Halbleiterchips, die sich in acht erste Halbleiterchips 2 und in acht zweite Halb- leiterchips 3 unterteilen. Die ersten Halbleiterchips 2 sowie die zweiten Halbleiterchips 3 sind dabei abwechselnd neben- und hintereinander angeordnet, wodurch sich ein schachbrettartiges Muster ergibt. Erste Halbleiterchips 2 bilden jeweils die linke vordere sowie die rechte hintere Ecke der Halbleiterchipanordnung 1. Zweite Halbleiterchips 3 bilden jeweils die linke hintere sowie die rechte vordere Ecke der Halbleiterchipanordnung 1.The semiconductor chip arrangement 1 comprises 16 semiconductor chips, which are divided into eight first semiconductor chips 2 and eight second half divide the conductor chips 3. The first semiconductor chips 2 and the second semiconductor chips 3 are alternately arranged side by side and one behind the other, which results in a checkerboard-like pattern. First semiconductor chips 2 each form the left front and the right rear corner of the semiconductor chip arrangement 1. Second semiconductor chips 3 each form the left rear and the right front corner of the semiconductor chip arrangement 1.
Die kreisförmigen, ovalen, rechteckförmigen und rautenförmigen Symbole verdeutlichen die Geometrie und die Spiegelung der ersten Halbleiterchips 2 und der zweiten Halbleiterchips 3. In Figur 1 sind zu diesem Zweck auch die Halbleiterchipecken A, B, C und D der Halbleiterchips 2, 3 eingezeichnet.The circular, oval, rectangular and diamond-shaped symbols illustrate the geometry and the reflection of the first semiconductor chips 2 and the second semiconductor chips 3. In FIG. 1, the semiconductor chip corners A, B, C and D of the semiconductor chips 2, 3 are also shown for this purpose.
Bei einer Betrachtung der Reihenfolge der Halbleiterchipecken A, B, C und D und der kreisförmigen, der ovalen, der rechteckförmigen und der rautenförmigen Symbole wird deutlich, dass bei den ersten Halbleiterchips 2 eine Uhrzeiger-sinngemäße Reihenfolge A-B-C-D und bei den zweiten Halbleiterchips 3 einen Gegenuhrzeiger-sinngemäße Anordnung D-C-B-A der Halbleiterchipecken vorliegt. Es liegen sich somit jeweils gleiche, eine spiegelsymmetrische Anordnung von Kontaktflächen aufweisende Ränder der ersten Halbleiterchips 2 und der zweiten Halbleiterchips 3 einander gegenüber.When looking at the order of the semiconductor chip corners A, B, C and D and the circular, oval, rectangular and diamond-shaped symbols, it becomes clear that for the first semiconductor chips 2 a sequence analogous to the clock hand ABCD and for the second semiconductor chips 3 a counterclockwise pointer - Appropriate arrangement DCBA of the semiconductor chip corners is present. The edges of the first semiconductor chips 2 and of the second semiconductor chips 3, which have a mirror-symmetrical arrangement of contact surfaces, are thus located opposite one another.
Die in den Zeilen 2 und 4 der Halbleiterchipanordnung 1 angeordneten Halbleiterchips 2, 3 entsprechen vollkommen den in den Zeilen 1 und 3 angeordneten Halbleiterchips 2, 3, wobei die in den Zeilen 2 und 4 angeordneten Halbleiterchips 2, 3 jeweils um 180° in der x-y Ebene gedreht angeordnet sind. Durch die Halbleiterchipanordnung 1 ist gewährleistet, dass die jeweils einander gegenüberliegenden Kanten der ersten Halbleiterchips 2 und der zweiten Halbleiterchips 3 jeweils übereinstimmen. Diese jeweils übereinstimmenden Kanten der Halbleiterchips 2, 3 sind mittels in Figur 1 durch Pfeile dargestellte Busse 4 verbunden. Durch die jeweils übereinstimmende Anordnung von auf gegenüberliegenden Kanten befindlichen Kontaktflächen ist sichergestellt, dass die Verdrahtungen der Busse 4 sehr kurz bemessen sein können und dass Kreuzungen, Vias und lange Führungen von Verdrahtungen vermieden werden.The semiconductor chips 2, 3 arranged in lines 2 and 4 of the semiconductor chip arrangement 1 correspond completely to the semiconductor chips 2, 3 arranged in lines 1 and 3, the semiconductor chips 2, 3 arranged in lines 2 and 4 each being 180 ° in the xy Level rotated are arranged. The semiconductor chip arrangement 1 ensures that the mutually opposite edges of the first semiconductor chips 2 and the second semiconductor chips 3 match each other. These respectively matching edges of the semiconductor chips 2, 3 are connected by means of buses 4 represented by arrows in FIG. 1. The corresponding arrangement of contact surfaces on opposite edges ensures that the wiring of the buses 4 can be of very short dimensions and that crossings, vias and long routings of wiring are avoided.
Bei der Halbleiterchipanordnung 1 fällt weiterhin auf, dass ihre äußeren Ränder jeweils von den Kanten A-B sowie B-C der Halbleiterchips 2, 3 gebildet werden. Die Kanten A-D sowie C-D bilden jeweils interne Kanten der Halbleiterchipanordnung 1. Dementsprechend ist bei dem Entwurf der Halbleiterchips 2, 3 darauf zu achten, dass Kontaktflächen für die externe Kommunikation am besten an den Kanten A-B und B-C angeordnet werden und dass sich Kontaktflächen für die interne Kommunikation der Halbleiterchips 2, 3 überwiegend an den Kanten A-D sowie C-D befinden.In the semiconductor chip arrangement 1, it is also noticeable that its outer edges are each formed by the edges A-B and B-C of the semiconductor chips 2, 3. The edges AD and CD each form internal edges of the semiconductor chip arrangement 1. Accordingly, when designing the semiconductor chips 2, 3, care must be taken that contact surfaces for the external communication are best arranged on the edges AB and BC and that contact surfaces for the internal Communication of the semiconductor chips 2, 3 are mainly located on the edges AD and CD.
Bei Halbleiterchipanordnungen mit anderen Dimensionen können sich die Kontaktflächen für die externe sowie für die interne Kommunikation auch an anderen Kanten befinden, wie sich bspw. aus einer Betrachtung der in Figur 1 gezeigten 2xl-Matrix ergibt, bei der die Kanten A-B, B-C und C-D außen und lediglich die Kanten A-D innen liegen.In the case of semiconductor chip arrangements with other dimensions, the contact areas for the external and for the internal communication can also be located on other edges, as can be seen, for example, from a consideration of the 2 × 1 matrix shown in FIG. 1, in which the edges AB, BC and CD are on the outside and only the edges AD are inside.
Quer durch die erste Reihe der Halbleiterchips 2, 3 der Halbleiterchipanordnung 1 verläuft eine Schnittlinie Q-Q. Die folgenden Figuren 3-7 umfassen Querschnittszeichnungen, bei denen die Halbleiterchipanordnung 1 entlang dieser Schnittlinie Q-Q von hinten betrachtet dargestellt ist.A cut line QQ runs through the first row of semiconductor chips 2, 3 of semiconductor chip arrangement 1. The following Figures 3-7 include cross-sectional drawings in which the semiconductor chip arrangement 1 is shown along this section line QQ viewed from behind.
Figur 2 zeigt eine schematische Darstellung einer Draufsicht auf eine erste Halbleiterchipverdrahtung 11 sowie auf eine zweite Halbleiterchipverdrahtung 12 eines vergrößerten 2x2- Ausschnitts der Halbleiterchipanordnung 1. Dieser 2x2-Aus- schnitt wird durch die mittleren vier Halbleiterchips 2, 3 in den oberen beiden Zeilen der Halbleiterchipanordnung 1 gebildet .FIG. 2 shows a schematic illustration of a top view of a first semiconductor chip wiring 11 and of a second semiconductor chip wiring 12 of an enlarged 2x2 section of the semiconductor chip arrangement 1. This 2x2 section is shown by the middle four semiconductor chips 2, 3 in the upper two rows of the semiconductor chip arrangement 1 formed.
Die erste Halbleiterchipverdrahtung 11 kann bspw. bei gebonde- ten Halbleiterchips oder bei Leadframe- bzw. Flachleiterrah- men-basierten Bauteilen, insbesondere bei Quad Fiat Packages angewendet werden.The first semiconductor chip wiring 11 can be used, for example, in the case of bonded semiconductor chips or in the case of components based on leadframe or leadframe, in particular in quad fiat packages.
Die erste Halbleiterchipverdrahtung 11 zeigt jeweils an den Rändern der aktiven Oberseiten der Halbleiterchips 2,3 gleichmäßig angeordnete Kontaktflächen A1-A16, wobei sich an jedem Rand fünf Kontaktflächen A1-A5, A5-A9, A9-A13 und A13-A1 befinden. Die Kontaktflächen A1-A16 sind bei den ersten Halbleiterchips 2 im Uhrzeigersinn und bei den zweiten Halbleiterchips 3 im Gegenuhrzeigersinn an den Rändern der aktiven Oberseiten angeordnet. Die an jeweils gegenüberliegenden Rändern angeordneten Kontaktflächen A5-A13 sind jeweils durch erste Verdrahtungen 110 miteinander verbunden.The first semiconductor chip wiring 11 shows contact areas A1-A16 which are arranged uniformly on the edges of the active upper sides of the semiconductor chips 2, 3, five contact areas A1-A5, A5-A9, A9-A13 and A13-A1 being located on each edge. The contact areas A1-A16 are arranged clockwise in the first semiconductor chips 2 and counterclockwise in the second semiconductor chips 3 on the edges of the active upper sides. The contact surfaces A5-A13 arranged on opposite edges are connected to each other by first wirings 110.
Die zweite Halbleiterchipverdrahtung 12 eignet sich bspw. für die Umsetzung mittels Halbleiterchips in Flipchip-Technologie und mittels Ball Grid Arrays . Die zweite Halbleiterchipverdrahtung 12 stellt eine Umsetzung der erfindungsgemäßen Verdrahtung in Flipchip-Technologie dar. Die Umsetzung der erfin- dungsgemäßen Verdrahtung als Ball Grid Array weicht nur geringfügig von der in Figur 2 beschriebenen zweiten Halbleiterchipverdrahtung 12 ab.The second semiconductor chip wiring 12 is suitable, for example, for implementation using semiconductor chips in flip-chip technology and using ball grid arrays. The second semiconductor chip wiring 12 represents a conversion of the wiring according to the invention into flip-chip technology. wiring according to the invention as a ball grid array differs only slightly from the second semiconductor chip wiring 12 described in FIG.
Die zweite Halbleiterchipverdrahtung 12 zeigt Kontaktflächen A1-A5, B1-B5, C1-C5, D1-D5 und E1-E5, die sich in Figur 2 in einer 5x5-Matrix über die aktiven Oberseiten der Halbleiterchips 2,3 verteilen. Dabei sind die Kontaktflächen A1-A5, Bl- B5, C1-C5, D1-D5 und E1-E5 der zweiten Halbleiterchips 3 spiegelsymmetrisch zu den Kontaktflächen A1-A5, B1-B5, C1-C5, Dl- D5 und E1-E5 der ersteh Halbleiterchips 2 angeordnet. Bei der zweiten Halbleiterchipverdrahtung 12 sind nicht nur die einander direkt gegenüberliegenden Kontaktflächen B5, C5, D5, E2, E3, E4-und E5 an den Rändern der Halbleiterchips 2,3, sondern auch die in den jeweils daneben- bzw. dahinterliegenden Reihen oder Spalten angeordneten Kontaktflächen B4, C4, D2, D3 und D4 mittels zweiten Verdrahtungen 120 miteinander verbunden.The second semiconductor chip wiring 12 shows contact areas A1-A5, B1-B5, C1-C5, D1-D5 and E1-E5, which in FIG. 2 are distributed in a 5 × 5 matrix over the active top sides of the semiconductor chips 2, 3. The contact areas A1-A5, B1-B5, C1-C5, D1-D5 and E1-E5 of the second semiconductor chips 3 are mirror-symmetrical to the contact areas A1-A5, B1-B5, C1-C5, Dl-D5 and E1-E5 the first semiconductor chips 2 are arranged. In the case of the second semiconductor chip wiring 12, not only are the directly opposite contact areas B5, C5, D5, E2, E3, E4 and E5 at the edges of the semiconductor chips 2, 3, but also those in the rows or columns lying next to or behind them arranged contact areas B4, C4, D2, D3 and D4 connected to one another by means of second wirings 120.
Figur 3 zeigt ein mittels Bondtechnologie hergestelltes erstes Multichipmodul 5 mit der Halbleiterchipanordnung 1 im Querschnitt Q-Q. Die Anordnung der Kontaktflächen A1-A16 des ersten Multichipmoduls 5 entspricht der Darstellung der ersten Halbleiterchipverdrahtung 11 in Figur 2.FIG. 3 shows a first multichip module 5 produced by means of bonding technology with the semiconductor chip arrangement 1 in cross section Q-Q. The arrangement of the contact areas A1-A16 of the first multichip module 5 corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2.
In Figur 3 ist ebenfalls ein Achsenkreuz gezeigt, mit Hilfe dessen der Gebrauch der Begriffe "nebeneinander", "hintereinander", "aufeinander" und "übereinander" vereinheitlicht wird. Der Begriff "nebeneinander" wird nämlich bezogen auf die x- Ächse, der Begriff "hintereinander" bezogen auf die y-Achse und die Begriffe "aufeinander" und "übereinander" werden bezogen auf die z-Achse gebraucht. Die sinngemäße Verwendung dieser Begriffe bezieht sich -auf die nachfolgenden Figuren 3-7. Das erste Multichipmodul- 5 umfasst ein Schaltungssubstrat 51, das bspw. Laminat, insbesondere FR/BT IV aufweist. Die Halbleiterchips 2, 3 sind mit ihren passiven Rückseiten auf die Oberseite dieses Schaltungssubstrats 51 aufgebracht, insbesondere aufgeklebt. Die Darstellung der Klebeschicht zwischen den passiven Rückseiten der Halbleiterchips 2, 3, die oft auf Masse bzw. Ground gelegt sind, und die Darstellung der Oberseite des Schaltungssubstrats 51 sind dabei in Figur 3 weggelassen.FIG. 3 also shows an axis cross, with the aid of which the use of the terms “next to one another”, “behind one another”, “on top of each other” and “above one another” is standardized. The term "next to each other" is used in relation to the x-axis, the term "in succession" in relation to the y-axis and the terms "on top of each other" and "one above the other" are used in relation to the z-axis. The appropriate use of these terms refers to the following Figures 3-7. The first multichip module 5 comprises a circuit substrate 51 which, for example, has laminate, in particular FR / BT IV. The passive rear sides of the semiconductor chips 2, 3 are applied, in particular glued, to the upper side of this circuit substrate 51. The representation of the adhesive layer between the passive rear sides of the semiconductor chips 2, 3, which are often placed on ground, and the representation of the upper side of the circuit substrate 51 are omitted in FIG. 3.
Das Schaltungssubstrat 51 weist randseitig erste Durchführungen 53 aus Metall auf, die sich von Kontaktanschlussflächen 52 auf der Oberseite des Schaltungssubstrats 51 nach unten durch das Schaltungssubstrat 51 erstrecken. An die ersten Durchführungen 53 schließen sich an der Unterseite des Schaltungssubstrats 51 höckerförmige erste Außenkontakte 54 an, mit Hilfe derer das erste Multichipmodul 5 mit anderen elektronischen Bauteilen verbunden werden kann.The circuit substrate 51 has first leadthroughs 53 made of metal on the edge, which extend downward through the circuit substrate 51 from contact connection areas 52 on the upper side of the circuit substrate 51. The first bushings 53 are followed by bump-shaped first external contacts 54 on the underside of the circuit substrate 51, by means of which the first multichip module 5 can be connected to other electronic components.
In der Darstellung in Figur 3 sind die Kontaktflächen AI und A5 auf den aktiven Oberseiten der Halbleiterchips 2, 3 besonders gut zu sehen. Die Verdrahtung der Kontaktflächen untereinander sowie der Kontaktflächen mit den Kontaktanschlussflächen 52 auf dem Schaltungssubstrat 51 sind beim ersten Multichipmodul 5 mittels Bondtechnologie realisiert. Dabei sind sehr kurze erste Bondverbindungen 55 vorgesehen, die jeweils die Kontaktflächen von nebeneinander liegenden ersten Halbleiterchips 2 und zweiten Halbleiterchips 3 miteinander verbinden. In Figur 3 sind hier beispielhaft die Kontaktflächen AI und A5 dargestellt. Ferner sind zweite Bondverbindungen 56 vorgesehen, die an den äußeren Rändern der Halbleiterchipanordnung 1 liegende Kontaktflächen mit den Kontaktanschlussflä- chen 52 des Schaltungssubstrats 51 verbinden und so eine externe Kontaktierung sämtlicher Halbleiterchips 2, 3 des ersten Multichipmoduls 5 ermöglichen. In Figur 3 sind die zweiten Bondverbindungen 56 von den Kontaktflächen AI zu den Kontaktanschlussflächen 52 gezeigt.The contact areas AI and A5 on the active top sides of the semiconductor chips 2, 3 can be seen particularly well in the illustration in FIG. The wiring of the contact areas with one another and the contact areas with the contact connection areas 52 on the circuit substrate 51 are realized in the first multichip module 5 by means of bonding technology. Very short first bond connections 55 are provided, each of which connects the contact areas of adjacent first semiconductor chips 2 and second semiconductor chips 3 to one another. In Figure 3, the contact surfaces AI and A5 are shown as an example. Furthermore, second bond connections 56 are provided, which contact areas located on the outer edges of the semiconductor chip arrangement 1 with the contact connection areas. Chen 52 connect the circuit substrate 51 and thus allow external contacting of all semiconductor chips 2, 3 of the first multichip module 5. FIG. 3 shows the second bond connections 56 from the contact areas AI to the contact connection areas 52.
Das erste Multichipmodul 5 ist so mit einer ersten Kunststoffverkapselung 57 versehen, dass die Halbleiterchips 2, 3, die Bondverbindungen 55, 56 und die Kontaktanschlussflächen 52 vollständig von der Kunststoffmasse eingehüllt sind.The first multichip module 5 is provided with a first plastic encapsulation 57 such that the semiconductor chips 2, 3, the bond connections 55, 56 and the contact connection areas 52 are completely enveloped by the plastic compound.
Figur 4 zeigt ein mittels Flipchip-Technologie hergestelltes zweites Multichipmodul 6 mit der Halbleiterchipanordnung 1 im Querschnitt Q-Q. Die Anordnung der Kontaktflächen A1-E5 des zweiten Multichipmoduls 6 entspricht der Darstellung der zweiten Halbleiterchipverdrahtung 12 in Figur 2.FIG. 4 shows a second multichip module 6 produced using flip-chip technology with the semiconductor chip arrangement 1 in cross section Q-Q. The arrangement of the contact areas A1-E5 of the second multichip module 6 corresponds to the representation of the second semiconductor chip wiring 12 in FIG. 2.
Das zweite Multichipmodul 6 umfasst eine Hauptplatine 61, die insbesondere Kunststoff aufweist. Randseitig an der Hauptplatine 61 verlaufen leitende, insbesondere metallische zweite Durchführungen 64 durch die Hauptplatine 61. An diese zweiten Durchführungen 64 schließen' sich auf der Oberseite der Hauptplatine 61 höckerförmige zweite Außenkontakte 65 an.The second multichip module 6 comprises a main circuit board 61, which in particular has plastic. On the edge side on the main board 61 extending conducting, in particular metallic second passages 64 through the main circuit board 61. On this second guides 64 close 'to the top of the motherboard 61 hump-shaped second external contacts 65 on.
An der Unterseite der Hauptplatine 61 liegen in einer Umver- drahtungsebene angeordnete Metallverdrahtungen 62 auf der Hauptplatine 61 auf. Die Metallverdrahtungen 62 stehen dabei mit den zweiten Durchführungen 64 in Verbindung und dienen der Kontaktierung der Halbleiterchips 2, 3 untereinander sowie nach außen. Die Metallverdrahtungen 62 müssen nicht wie in Figur 4 gezeigt, in einer Umverdrahtungsebene liegen. Es können auch mehrere übereinander angeordnete Umverdrahtungsebenen vorgesehen sein.On the underside of the main board 61, metal wirings 62 are arranged on the main board 61 in a rewiring level. The metal wirings 62 are connected to the second bushings 64 and are used for contacting the semiconductor chips 2, 3 with one another and with the outside. The metal wiring 62 does not have to lie in a rewiring plane as shown in FIG. 4. It can a plurality of rewiring levels arranged one above the other can also be provided.
Die Halbleiterchips 2, 3 sind unterhalb der Hauptplatine 61 • angeordnet und mit ihren aktiven Oberseiten zu der Unterseite der Hauptplatine 61 hin ausgerichtet. Mittels Flipchip-Kontakten 63 sind die Kontaktflächen 21, 31 mit den Metallverdrahtungen 62 verbunden. Die Halbleiterchips 2 und 3, die Metallverdrahtungen 62 sowie die Flipchip-Kontakte 63 sind optional vollständig von einer zweiten Kunststoffverkapselung 66 umhüllt.The semiconductor chips 2, 3 are arranged below the main board 61 and are aligned with their active upper sides towards the underside of the main board 61. The contact surfaces 21, 31 are connected to the metal wirings 62 by means of flipchip contacts 63. The semiconductor chips 2 and 3, the metal wiring 62 and the flipchip contacts 63 are optionally completely encased in a second plastic encapsulation 66.
Die Metallverdrahtungen 62 gliedern sich dabei in solche Metallverdrahtungen 62, die jeweils gegenüberliegende Kontaktflächen miteinander verbinden und in Metallverdrahtungen 62, welche die sonstigen auf der Halbleiterchipanordnung 1 gelegenen Kontaktflächen zu den zweiten Durchführungen 64 leiten. In Figur 4 sind diejenigen Metallverdrahtungen 62 zu sehen, welche die gegenüberliegenden Kontaktflächen AI und A5 miteinander verbinden und welche die Kontaktflächen AI mit den zweiten Durchführungen 64 verbinden. Die Metallverdrahtungen 62 sind sehr kurz ausgebildet und einfach realisierbar, zumal sich die jeweils zu verbindenden Kontaktflächen der Halbleiterchips 2, 3 gegenüberliegen.The metal wirings 62 are subdivided into metal wirings 62 which connect opposing contact areas to one another and metal wirings 62 which conduct the other contact areas located on the semiconductor chip arrangement 1 to the second bushings 64. FIG. 4 shows those metal wirings 62 which connect the opposing contact areas AI and A5 to one another and which connect the contact areas AI to the second bushings 64. The metal wirings 62 are very short and can be easily implemented, especially since the contact surfaces of the semiconductor chips 2, 3 to be connected are opposite each other.
Durch den erfindungs'gemäßen Einsatz der fotostrukturierten Verdrahtung können die zweiten Außenkontakte 65 sowohl randseitig als auch mittig, insbesondere über den Zentralbereichen der Halbleiterchips 2, 3 angeordnet sein. Dadurch ergibt sich eine besonders platzsparende Gestaltung des zweiten Multichipmoduls 6. Figur 5 zeigt ein drittes Multichipmodul 7 mit der Halbleiterchipanordnung 1 im Querschnitt Q-Q. Die Anordnung der Kontaktflächen AI-AI6 des dritten Multichipmoduls 7 entspricht der Darstellung der ersteh Halbleiterchipverdrahtung 11 in Figur 2. Das auch als Universal Package bezeichnete dritte Multichipmodul 7 ist mittels genau einer direkten Umverdrahtungsschicht elektrisch kontaktiert. Für andere hier nicht gezeigte Multichipmodule kann auch eine Umverdrahtung mittels mehreren Umverdrahtungsschichten vorgesehen werden.By the Invention 'proper use of the photo-structured wiring, the second external contacts 65 may be arranged both at the edge 3 and in the middle, in particular on the central regions of the semiconductor chips 2,. This results in a particularly space-saving design of the second multichip module 6. FIG. 5 shows a third multichip module 7 with the semiconductor chip arrangement 1 in cross section QQ. The arrangement of the contact areas AI-AI6 of the third multichip module 7 corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2. The third multichip module 7, also referred to as a universal package, is electrically contacted by means of exactly one direct rewiring layer. For other multichip modules (not shown here), rewiring by means of a plurality of rewiring layers can also be provided.
Die Halbleiterchips 2, 3 sind in Figur 5 mit ihren aktiven Oberseiten nach oben ausgerichtet dargestellt. Die passiven Rückseiten sowie die Seitenflächen, nicht aber die aktiven Oberseiten der Halbleiterchips 2, 3 sind von einer Kunststoffmasse, insbesondere von einem Epoxidharz umschlossen, die bzw. das einen Kunststoffträger 71 für die Halbleiterchips 2, 3 bildet. Der Kunststoffträger 71 ist dabei so ausgebildet, dass seine Oberseite zwischen und neben den Halbleiterchips 2, 3 auf gleichem Niveau mit den aktiven Oberseiten der Halbleiterchips 2, 3 oder geringfügig höher als die aktiven Oberseiten der Halbleiterchips 2, 3 liegt.The semiconductor chips 2, 3 are shown in FIG. 5 with their active upper sides oriented upwards. The passive rear sides and the side surfaces, but not the active top sides of the semiconductor chips 2, 3 are enclosed by a plastic compound, in particular by an epoxy resin, which forms a plastic carrier 71 for the semiconductor chips 2, 3. The plastic carrier 71 is designed such that its top side lies between and next to the semiconductor chips 2, 3 at the same level as the active top sides of the semiconductor chips 2, 3 or slightly higher than the active top sides of the semiconductor chips 2, 3.
Auf die Oberseite der Halbleiterchips 2, 3 ist eine strukturierte Polyimidschicht 72 aufgebracht, die nur die Kontaktflächen 21, 31 auf den aktiven Oberseiten der Halbleiterchips 2, 3 freilässt. Funktionstüchtige Multichipmodule sind auch ohne eine solche strukturierte Polyimidschicht 72 realisierbar. Die in Figur 5 gezeigte Polyimidschicht 72 kann auch derart fotostrukturiert sein, dass sie sich nur über die aktiven Oberseiten der Halbleiterchips 2, 3 erstreckt und die 'zwischen oder neben den Halbleiterchips 2, 3 liegenden Bereiche des Kunst- stoffträgers 71 freilässt. Erste Umverdrahtungen 73 und zweite Umverdrahtungen 74 der Umverdrahtungsschicht sind dabei auf die strukturierte Polyimidschicht 72 aufgebracht. Die ersten Umverdrahtungen 73 verbinden die einzelnen Halbleiterchips 2, 3 miteinander. Die zweiten Umverdrahtungen 74 konnektieren die am Rand der Halbleiterchipanordnung 1 gelegenen Kontaktflächen mit dritten Außenkontakten 75, die nach oben ragen und auf den zweiten Umverdrahtungen 74 aufliegen. Die ersten und zweiten Umverdrahtungen 73, 74 verlaufen bei dieser Ausführungsform der Erfindung im wesentlichen planar und können mehrlagig ausgebildet sein.A structured polyimide layer 72 is applied to the upper side of the semiconductor chips 2, 3, which leaves only the contact areas 21, 31 free on the active upper sides of the semiconductor chips 2, 3. Functional multichip modules can also be implemented without such a structured polyimide layer 72. The polyimide layer 72 shown in Figure 5 can also be photo structured such that it extends only over the active top sides of the semiconductor chips 2, 3 and the 'leaves free between or adjacent to the semiconductor chips 2, 3 lying areas of the plastic carrier 71st First redistributions 73 and second redistributions 74 of the redistribution layer are applied to the structured polyimide layer 72. The first rewirings 73 connect the individual semiconductor chips 2, 3 to one another. The second rewirings 74 connect the contact areas located at the edge of the semiconductor chip arrangement 1 to third external contacts 75, which protrude upwards and rest on the second rewirings 74. In this embodiment of the invention, the first and second rewirings 73, 74 are essentially planar and can be constructed in multiple layers.
Durch die erfindungsgemäße Halbleiterchipanordnung 1 und durch die dadurch bedingten sehr kurzen und einfach realisierbaren ersten und zweiten Umverdrahtungen 73, 74 ist es möglich, sämtliche Umverdrahtungen 73, 74 des dritten Multichipmoduls 7 in einer einzigen Umverdrahtungsschicht zu realisieren. Dadurch ergibt sich eine schnellere und kostensparendere Produktionsmöglichkeit von solchen Multichipmodulen.The semiconductor chip arrangement 1 according to the invention and the resulting very short and easily realizable first and second rewirings 73, 74 make it possible to implement all rewirings 73, 74 of the third multichip module 7 in a single rewiring layer. This results in a faster and more cost-effective way of producing such multichip modules.
Figur 6 zeigt ein viertes Multichipmodul 7b mit der Halbleiterchipanordnung 1 im Querschnitt Q-Q. Die Anordnung der Kontaktflächen AI-AI6 des vierten Multichipmoduls 7b entspricht der Darstellung der ersten Halbleiterchipverdrahtung 11 in Figur 2.FIG. 6 shows a fourth multichip module 7b with the semiconductor chip arrangement 1 in cross section Q-Q. The arrangement of the contact areas AI-AI6 of the fourth multichip module 7b corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2.
Das vierte Multichipmodul 7b entspricht in vielen Punkten dem dritten Multichipmodul 7 aus Figur 5, wobei die Halbleiterchips 2, 3 nicht von einem Kunststoffträger 71 umschlossen sind, sondern mit ihren passiven Rückseiten auf einem tempera- tur- und mechanisch stabilen und ebenen Träger, im Ausführungsbeispiel auf einer Trägerplatte 76 aus Metall oder aus Silizium aufgebracht bzw. aufgeklebt sind. Die Halbleiterchips 2, 3 haben üblicherweise eine Höhe von weniger als 150 μm.The fourth multichip module 7b corresponds in many points to the third multichip module 7 from FIG. 5, the semiconductor chips 2, 3 not being enclosed by a plastic carrier 71, but with their passive rear sides on a temperature and mechanically stable and flat carrier, in the exemplary embodiment on a carrier plate 76 made of metal or Silicon are applied or glued. The semiconductor chips 2, 3 usually have a height of less than 150 μm.
Auf der Trägerplatte 76 ist eine Photoimidschicht 77 aufgebracht, welche die Seiten der Halbleiterchips 2, 3 einschließt und auf der die strukturierte Polyimidschicht 72 aufliegt. Diese Photoimidschicht 77 weist einen fotostrukturierbaren Isolator, bspw. CARDU auf. Somit sind zwei isolierende Schichten übereinander angeordnet, nämlich die strukturierte Polyimidschicht 72 und die Photoimidschicht 77. Die Höhe dieser beiden Schichten 72, 77 sollte insgesamt mindestens so groß sein wie die Höhe der Halbleiterchips 2, 3 und der darunter angeordneten, in Figur 6 nicht gezeigten KlebstoffSchicht .A photoimide layer 77 is applied to the carrier plate 76, which encloses the sides of the semiconductor chips 2, 3 and on which the structured polyimide layer 72 rests. This photoimide layer 77 has a photo-structurable insulator, for example CARDU. Thus, two insulating layers are arranged one above the other, namely the structured polyimide layer 72 and the photoimide layer 77. The height of these two layers 72, 77 should overall be at least as large as the height of the semiconductor chips 2, 3 and those arranged below, not shown in FIG. 6 Adhesive layer.
Figur 7 zeigt ein fünftes Multichipmodul 8 mit der Halbleiterchipanordnung 1 im Querschnitt Q-Q. Die Anordnung der Kontaktflächen AI-AI6 des fünftes Multichipmoduls 8 entspricht der Darstellung der ersten Halbleiterchipverdrahtung 11 in Figur 2.FIG. 7 shows a fifth multichip module 8 with the semiconductor chip arrangement 1 in cross section Q-Q. The arrangement of the contact areas AI-AI6 of the fifth multichip module 8 corresponds to the representation of the first semiconductor chip wiring 11 in FIG. 2.
Das fünfte Multichipmodul 8 ist auf einem zu unterst angeordneten ersten Schaltungsträger 81 aufgebaut, der insbesondere Metall aufweist. Die Halbleiterchips 2, 3 sind mit ihrer passiven Rückseite auf der Oberseite des ersten Schaltungsträgers 81 befestigt. Diese Befestigung ist in Figur 5 mittels einer strukturierten ersten Klebstoffschicht 82 umgesetzt. Zwischen den Halbleiterchips 2, 3 sowie in den Randbereichen des vierten Multichipmoduls 8 befindet sich eine erste fotostrukturierte Isolationsschicht 83 auf der Oberseite des ersten Schaltungsträgers 81. In Figur 5 ist diese fotostruktürierte erste Isolationsschicht 83 so dargestellt, dass sie bündig mit den Seitenflächen der Halbleiterchips 2, 3 abschließt. Die in Figur 7 idealisiert dargestellte erste fotostrukturierte Isolationsschicht 83 ist dabei in der Praxis zumeist so ausgebildet, dass sie nicht vollständig bis zu den Seitenflächen der Halbleiterchips 2, 3 verläuft.The fifth multichip module 8 is constructed on a bottom-mounted first circuit carrier 81, which in particular has metal. The semiconductor chips 2, 3 are attached with their passive rear side to the top of the first circuit carrier 81. This attachment is implemented in FIG. 5 by means of a structured first adhesive layer 82. Between the semiconductor chips 2, 3 and in the edge regions of the fourth multichip module 8 there is a first photostructured insulation layer 83 on the top of the first circuit carrier 81. This photostructured first insulation layer 83 is shown in FIG. 5 in such a way that it is flush with completes the side faces of the semiconductor chips 2, 3. In practice, the first photo-structured insulation layer 83, which is idealized in FIG. 7, is usually designed in such a way that it does not extend completely to the side surfaces of the semiconductor chips 2, 3.
Zur Gewährleistung eines nicht abrupten, sondern kontinuierlichen Niveauübergangs von der aktiven Oberseite der Halbleiterchips 2, 3 zu der ersten fotostrukturierten Isolationsschicht 83 sind insbesondere aus einem Elastomer gefertigte gummielastische Übergänge 84 an den Randseiten der Halbleiterchips 2, 3 vorgesehen.To ensure a non-abrupt, but continuous level transition from the active upper side of the semiconductor chips 2, 3 to the first photo-structured insulation layer 83, rubber-elastic transitions 84 made of an elastomer are provided on the edge sides of the semiconductor chips 2, 3.
Auf den nicht von den Übergängen 84 bedeckten Bereichen der ersten fotostrukturierten Isolationsschicht 83 sowie auf den Übergängen 84 selbst verlaufen dritte und vierte Leitungspfade 85, 86 aus Metall. Die dritten Leitungspfade 85 verbinden dabei einander gegenüberliegende Kontaktflächen der ersten und zweiten Halbleiterchips 2, 3. Die vierten Leitungspfade 86 verbinden die an den Rändern der Halbleiterchipanordnung 1 gelegenen Kontaktflächen mit vierten Außenkontakten 87, die auf in Randbereichen des vierten Multichipmoduls 8 angeordneten Außenkontaktflächen 88 aufsetzen. Diese vierten Außenkontakte 87 ragen dabei nach oben deutlich über die aktiven Oberseiten der Halbleiterchips 2, 3 hinaus.Third and fourth metal conduction paths 85, 86 run on the areas of the first photo-structured insulation layer 83 not covered by the transitions 84 and on the transitions 84 themselves. The third line paths 85 connect mutually opposite contact areas of the first and second semiconductor chips 2, 3. The fourth line paths 86 connect the contact areas located on the edges of the semiconductor chip arrangement 1 to fourth external contacts 87, which are placed on external contact areas 88 arranged in edge regions of the fourth multichip module 8. These fourth external contacts 87 protrude significantly above the active top sides of the semiconductor chips 2, 3.
Figur 8 zeigt ein elektronisches Bauteil 9 im Querschnitt. Das elektronische Bauteil 9 umfasst einen zweiten Schaltungsträger 91 aus einer Eisen-Chrom-Nickel-Legierung, auf dessen Oberfläche ein erster dünngeschliffener Halbleiterchip 92 sowie ein zweiter dünngeschliffener Halbleiterchip 93 mit ihren passiven Rückseiten mittels zweiten Klebstoffsehichten 95 auf- gebracht sind. Die dünngeschliffenen Halbleiterchips 92, 93 weisen eine Höhe von 120 um und die zweiten Klebstoffschichten 95 eine Schichtdicke -von 20 μm auf. Auf den aktiven Oberseite der dünngeschliffenen Halbleiterchips 92, 93 sind Kontaktflächen 94 und in Figur 8 nicht näher gekennzeichnete Bereiche einer Photoi id-Passivierung vorgesehen, sofern nicht über die gesamte Oberfläche des elektronischen Bauteils 9 pas- siviert wird.Figure 8 shows an electronic component 9 in cross section. The electronic component 9 comprises a second circuit carrier 91 made of an iron-chromium-nickel alloy, on the surface of which a first thin-ground semiconductor chip 92 and a second thin-ground semiconductor chip 93 with their passive rear sides by means of second adhesive layers 95 are brought. The thinly ground semiconductor chips 92, 93 have a height of 120 μm and the second adhesive layers 95 have a layer thickness of 20 μm. On the active upper side of the thinly ground semiconductor chips 92, 93, contact areas 94 and areas of a photo-passivation not shown in FIG. 8 are provided, unless passivation is carried out over the entire surface of the electronic component 9.
Zwischen und neben den dünngeschliffenen Halbleiterchips 92, 93 ist eine zweite fotostrukturierte Isolationsschicht 96 angeordnet, die jeweils auf der linken und auf der rechten Seite mit dem zweiten Schaltungsträger 91 bündig abschließt. Die zweite fotostrukturierte Isolationsschicht 96 weist Cardo auf und hat im vorliegenden Ausführungsbeispiel eine Schichtdicke von 140 μm. Zwischen den Randseiten der dünngeschliffenen Halbleiterchips 92, 93 und den jeweils daneben angeordneten Randbereichen der zweiten fotostrukturierten Isolationsschicht 96 sind Gräben 97 ausgebildet, die im vorliegenden Ausführungsbeispiel jeweils eine Breite von 50 μm haben und sich bis zu der Oberfläche des zweiten Schaltungsträgers 91 nach unten erstrecken.A second photostructured insulation layer 96 is arranged between and next to the thinly ground semiconductor chips 92, 93, each of which is flush with the second circuit carrier 91 on the left and on the right side. Cardo has the second photo-structured insulation layer 96 and has a layer thickness of 140 μm in the present exemplary embodiment. Trenches 97 are formed between the edge sides of the thinly ground semiconductor chips 92, 93 and the edge regions of the second photostructured insulation layer 96 which are arranged next to each other and each have a width of 50 μm in the present exemplary embodiment and extend down to the surface of the second circuit carrier 91.
In dem in Figur 8 gezeigten Ausführungsbeispiel sind die Gräben 97 mittels eines Füllmaterials 98 vollständig gefüllt. Die Oberflächen der zweiten fotostrukturierten Isolationsschicht 96 und des Füllmaterials 98 der Gräben 97 liegen auf einer Ebene mit den aktiven Oberseiten der dünngeschliffenen Halbleiterchips 92, 93. Dabei kann das die Gräben 97 füllende Füllmaterial 98 auch leichte Ausbuchtungen nach oben aufweisen. In dem in Figur 8 gezeigten Ausführungsbeispiel ist das Füllmaterial 98 aus einem Photoimid gebildet.In the exemplary embodiment shown in FIG. 8, the trenches 97 are completely filled by means of a filling material 98. The surfaces of the second photo-structured insulation layer 96 and the filling material 98 of the trenches 97 lie on one level with the active upper sides of the thin-ground semiconductor chips 92, 93. The filling material 98 filling the trenches 97 can also have slight bulges upwards. In the exemplary embodiment shown in FIG. 8, the filling material 98 is formed from a photoimide.
In einem weiteren hier nicht gezeigten Ausführungsbeispiel kann es sich bei dem Füllmaterial 98 der Gräben 97 auch um den isolierenden Klebstoff der zweiten Klebstoffschichten 95 handeln, der beim Einsetzen der dünngeschliffenen Halbleiterchips 92, 93 die Gräben 97 füllt.In a further exemplary embodiment, not shown here, the filling material 98 of the trenches 97 can also be the insulating adhesive of the second adhesive layers 95, which fills the trenches 97 when the thin-ground semiconductor chips 92, 93 are inserted.
Auf den Oberflächen des Füllmaterials 98 der Gräben 97 und auf den Oberflächen der zweiten fotostrukturierten Isolationsschicht 96 verlaufen fünfte Leitungspfade 99, welche die Kontaktflächen 94 der dünngeschliffenen Halbleiterchips 92. 93 sowohl miteinander als auch mit Außenkontakten 101 verbinden, die auf in Randbereichen der Oberseite der zweiten fotostrukturierten Isolationsschicht 96 gelegenen Außenkontaktflächen 100 aufgebracht sind. Die fünften Leitungspfade 99 können dabei auch über die aktiven Oberseiten der dünngeschliffenen Halbleiterchips 92, 93 verlaufen, zumal diese mit der Photoi- mid-Passivierung versehen sind.Fifth conductive paths 99 run on the surfaces of the filler material 98 of the trenches 97 and on the surfaces of the second photo-structured insulation layer 96, which connect the contact surfaces 94 of the thin-ground semiconductor chips 92.93 both to one another and to external contacts 101, which also open in edge regions of the top of the second photostructured insulation layer 96 external contact surfaces 100 are applied. The fifth line paths 99 can also run over the active top sides of the thin-ground semiconductor chips 92, 93, especially since these are provided with the photoimide passivation.
Bei der Herstellung des elektronischen Bauteils 9 wird zunächst der zweite Schaltungsträger 91 bereitgestellt. Dann wird die Isolationsschicht 96 auf den zweiten Schaltungsträger 91 aufgebracht und so fotostrukturiert, dass freie Bereiche für die Aufnahme der dünngeschliffenen Halbleiterchips 92, 93 sowie in Figur 8 nicht gezeigte Sägestraßen zwischen dem elektronischen Bauteil 9 und benachbarten, in Figur 8 ebenfalls nicht gezeigten elektronischen Bauteilen entstehen.When the electronic component 9 is manufactured, the second circuit carrier 91 is first provided. Then the insulation layer 96 is applied to the second circuit carrier 91 and photo-structured in such a way that free areas for receiving the thin-ground semiconductor chips 92, 93 as well as sawing lines (not shown in FIG. 8) between the electronic component 9 and adjacent electronic components (also not shown in FIG. 8) arise.
Die Halbleiterchips 92, 93 werden zunächst dünngeschliffen. Dieses Verfahren ist dem Fachmann bekannt und braucht hier nicht weiter erläutert zu werden. Anschließend werden die dünngeschliffenen Halbleiterchips 92, 93 in die freien Bereiche der zweiten fotostrukturierten Isolationsschicht 96 eingesetzt und gleichzeitig mittels der zweiten Klebstoffschichten 95 mit dem zweiten Schaltungsträger 91 verbunden. Diese Klebstoffschichten 95 können dabei auch leitend ausgebildet sein.The semiconductor chips 92, 93 are first thinly ground. This method is known to the person skilled in the art and is required here not to be explained further. The thinly ground semiconductor chips 92, 93 are then inserted into the free areas of the second photo-structured insulation layer 96 and at the same time connected to the second circuit carrier 91 by means of the second adhesive layers 95. These adhesive layers 95 can also be made conductive.
Anschließend wird eine weitere in Figur 8 nicht explizit gezeigte Isolationsschicht auf das elektronische Bauteil 9 aufgebracht und so fotostrukturiert, dass nur die Kontakte 94 und die Sägestraße frei bleiben und dass die Gräben 97 gefüllt werden.A further insulation layer, which is not explicitly shown in FIG. 8, is then applied to the electronic component 9 and photostructured in such a way that only the contacts 94 and the sawing road remain free and that the trenches 97 are filled.
In einer in Figur 8 nicht gezeigten Variante des elektronischen Bauteils 9 wird beim Einsetzen der dünngeschliffenen Halbleiterchips 92, 93 in die freien Bereiche der zweiten fotostrukturierten Isolationsschicht 96 exakt so viel isolierender Klebstoff bereitgestellt, dass der Klebstoff nicht nur zweite Klebstoffschichten 95 mit einer Schichtdicke von 20μm bildet, welche die dünngeschliffenen Halbleiterchips 92, 93 mit ihrer passiven Rückseite auf dem zweiten Schaltungsträger 91 befestigen, sondern dass dieser Klebstoff auch die Gräben 97 vollständig kapillarisch auffüllt.In a variant of the electronic component 9 (not shown in FIG. 8), when the thin-ground semiconductor chips 92, 93 are inserted into the free areas of the second photo-structured insulation layer 96, exactly as much insulating adhesive is provided that the adhesive does not only have second adhesive layers 95 with a layer thickness of 20 μm forms, which attach the thinly ground semiconductor chips 92, 93 with their passive back on the second circuit carrier 91, but that this adhesive also fills the trenches 97 completely capillary.
In einem nächsten Verfahrensschritt werden die fünften Leitungspfade 99 aufgebracht, die auch den Schaltungsträger 91 über die Sägestraße erden können. Schließlich werden noch Außenkontakte 101 auf die Außenkontaktflächen 100 aufgesetzt, um das elektronische Bauteil 9 bspw. mit einer übergeordneten Leiterplatte konnektieren zu können. In a next process step, the fifth line paths 99 are applied, which can also ground the circuit carrier 91 via the saw road. Finally, external contacts 101 are placed on the external contact surfaces 100 in order to be able to connect the electronic component 9 to a higher-level printed circuit board, for example.

Claims

AnsprücheExpectations
1. Multichipmodul mit wenigstens einem ersten insbesondere gehäusten Halbleiterchip (2) sowie mit wenigstens einem insbesondere gehäusten zweiten Halbleiterchip (3) , wobei die Halbleiterchips (2, 3) koplanar auf oder in einem Trägermedium (51; 61; 71; 76; 81) angeordnet sind und jeweils im wesentlichen übereinstimmende Bauelemente und jeweils auf ihren aktiven Oberseiten angeordnete Kontaktflächen (A1-A16; A1-E5) aufweisen, wobei wenigstens ein zweiter Halbleiterchip (3) eine in bezug zu einem ersten Halbleiterchip (2) wenigstens teilweise spiegelbildliche Anordnung von Kontaktflächen (A1-A16; A1-E5) aufweist, wobei wenigstens ein erster Halbleiterchip (2) und wenigstens ein zweiter Halbleiterchip (3) so neben- und/oder hintereinander angeordnet sind, dass diejenigen ihrer Ränder einander gegenüberliegen, die jeweils eine wenigstens teilweise übereinstimmende Anordnung von Kontaktflächen (A1-A16; A1-E5) aufweisen, wobei sich erste Verdrahtungen (55; 62; 73; 85) zwischen jeweils gegenüberliegenden Kontaktflächen (A1-A16; A1-E5) erstrecken und wobei sich zweite Verdrahtungen (56, 53; 62, 64; 74; 86) von Kontaktflächen (A1-A16; A1-E5) der Halbleiterchips (2, 3) zu Außenkontakten (54; 65; 75; 87) des Multichipmoduls (5; 6; 7; 7b; 8) erstrecken.1. Multichip module with at least one first semiconductor chip (2) in particular, and with at least one second semiconductor chip (3) in particular, the semiconductor chips (2, 3) coplanar on or in a carrier medium (51; 61; 71; 76; 81) are arranged and each have essentially matching components and contact surfaces (A1-A16; A1-E5) arranged on their active upper sides, at least one second semiconductor chip (3) having an arrangement which is at least partially mirror-inverted in relation to a first semiconductor chip (2) Has contact surfaces (A1-A16; A1-E5), at least one first semiconductor chip (2) and at least one second semiconductor chip (3) being arranged side by side and / or one behind the other such that those of their edges are opposite one another, each one at least partially have the same arrangement of contact surfaces (A1-A16; A1-E5), with first wiring (55; 62; 73; 85) between each ils opposite contact surfaces (A1-A16; A1-E5) and wherein second wirings (56, 53; 62, 64; 74; 86) extend from contact areas (A1-A16; A1-E5) of the semiconductor chips (2, 3) to external contacts (54; 65; 75; 87) of the multichip module (5; 6; 7; 7b; 8).
2. Multichipmodul nach Anspruch 1, dadurch gekennzeichnet, dass zu je einem ersten Halbleiterchip (2) genau ein zweiter Halbleiterchip (3) vorgesehen ist, der eine in bezug zu dem ersten Halbleiterchip (2) wenigstens teilweise spie- gelbildliche Anordnung von Kontaktflächen aufweist (Al- A16; A1-E5) .2. Multichip module according to claim 1, characterized in that for each first semiconductor chip (2) exactly one second semiconductor chip (3) is provided, which is at least partially mirrored in relation to the first semiconductor chip (2). has a gel-like arrangement of contact surfaces (Al-A16; A1-E5).
3. Multichipmodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die ersten Halbleiterchips (2) und die zweiten Halbleiterchips (3) so abwechselnd nebeneinander und/oder hintereinander angeordnet sind, dass sie ein im wesentlichen schachbrettartiges Muster, insbesondere ein quadratisches schachbrettartiges Muster bilden.3. Multichip module according to claim 1 or 2, characterized in that the first semiconductor chips (2) and the second semiconductor chips (3) are arranged alternately side by side and / or one behind the other that they form an essentially checkerboard-like pattern, in particular a square checkerboard-like pattern ,
4. Multichipmodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass wenigstens ein zweiter Halbleiterchip (3) eine in bezug zu einem ersten Halbleiterchip (2) wenigstens teilweise spiegelbildliche Anordnung von Bauelementen, insbesondere von aktiven Bauelementen aufweist.4. Multichip module according to one of claims 1 to 3, characterized in that at least one second semiconductor chip (3) has an at least partially mirror-image arrangement of components, in particular active components, with respect to a first semiconductor chip (2).
5. Multichipmodul nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Versorgungsleitungen und/oder die Erdungsleitungen spiegelinvariant angeordnet sind.5. Multichip module according to one of claims 1 to 4, characterized in that the supply lines and / or the grounding lines are arranged with mirror invariance.
6. Multichipmodul nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Trägermedium (51; 61; 71; 76; 81) als Schaltungssubstrat (51) ausgebildet ist, das an seiner ersten Oberseite Kontaktanschlussflächen (52) aufweist, die insbesondere über Durchführungen (53) mit insbesondere auf der zweiten Oberseite des Schaltungssubstrats (51) angeordneten Außenkontakten (54) verbunden sind, wobei die Halbleiterchips (2, 3) mit ihren passiven Rückseiten auf der ersten Ober- seite des Schaltungssubstrat (51) aufgebracht, insbesondere aufgeklebt sind, wobei die ersten Verdrahtungen (55) als erste Bondverbindungen (55) und Teile der zweiten Verdrahtungen (56, 53) als zweite Bondverbindungen (56) ausgeführt sind, wobei die zweiten Bondverbindungen (56) Kontaktflächen (A1-A16) mit den Kontaktanschlussflächen (52) verbinden und wobei die Halbleiterchips (2, 3) sowie die ersten und zweiten Bondverbindungen (55, 56) in einer Kunststoffmasse (57) eingehüllt sind.6. Multichip module according to one of claims 1 to 5, characterized in that the carrier medium (51; 61; 71; 76; 81) is designed as a circuit substrate (51) which has contact connection surfaces (52) on its first upper side, in particular via Feedthroughs (53) are connected to external contacts (54) arranged in particular on the second upper side of the circuit substrate (51), the semiconductor chips (2, 3) with their passive rear sides on the first upper side. side of the circuit substrate (51) are applied, in particular glued, the first wirings (55) being designed as first bonding connections (55) and parts of the second wirings (56, 53) being designed as second bonding connections (56), the second bonding connections (56 ) Connect contact areas (A1-A16) to the contact connection areas (52) and the semiconductor chips (2, 3) and the first and second bond connections (55, 56) are encased in a plastic compound (57).
7. Multichipmodul nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Trägermedium (51; 61; 71; 76; 81) als Hauptplatine (61) ausgebildet ist, auf deren den aktiven Oberseiten der Halbleiterchips (2, 3) zugewandter erster Oberseite Metallverdrahtungen (62) wenigstens einer Umverdrahtungsschicht angeordnet sind, die insbesondere über Durchführungen (64) mit insbesondere auf der zweiten Oberseite der Hauptplatine (61) angeordneten Außenkontakten (65) verbunden sind, wobei die Kontaktflächen (A1-E5) der Halbleiterchips (2, 3) über Flipchip-Kontakte (63) mit den Metallverdrahtungen (62) verbunden sind, wobei ferner eine Kunststoffmasse (66) vorgesehen ist, welche die Halbleiterchips (2, 3) sowie die erste Oberseite der Hauptplatine (61) mit den Metallverdrahtungen (62) und mit den Flipchip-Kontakten (63) einhüllt.7. Multichip module according to one of claims 1 to 5, characterized in that the carrier medium (51; 61; 71; 76; 81) is designed as a main circuit board (61), on the active top of which the semiconductor chips (2, 3) facing first Metal wirings (62) of at least one rewiring layer are arranged, which are connected in particular via bushings (64) to external contacts (65) arranged in particular on the second top side of the main circuit board (61), the contact surfaces (A1-E5) of the semiconductor chips (2, 3) are connected to the metal wirings (62) via flipchip contacts (63), a plastic compound (66) also being provided, which contains the semiconductor chips (2, 3) and the first upper side of the main circuit board (61) with the metal wirings (62 ) and envelops with the flipchip contacts (63).
8. Multichipmodul nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Trägermedium (51; 61; 71; 76; 81) durch eine Kunststoffmasse (71) gebildet wird, welche die Halbleiterchips (2, 3) so einschließt, dass ihre aktiven Oberseiten frei bleiben, wobei sich eine strukturierte Isolationsschicht, insbesondere aus Polyimid (PI) oder aus Benzocyclobuten (BCB) so über die aktiven Oberseiten der Halbleiterchips (2, 3) sowie über die zwischen und/oder neben den Halbleiterchips (2, 3) angeordneten Bereiche der Oberseite der Kunststoffmasse (71) erstreckt, dass die Kontaktflächen (21, 31) der Halbleiterchips (2, 3) frei bleiben, wobei wenigstens teilweise auf der strukturierten Isolationsschicht angeordnete erste Umverdrahtungen (73) jeweils gegenüberliegende Kontaktflächen (AI-AI6; A1-E5) von neben- und/oder hintereinander liegenden Halbleiterchips (2, 3) miteinander verbinden und wobei wenigstens teilweise auf der strukturierten Isolationsschicht angeordnete zweite Umverdrahtungen (74) weitere insbesondere an den äußeren Rändern der Halbleiterchips (2, 3) gelegene Kontaktflächen (A1-A16; A1-E5) mit auf der Isolationsschicht angeordneten Außenkontakten (75) verbinden.8. Multichip module according to one of claims 1 to 5, characterized in that the carrier medium (51; 61; 71; 76; 81) is formed by a plastic compound (71) which includes the semiconductor chips (2, 3) so that their active tops free remain, with a structured insulation layer, in particular made of polyimide (PI) or of benzocyclobutene (BCB) over the active top sides of the semiconductor chips (2, 3) and over the areas between and / or next to the semiconductor chips (2, 3) The top of the plastic compound (71) extends so that the contact areas (21, 31) of the semiconductor chips (2, 3) remain free, first rewiring (73) at least partially arranged on the structured insulation layer, respectively opposite contact areas (AI-AI6; A1-E5 ) of semiconductor chips (2, 3) lying next to and / or one behind the other, and second rewiring (74), which is at least partially arranged on the structured insulation layer, further contact areas (A1-A16) located in particular on the outer edges of the semiconductor chips (2, 3) ; A1-E5) connect with external contacts (75) arranged on the insulation layer.
). Multichipmodul nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Trägermedium (51; 61; 71; 76; 81) durch einen insbesondere Metall aufweisenden Schaltungsträger (76; 81) gebildet wird, auf dessen Oberseite die Halbleiterchips (2, 3) mit ihrer passiven Rückseite, insbesondere mittels einer Klebstoffschicht (82) aufgebracht sind, wobei die ersten Verdrahtungen' (73; 85) und die zweiten Verdrahtungen (74; 86) in wenigstens einer strukturierten Umverdrahtungsschicht liegen, die Außenkontaktflächen (88) aufweist, auf denen die Außenkontakte (75; 87) angeordnet sind, deren Oberseiten im wesentlichen auf einem gemeinsamen Niveau liegen und wobei sich die Umverdrahtungsschicht bzw. die Umverdrahtungsschichten über die aktiven Obersei- ten der Halbleiterchips (2, 3) -und über die Oberseite des Schaltungsträgers (81) erstreckt bzw. erstrecken.). Multichip module according to one of Claims 1 to 5, characterized in that the carrier medium (51; 61; 71; 76; 81) is formed by a circuit carrier (76; 81), in particular having metal, on the upper side of which the semiconductor chips (2, 3) are applied with their passive back, in particular by means of an adhesive layer (82), the first wirings ' (73; 85) and the second wirings (74; 86) lying in at least one structured rewiring layer which has external contact surfaces (88) on which the external contacts (75; 87) are arranged, the top sides of which are essentially at a common level and the redistribution layer or the redistribution layers over the active top side th of the semiconductor chips (2, 3) and extends over the top of the circuit carrier (81).
10. Multichipmodul nach Anspruch 9, dadurch gekennzeichnet, dass sich unterhalb der ersten Verdrahtungen (73; 85) und der zweiten Verdrahtungen (74; 86) eine insbesondere strukturierte Isolationsschicht (77; 83) wenigstens über die nicht von den Halbleiterchips (2, 3) bedeckten Bereiche der Oberseite des Schaltungsträgers (76; 81) erstreckt.10. Multichip module according to claim 9, characterized in that below the first wirings (73; 85) and the second wirings (74; 86) there is an especially structured insulation layer (77; 83) at least over the non-semiconductor chips (2, 3 ) covered areas of the top of the circuit carrier (76; 81) extends.
11. Multichipmodul nach Anspruch 10, dadurch gekennzeichnet, dass die Schichtdicke der Isolationsschicht (77; 83) wenigstens der Höhe der Halbleiterchips (2, 3) oder der Höhe der Halbleiterchips (2, 3) sowie der KlebstoffSchicht (82) ' entspricht.11. Multichip module according to claim 10, characterized in that the layer thickness of the insulation layer (77; 83) corresponds at least to the height of the semiconductor chips (2, 3) or the height of the semiconductor chips (2, 3) and the adhesive layer (82) '.
12. Multichipmodul nach Anspruch 10, dadurch gekennzeichnet, dass auf der strukturierten Isolationsschicht (77) sowie auf Bereichen der aktiven Oberseiten der Halbleiterchips (2, 3) eine weitere strukturierte Isolationsschicht (72) vorgesehen ist, auf der die ersten Verdrahtungen (73) und die zweiten Verdrahtungen (74) verlaufen.12. Multichip module according to claim 10, characterized in that a further structured insulation layer (72) is provided on the structured insulation layer (77) and on areas of the active tops of the semiconductor chips (2, 3), on which the first wiring (73) and the second wirings (74) run.
13. Multichipmodul nach Anspruch 12, dadurch gekennzeichnet, dass die Schichtdicke der strukturierten Isolationsschichten (72; 77) in Summe wenigstens gleich groß ausgebildet ist wie die Höhe der Halbleiterchips (2, 3) und die Schichtdicke der Klebstoffschicht (82) . 13. Multichip module according to claim 12, characterized in that the layer thickness of the structured insulation layers (72; 77) is at least as large as the height of the semiconductor chips (2, 3) and the layer thickness of the adhesive layer (82).
14. Multichipmodul nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass angrenzend an die Halbleiterchips (2, 3) Übergänge (84) aus gummielastischem Material, insbesondere aus einem Elastomer vorgesehen sind, auf denen die ersten Verdrahtungen (73) und die zweiten Verdrahtungen (74) aufliegen und mittels der die ersten Verdrahtungen (73) und die zweiten Verdrahtungen (74) von der aktiven Oberseite der Halbleiterchips (2, 3) auf die Oberseite des Schaltungsträgers (81) bzw. auf die Isolationsschicht (83) geführt werden.14. Multichip module according to claim 9 or 10, characterized in that adjacent to the semiconductor chips (2, 3) transitions (84) made of rubber-elastic material, in particular of an elastomer, are provided, on which the first wiring (73) and the second wiring ( 74) and by means of which the first wirings (73) and the second wirings (74) are guided from the active top side of the semiconductor chips (2, 3) to the top side of the circuit carrier (81) or to the insulation layer (83).
15.Leiterplatte mit wenigstens einer ersten darauf angeordneten Komponente sowie mit wenigstens einer zweiten darauf angeordneten Komponente, wobei die Komponenten insbesondere als Ball Grid Arrays oder als Flachleiterrahmen-basier- te Gehäuse (11, 12) vorliegen, wobei die Komponenten jeweils im wesentlichen übereinstimmende Kontaktanschlussflächen aufweisen, wobei wenigstens eine zweite Komponente eine in bezug zu einer ersten Komponente wenigstens teilweise spiegelbildliche Anordnung von Kontaktanschlussflächen aufweist, wobei wenigstens eine erste Komponente und wenigstens eine zweite Komponente so nebeneinander und/ oder hintereinander angeordnet sind, dass diejenigen ihrer Ränder einander gegenüberliegen, die jeweils eine wenigstens teilweise übereinstimmende Anordnung von Kontaktanschlussflächen aufweisen, wobei sich erste Verdrahtungen zwischen jeweils gegenüberliegenden Kontaktanschlussflächen erstrecken und wobei sich zweite Verdrahtungen von Kontaktanschlussflächen der Komponenten zu Außenkontaktflächen auf einer Oberseite der Leiterplatte erstrecken. 15. Printed circuit board with at least one first component arranged thereon and with at least one second component arranged thereon, the components being present in particular as ball grid arrays or as flat lead frame-based housings (11, 12), the components in each case essentially matching contact connection areas wherein at least one second component has an at least partially mirror-image arrangement of contact pads with respect to a first component, at least one first component and at least one second component being arranged side by side and / or one behind the other in such a way that those of their edges are opposite one another, each have an at least partially matching arrangement of contact pads, first wirings extending between opposite contact pads and second wiring of contact pads of the components extend to external contact areas on an upper side of the circuit board.
6. Elektronisches Bauteil mit den folgenden Merkmalen: wenigstens einen dünngeschliffenen Halbleiterchip (92, 93) , der eine Höhe von weniger als 150um aufweist und der Kontaktflächen (94) sowie eine Passivierungsschicht auf seiner aktiven Oberseite aufweist, wenigstens einen Schaltungsträger (91), der insbesondere ein Metall oder eine Legierung aufweist, der Halbleiterchip (92, 93) bzw. die Halbleiterchips (92, 93) sind mit ihrer passiven Rückseite mittels einer Klebstoffschicht (92, 93) auf der Oberseite des Schaltungsträgers (91) aufgebracht, eine fotostrukturierte Isolationsschicht (96) , insbesondere aus Cardo, aus Bencocyclobuten oder aus Polyimid erstreckt sich neben dem Halbleiterchip (92, 93) bzw. neben den Halbleiterchips (92, 93) und/oder zwischen den Halbleiterchips (92, 93) über die Oberseite des Schaltungsträgers (91) unter Freilassung der am Rand des elektronischen Bauteils (9) gelegenen Sägestraße, die Schichtdicke der fotostrukturierten Isolationsschicht (96) entspricht in etwa der Summe aus der Höhe des bzw. der Halbleiterchips (92, 93) und aus der Schichtdicke der unter dem Halbleiterchip (92, 93) bzw. unter den Halbleiterchips (92, 93) angeordneten Klebstoffschicht (95), zwischen den Seitenflächen des bzw. der Halbleiterchips (92, 93) und der fotostrukturierten Isolationsschicht (96) sind Gräben (97) angeordnet, die mit einem isolierenden Material (98) gefüllt sind,6. Electronic component with the following features: at least one thin-ground semiconductor chip (92, 93), which has a height of less than 150 μm and which has contact surfaces (94) and a passivation layer on its active upper side, at least one circuit carrier (91) which In particular, has a metal or an alloy, the semiconductor chip (92, 93) or the semiconductor chips (92, 93) are applied with their passive rear side by means of an adhesive layer (92, 93) on the top of the circuit carrier (91), a photo-structured insulation layer (96), in particular made of cardo, made of bencocyclobutene or made of polyimide, extends alongside the semiconductor chip (92, 93) or next to the semiconductor chips (92, 93) and / or between the semiconductor chips (92, 93) over the top of the circuit carrier ( 91) leaving the sawing road at the edge of the electronic component (9) free, the layer thickness of the photo-structured insulation layer (96) corresponds approximately to the sum of the height of the semiconductor chip (s) (92, 93) and the layer thickness of the adhesive layer (95) arranged under the semiconductor chip (92, 93) or under the semiconductor chips (92, 93), between the side surfaces the semiconductor chip (s) (92, 93) and the photo-structured insulation layer (96) have trenches (97) which are filled with an insulating material (98),
Leitungspfade (99) wenigstens einer Umverdrahtungsschicht verlaufen auf der fotostrukturierten Isolations- Schicht (96) und/oder auf dem isolierenden Material (98) der Gräben (97) und/oder auf der Passivierungsschicht der aktiven Oberseite des bzw. der Halbleiterchips (92, 93) und/oder auf den Schaltungsträger (91) in der Sägestraße, die Leitungspfade (99) verbinden die Kontaktflächen (94) des bzw. der Halbleiterchips (92, 93) und/oder insbesondere auf der fotostrukturierten Isolationsschicht (96) angeordnete Außenkontaktflächen (100) und/oder den Schaltungsträger (91) ,Conduction paths (99) of at least one redistribution layer run on the photo-structured insulation Layer (96) and / or on the insulating material (98) of the trenches (97) and / or on the passivation layer of the active top side of the semiconductor chip or chips (92, 93) and / or on the circuit carrier (91) in the sawing street , the line paths (99) connect the contact surfaces (94) of the semiconductor chip (s) (92, 93) and / or in particular on the photo-structured insulation layer (96) arranged external contact surfaces (100) and / or the circuit carrier (91),
Außenkontakte (101) sind auf den Außenkontaktflächen (100) angeordnet.External contacts (101) are arranged on the external contact surfaces (100).
17. Elektronisches Bauteil nach Anspruch 16, dadurch gekennzeichnet, dass der Schaltungsträger (91) eine Eisen-Chrom-Nickel- Legierung aufweist.17. Electronic component according to claim 16, characterized in that the circuit carrier (91) has an iron-chromium-nickel alloy.
18. Elektronisches Bauteil nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass der Schaltungsträger (91) einen thermischen Ausdehnungskoeffizienten zwischen 11,3 - 16,6 ppm/°K aufweist.18. Electronic component according to claim 16 or 17, characterized in that the circuit carrier (91) has a thermal expansion coefficient between 11.3 - 16.6 ppm / ° K.
19. Elektronisches Bauteil nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass das isolierende Material (98) der Gräben (97) das Material der unter dem Halbleiterchip (92, 93) bzw. unter den Halbleiterchips (92, 93) angeordneten, isolierenden Klebstoffschicht (95) aufweist. 19. Electronic component according to one of claims 16 to 18, characterized in that the insulating material (98) of the trenches (97) the material of the arranged under the semiconductor chip (92, 93) or under the semiconductor chips (92, 93), isolating adhesive layer (95).
20. Elektronisches Bauteil nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass das isolierende Material (98) der Gräben (97) Bencocyclobuten, Polyimid oder Cardo aufweist.20. Electronic component according to one of claims 16 to 18, characterized in that the insulating material (98) of the trenches (97) comprises bencocyclobutene, polyimide or cardo.
21. Elektronisches Bauteil nach einem der Ansprüche 16 bis 20, dadurch gekennzeichnet, dass der Schaltungsträger (91) über Leitungspfade (99) zum Rand des elektronischen Bauteils (9) auf ein definiertes Potential gelegt ist.21. Electronic component according to one of claims 16 to 20, characterized in that the circuit carrier (91) via line paths (99) to the edge of the electronic component (9) is set to a defined potential.
22. Verfahren zum Herstellen von elektronischen Bauteilen, das folgende Verfahrensschritte aufweist:22. A method for producing electronic components, comprising the following process steps:
Herstellen eines scheibenförmigen oder rechteckigen Schaltungsträgers (91) aus Metall oder aus einer Legierung mit einer Trägeroberseite,Manufacture of a disk-shaped or rectangular circuit carrier (91) from metal or from an alloy with a carrier top,
Bereitstellen wenigstens eines Halbleiterchips (92, 93) mit Kontaktflächen (94) und einer Passivierungsschicht auf seiner aktiven Oberseite, Dünnschleifen des bzw. der bereitgestellten Halbleiterchips (92, 93) auf eine Höhe von weniger als 150 μm,Providing at least one semiconductor chip (92, 93) with contact areas (94) and a passivation layer on its active top side, thin grinding of the semiconductor chip (s) (92, 93) provided to a height of less than 150 μm,
Aufbringen einer Isolationsschicht (96), insbesondere aus Cardo, aus Bencocyclobuten oder aus Polyimid, auf eine Oberfläche des Schaltungsträgers (91) , wobei die Schichtdicke der Isolationsschicht (96) in etwa der Summe aus der Höhe des bzw. der dünngeschliffenen Halbleiterchips (92, 93) und aus der Schichtdicke der unter dem Halbleiterchip (92, 93) bzw. unter den Halbleiterchips (92, 93) anzuordnenden Klebstoff- schicht (95) entspricht, Fotostrukturieren der Isolationsschicht (96) derart, dass wenigstens ein freier Bereich auf dem Schaltungsträger (91) für wenigstens einen Halbleiterchip (92, 93) entsteht,Applying an insulation layer (96), in particular cardo, bencocyclobutene or polyimide, to a surface of the circuit carrier (91), the layer thickness of the insulation layer (96) being approximately the sum of the height of the thin-ground semiconductor chip (s) (92, 93) and from the layer thickness corresponds to the adhesive layer (95) to be arranged under the semiconductor chip (92, 93) or under the semiconductor chips (92, 93), Photostructuring the insulation layer (96) in such a way that at least one free area is formed on the circuit carrier (91) for at least one semiconductor chip (92, 93),
Aufbringen von wenigstens einem dünngeschliffenen Halbleiterchip (92, 93) mit seiner passiven Rückseite in wenigstens einen freien Bereich auf dem Schaltungsträger (91) mittels einer Klebstoffschicht (95), Auffüllen der Gräben (97) zwischen den Seitenflächen der Halbleiterchips (92, 93) und der fotostrukturierten Isolationsschicht (96) mit einem isolierenden Material (98),Applying at least one thinly ground semiconductor chip (92, 93) with its passive rear side into at least one free area on the circuit carrier (91) by means of an adhesive layer (95), filling in the trenches (97) between the side surfaces of the semiconductor chips (92, 93) and the photo-structured insulation layer (96) with an insulating material (98),
Aufbringen wenigstens einer Umverdrahtungsschicht unter Bilden von Leitungspfaden (99) auf der fotostrukturierten Isolationsschicht (96) und/oder auf dem isolierenden Material (98) der Gräben (97) und/oder auf der Passivierungsschicht auf der aktiven Oberseite des bzw. der Halbleiterchips (92, 93) und unter Bilden von Außenkontaktflächen (100) insbesondere auf der fotostrukturierten Isolationsschicht (96), wobei die Leitungspfade (99) zumindest teilweise die Kontaktflächen (94) des bzw. der Halbleiterchips (92, 93) kontaktieren,Applying at least one redistribution layer to form conductor paths (99) on the photo-structured insulation layer (96) and / or on the insulating material (98) of the trenches (97) and / or on the passivation layer on the active top side of the semiconductor chip or chips (92 , 93) and with the formation of external contact areas (100), in particular on the photo-structured insulation layer (96), the line paths (99) at least partially contacting the contact areas (94) of the semiconductor chip (s) (92, 93),
Aufbringen von Außenkontakten (101) auf den Außenkontaktflächen (100),Applying external contacts (101) on the external contact surfaces (100),
Zerteilen des Schaltungsträgers (91) jeweils an den Außenrändern in einzelne elektronische Bauteile (9) .Splitting the circuit carrier (91) in each case on the outer edges into individual electronic components (9).
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das Auffüllen der Gräben (97) zwischen den Seitenflächen der Halbleiterchips (92, 93) und der fotostrukturierten Isolationsschicht (96) durch das Aufbringen und durch das Fotostrukturieren einer weiteren Isolationsschicht, insbesondere aus Bencocyclobuten, aus Polyimid oder aus Cardo erfolgt.23. The method according to claim 22, characterized in that the filling of the trenches (97) between the side surfaces of the semiconductor chips (92, 93) and the photo-structured Insulation layer (96) by applying and by photo-structuring a further insulation layer, in particular from bencocyclobutene, from polyimide or from Cardo.
24. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das Auffüllen der Gräben (97) zwischen den Seitenflächen der Halbleiterchips (92, 93) und der fotostrukturierten Isolationsschicht (96) beim Aufbringen des bzw. der dünngeschliffenen Halbleiterchips (92, 93) auf den Schaltungsträger (91) durch den Klebstoff erfolgt, wobei die Kleb- stoffmenge pro Halbleiterchip (92, 93) so bemessen ist, dass die Summe aus dem Volumen der Klebstoffmenge und aus dem Volumen des Halbleiterchips (92, 93) wenigstens dem Volumen je eines freien Bereichs der fotostrukturierten Isolationsschicht (96) entspricht. 24. The method according to claim 22, characterized in that the filling of the trenches (97) between the side faces of the semiconductor chips (92, 93) and the photo-structured insulation layer (96) when the thin-ground semiconductor chip (s) (92, 93) is applied to the Circuit carrier (91) is carried out by the adhesive, the amount of adhesive per semiconductor chip (92, 93) being such that the sum of the volume of the amount of adhesive and the volume of the semiconductor chip (92, 93) is at least equal to the volume of one free one Area of the photo-structured insulation layer (96) corresponds.
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