EP1415349A2 - Memory cell - Google Patents

Memory cell

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Publication number
EP1415349A2
EP1415349A2 EP02767055A EP02767055A EP1415349A2 EP 1415349 A2 EP1415349 A2 EP 1415349A2 EP 02767055 A EP02767055 A EP 02767055A EP 02767055 A EP02767055 A EP 02767055A EP 1415349 A2 EP1415349 A2 EP 1415349A2
Authority
EP
European Patent Office
Prior art keywords
source
drain
control gate
memory cell
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02767055A
Other languages
German (de)
French (fr)
Inventor
Franz Hofmann
Josef Willer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1415349A2 publication Critical patent/EP1415349A2/en
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Definitions

  • the invention relates to a memory cell.
  • Computers with memory arrangements are used in a wide variety of applications, be it as a mainframe, as a personal computer, in washing machines, in kitchen appliances, in motor vehicles, in telephones, in answering machines or in other applications.
  • a computer is to be understood in the broadest sense as an electronic control and / or computing device.
  • the memory arrangement of the computer is used for the permanent or temporary storage of data, for example parameters which are necessary for the operation of the computer, or of calculation results which are generated by the computer during operation of the computer.
  • the memory arrangement has a memory with at least one, usually with a plurality of memory cells.
  • Each memory cell has a memory element in which an amount of electrical charge can be stored so as to adjust the memory content of the memory cell.
  • the memory cells have volatile and non-volatile memory cells.
  • a memory content stored in the memory element typically remains in the memory element for only about one second. The memory content must therefore be refreshed periodically.
  • a memory content stored in the memory element remains permanently in the memory element for a storage time of the order of years.
  • MOSFET metal oxide semiconductor field effect transistor
  • the gate electrode is used as the control gate.
  • a memory element for storing a memory content of the memory cell is provided between the control gate and the gate oxide layer over the channel region.
  • the storage element has a potential barrier both towards the channel area and towards the control gate. Characterized in that a suitable, sufficiently high electrical voltage is applied to the control gate, electrical charge carriers can be charged from the channel area into the storage element or can be discharged from the storage element into the channel area. As a result, a memory content of the memory cell can either be programmed or deleted.
  • Non-volatile memory is the EEPROM (Electrically Erasable Programmable Read Only Memory). With the EEPROM, a programmed memory content can be deleted by applying an electrical voltage.
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • MIOS metal insulator oxide semiconductor
  • the memory element is formed by a metallically conductive floating gate.
  • the memory element is formed from an insulator memory element made of (at least) one insulator material.
  • the storage content of the storage element is formed by a charge quantity of electrical charge carriers located (“trapped”) in the insulator storage element.
  • the aim is to reduce the power consumption when programming the memory cell.
  • a floating gate memory cell is known from [1].
  • the memory cell from [1] has a source region, a drain region, a channel region, a memory element arrangement with a floating gate and a control gate arranged above it, and a side-side selection gate provided next to the memory element arrangement.
  • a comparatively low voltage is applied to the selection gate in order to generate a small electrical current flow in the channel region.
  • An electrical voltage is applied to the control gate which is sufficiently high to charge electrical charge carriers into the floating gate.
  • the electrical voltage applied to the selection gate in the memory cell from [1] can be significantly lower than the voltage required to charge the floating gate. This enables programming with a lower current than with a floating gate memory cell without a selection gate.
  • the voltage for the selection gate must be selected to be sufficiently large that electrical charge carriers can reach the channel region from the source region, so that a continuous electrically conductive channel is formed between the source region and the drain region.
  • each individual memory cell is typically reduced.
  • [2] discloses a non-volatile semiconductor memory in which a first gate region section arranged above a first ONO memory layer and above a source region, and a second gate arranged above a second ONO memory layer and above a drain region. Area section and a third gate area section arranged above a channel area and above a gate insulating layer are provided, the first, second and third gate area sections being electrically coupled to one another.
  • the invention is based on the problem of creating an efficient, energy-saving and reliable memory cell.
  • a memory cell is created with: a substrate, a source region formed in the substrate, a drain region formed in the substrate, a channel region running between the source region and the drain region with a variable electrical conductivity, a source-side control gate, which extends at least partially over a source-side edge section of the channel area adjoining the source area and is designed to change the electrical conductivity of the source-side edge section, a drain-side control gate, which extends at least partially over a drain-side edge section of the channel region that adjoins the drain region and is designed to change the electrical conductivity of the drain-side edge section, one between the source-side control gate and the drain -side control gate arranged in ection gate, which extends over a central section of the channel region and is designed to change the electrical conductivity of the central section, the central section extending between the source-side edge section and the drain-side edge section of the channel region, one A source-side memory element that extends at least between the source-side edge section and the source-side control gate, and a drain-side
  • a separate memory content and thus one bit of data each can be stored in the source-side memory element and in the drain-side memory element.
  • the memory capacity of the memory cell is thus doubled in comparison to a memory cell with only one memory element.
  • the memory cell can also be programmed to save energy and reliably.
  • the memory cell is programmed according to the following procedure.
  • An (electrical) source voltage with a source voltage value is applied to the source region.
  • An (electrical) drain voltage with a drain is applied to the drain area. Voltage value applied.
  • the source voltage value and the drain voltage value are different.
  • a source-drain voltage is thus present between the source region and the drain region, the value of which is equal to the difference between the source voltage value and the drain voltage value.
  • An electrical injection gate voltage with an injection gate voltage value is applied to the injection gate.
  • An electrical source control gate voltage with a source control gate voltage value is applied to the source-side control gate.
  • An electrical drain control gate voltage with a drain control gate voltage value is applied to the drain-side control gate. The source control gate voltage value and the drain control gate voltage value are each greater in magnitude than the injection gate voltage value.
  • the source control gate voltage value and the drain control gate voltage value can be the same.
  • a suitable electrical voltage is therefore applied between the source region and the drain region.
  • the source-side control gate By means of the source-side control gate, electrical charge carriers are charged from the source region into the source-side edge section of the channel region under the source-side control gate.
  • a comparatively high electrical voltage is applied to the source-side control gate, and there is still no tunneling of charge carriers into the source-side storage element.
  • a relatively low electrical voltage is applied to the injection gate.
  • the electrical current in the central channel region can be chosen to be particularly low due to the control gate on the source side, without the flow of the electrical current in the channel region being interrupted between the source region and the drain region.
  • the memory cell can therefore be programmed to save energy.
  • a suitable electrical source-drain voltage is applied between the source region and the drain region, which polarity is reversed when comparing the source-drain voltage when programming the drain-side memory element and in terms of amount can be the same size. If the source-drain voltage is of the same magnitude, the other voltages can be selected to be the same as when programming the drain-side memory element.
  • the power consumption is particularly low due to the injection gate.
  • the storage element can have silicon nitride.
  • the storage element can have silicon dioxide or another suitable insulator material.
  • the memory element can be an integrated part of an ONO layer, which is formed from a first silicon dioxide layer, a silicon nitride layer formed on the first silicon dioxide layer and a second silicon dioxide layer formed on the silicon nitride layer.
  • the gate oxide layer and the first silicon dioxide layer can be formed as separate layers. Alternatively, the gate oxide layer can be formed in one piece with the first silicon dioxide layer.
  • the source-side control gate and the drain-side control gate can be contacted separately. This is advantageous if different electrical voltages are to be applied to the source-side control gate and the drain-side control gate.
  • the source-side control gate and the drain-side control gate are preferably electrically coupled to one another.
  • only one voltage source is required for the source-side control gate and the drain-side control gate to apply a respective voltage.
  • particularly simple and thus efficient programming of the memory cell can be achieved in this way.
  • the drain-side memory element can be programmed first, then the source-drain voltage can be interchanged, and then the source-side memory element can be programmed without further changes, as already described above.
  • the source-side storage element can be programmed first and then the drain-side storage element.
  • the channel area can have an n-channel.
  • the channel area can have a p-channel.
  • a memory arrangement according to the invention which is designed as an EEPROM, has at least one memory cell which is constructed as described above.
  • Fig. 1 shows a memory cell according to a first embodiment of the invention, in which the drain-side memory element is programmed.
  • FIG. 2 shows the memory cell from FIG. 1, in which the memory contents of the source-side memory element and the drain-side memory element are erased.
  • 3a shows a memory cell according to a second embodiment of the invention in cross section in a first manufacturing state during its manufacture.
  • 3b shows the memory cell according to the second embodiment of the invention in cross section in a second manufacturing state during its manufacture.
  • 3c shows the memory cell according to the second embodiment of the invention in cross section in a third manufacturing state during its manufacture.
  • 3d shows the memory cell according to the second embodiment of the invention in cross section in a fourth manufacturing state during its manufacture.
  • Fig. 3e the memory cell according to the second embodiment of the invention in cross section in the completed manufacturing state.
  • Fig. 3f two memory cells according to the invention like the one shown in Fig. 3e from above.
  • FIG. 1 shows a memory cell according to a first embodiment of the invention, in which the drain-side memory element is programmed.
  • n-type channel area 103 has a substrate 100, an n + -doped source region 101 formed in the substrate 100, an n + -doped drain region 102 formed in the substrate 100 and one between the source region 101 and the drain - Area 102 extending n-type channel area 103 with a variable electrical conductivity.
  • the memory cell also has a source-side control gate 104, which extends at least partially over a source-side edge section 105 of the channel region 103 which adjoins the source region 101 and for Changing the electrical conductivity of the source-side edge section 105 is formed.
  • the memory cell also has a drain-side control gate
  • the 107 of the channel region 103 extends and is designed to change the electrical conductivity of the drain-side edge section 107.
  • An injection gate 108 is arranged between the source-side control gate 104 and the drain-side control gate 106, which extends over a central section 109 of the channel region 103 and is designed to change the electrical conductivity of the central section 109.
  • the middle section 109 extends between the source-side edge section 105 and the drain-side edge section 107 of the channel region 103.
  • the memory cell also has a source-side memory element 110 made of silicon nitride, which extends between the source-side control gate 104 on the one hand and the injection gate 108, the source-side edge section 105 and the source region 101 on the other.
  • the memory cell has a drain-side storage element 111 made of silicon nitride, which extends between the drain-side control gate 106 on the one hand and the injection gate 108, the drain-side edge section 107 and the drain region 102 on the other.
  • the memory cell also has a gate oxide arrangement 112 made of silicon dioxide.
  • the gate oxide arrangement 112 has a gate oxide layer 113 which extends between the substrate 100 on the one hand and the source-side control gate 104, the drain-side control gate 106 and the injection gate 108 on the other hand.
  • Between the source-side control gate 104 and the source-side memory element 110, between the source-side memory element 110 and the injection gate 108, between the injection gate 108 and the A drain-side memory element 111 and between the drain-side memory element 111 and the drain-side control gate 106 each have a layer of silicon dioxide, these layers of silicon dioxide forming part of the gate oxide arrangement 112 and being formed in one piece with the gate oxide layer 113.
  • An electrical voltage of 0 V is applied to the source region 101.
  • An electrical voltage of 5 V is applied to the drain region.
  • An electrical voltage of 10 V is applied to the source-side control gate 104 and to the drain-side control gate 105 by means of a common voltage source.
  • An electrical voltage of 1.5 V is applied to the injection gate 108.
  • a memory cell has a p + -doped source region, a p + - doped drain region and a p-type channel region running between the source region and the drain region and having a variable electrical conductivity.
  • FIG. 2 shows the memory cell from FIG. 1, in which the memory contents of the source-side memory element 110 and the drain-side memory element 111 are erased.
  • the same positive electrical voltage of 5 V is applied to the source region 101 and to the drain region 102.
  • To the source-side control gate 104 and to the drain-side Control gate 106 is applied the same negative electrical voltage of -5 volts.
  • An electrical voltage of 0 V is applied to the injection gate 108.
  • holes from the channel region 103 are loaded into the source-side storage element 110.
  • These holes recombine with negative electrical charge carriers located in the source-side storage element 110.
  • the negative electrical charge of the negative charge carriers located in the source-side storage element 110 is compensated for, and thus the memory content in the source-side storage element 110 is erased.
  • holes are loaded from the channel region 103 into the drain-side storage element 111.
  • a negative electrical voltage can alternatively be applied to the injection gate 108.
  • an electrical voltage of 1.2 V can be applied between the source region 101 (0 V) and the drain region 102 (1.2 V). A voltage of approximately 2 V is then respectively applied to the source-side control gate 104, to the drain-side control gate 106 and to the injection gate 108.
  • an electrical voltage of -1.2 V is applied between the source region 101 (1.2 V) and the drain region 102 (0 V).
  • the voltages at the source side control gate 104, the drain side control gate 106 and the injection gate 108 are also 2 V, i.e. only the source-drain voltage is reversed.
  • Table 1 shows typical electrical voltages which are to be applied to the different elements of the memory cell and which are suitable in the stated combination for programming, erasing or reading out the memory cell.
  • FIGS. 3a to 3f A method for producing a memory cell according to the invention is described below with reference to FIGS. 3a to 3f.
  • 3a shows a memory cell according to a second
  • a p-type substrate 300 is used as the starting material for the memory cell.
  • a 10 nm thick gate oxide layer 301 is formed on the substrate 300.
  • An injection gate layer with a layer sequence of successively polysilicon 302a, tungsten silicide 302b, TEOS is formed on the gate oxide layer 301
  • the injection gate layer is structured photolithographically
  • a silicon nitride layer is deposited on the structure from FIG. 3a.
  • the silicon nitride layer is etched back, so that laterally of injection gate 302 nitride spacer 303 remain and the structure shown in FIG. 3b is formed.
  • An arsenic implantation step is carried out on the structure from FIG. 3b, in which a source region 304 and a drain region 305 are formed, as shown in FIG. 3c.
  • a channel region extends between the source region 304 and the drain region 305.
  • a layer of thick oxide 306 is formed above the source region 304 and the drain region 305 by means of oxidation, so that the structure shown in FIG. 3c is formed.
  • the nitride spacers 303 are now removed by a wet etching step.
  • a silicon dioxide layer acts as an etching stop layer, so that the gate oxide layer 301 is not attacked and the structure shown in FIG. 3d is formed.
  • a silicon dioxide etching step is first carried out, in which the gate oxide layer 301 is removed in regions 307 next to the injection gate 302 (and the thick oxide 306 is thinned out).
  • a lower oxide layer 308 of silicon dioxide is then formed on the surface of the partially finished structure.
  • a storage element layer 309 made of silicon nitride is formed on the lower oxide layer 308.
  • An upper oxide layer 310 made of silicon dioxide is formed on the memory element layer 309.
  • the source-side storage element 311 and the drain-side storage element 312 are each formed from the storage element layer 309 made of silicon nitride and delimited on one side by the lower oxide layer 308 and on the other side by the upper oxide layer 310.
  • a polysilicon layer is formed on top oxide layer 310
  • a tungsten silicide layer 314 is formed in the polysilicon layer 313.
  • Tungsten silicide layer 314 are structured photolithographically (photolithography and subsequent etching of the
  • Polysilicon layer 313 and tungsten layer 314 thus become a source-side control gate 315 and a drain-side
  • Control gate 316 formed.
  • the source-side control gate 315 and the drain-side control gate 316 are electrically coupled to one another.
  • 3e shows the finished memory cell in cross section.
  • FIG. 3f shows, for further illustration, two memory cells according to the invention arranged next to one another, like the one shown in FIG. 3e, from above.
  • the substrate 100, 300 is an n-substrate.
  • the channel area has a p-channel.
  • 302 injection gate 302a polysilicon 302b tungsten 302c TEOS

Abstract

The invention relates to a memory cell comprising a source region, a drain region, a control gate which is situated on the source side, a control gate which is situated on the drain side, an injection gate which is arranged between the source-side control gate and the drain-side control gate, a source-side memory element which is arranged in relation to the source-side control gate, and a drain-side memory element which is arranged in relation to the drain-side control gate. In order to program the memory cell, a low electrical voltage is applied to the injection gate and a high electrical voltage is applied to the control gate.

Description

Beschreibungdescription
Speicherzellememory cell
Die Erfindung betrifft eine Speicherzelle.The invention relates to a memory cell.
Computer mit Speicheranordnungen kommen bei den unterschiedlichsten Anwendungen zum Einsatz, sei es als Großrechner, als Personal Computer, in Waschmaschinen, in Küchengeräten, in Kraftfahrzeugen, in Telefonen, in Anrufbeantwortern oder in sonstigen Anwendungen. Ein Computer ist hierbei im weitesten Sinne als eine elektronische Steuer- und/oder Recheneinrichtung zu verstehen.Computers with memory arrangements are used in a wide variety of applications, be it as a mainframe, as a personal computer, in washing machines, in kitchen appliances, in motor vehicles, in telephones, in answering machines or in other applications. A computer is to be understood in the broadest sense as an electronic control and / or computing device.
Die Speicheranordnung des Computers dient zum dauerhaften oder zwischenzeitlichen Speichern von Daten, zum Beispiel von Parametern, die zum Betrieb des Computers erforderlich sind, oder von Rechenergebnissen, die beim Betrieb des Computers vom Computer erzeugt werden.The memory arrangement of the computer is used for the permanent or temporary storage of data, for example parameters which are necessary for the operation of the computer, or of calculation results which are generated by the computer during operation of the computer.
Die Speicheranordnung weist einen Speicher mit mindestens einer, in der Regel mit einer Mehrzahl von Speicherzellen auf. Jede Speicherzelle weist ein Speicherelement auf, in dem eine elektrische Ladungsmenge abspeicherbar ist, um so den Speicherinhalt der Speicherzelle einzustellen.The memory arrangement has a memory with at least one, usually with a plurality of memory cells. Each memory cell has a memory element in which an amount of electrical charge can be stored so as to adjust the memory content of the memory cell.
Bei den Speicherzellen gibt es flüchtige und nichtflüchtige Speicherzellen. Bei einer flüchtigen Speicherzelle verbleibt ein in dem Speicherelement abgespeicherter Speicherinhalt für typischerweise nur ungefähr eine Sekunde in dem Speicherelement. Der Speicherinhalt muss daher periodisch aufgefrischt werden. Bei einer nichtflüchtigen Speicherzelle verbleibt ein in dem Speicherelement abgespeicherter Speicherinhalt für eine Speicherzeit von in der Größenordnung von Jahren dauerhaft in dem Speicherelement.The memory cells have volatile and non-volatile memory cells. In the case of a volatile memory cell, a memory content stored in the memory element typically remains in the memory element for only about one second. The memory content must therefore be refreshed periodically. In the case of a non-volatile memory cell, a memory content stored in the memory element remains permanently in the memory element for a storage time of the order of years.
Eine nichtflüchtige Speicherzelle auf MOSFET-Basis (MOSFET = metal oxide semiconductor field effect transistor) basiert auf einem MOSFET mit einem Source-Bereich, einem Drain-Bereich, einem zwischen dem Source-Bereich und dem Drain-Bereich verlaufenden Kanalbereich, einer zum Steuern des Kanalbereichs angeordneten Gate-Elektrode (Steuergate) und einer zwischen der Gate-Elektrode (Steuergate) und dem Kanalbereich angeordneten Gateoxidschicht.A non-volatile memory cell based on MOSFET (MOSFET = metal oxide semiconductor field effect transistor) is based on a MOSFET with a source region, a drain region, a channel region running between the source region and the drain region, a gate electrode (control gate) arranged for controlling the channel region and one between the gate electrode (control gate) and gate oxide layer arranged in the channel region.
Bei der nichtflüchtigen Speicherzelle auf MOSFET-Basis wird die Gate-Elektrode als Steuergate verwendet. Zwischen dem Steuergate und der Gateoxidschicht über dem Kanalbereich ist ein Speicherelement zum Abspeichern eines Speicherinhalts der Speicherzelle vorgesehen. Das Speicherelement weist sowohl zum Kanalbereich hin als auch zum Steuergate hin eine Potentialbarriere auf. Dadurch, dass an das Steuergate eine geeignete, betragsmäßig ausreichend hohe elektrische Spannung angelegt wird, sind elektrische Ladungsträger aus dem Kanalbereich in das Speicherelement ladbar oder aus dem Speicherelement heraus in den Kanalbereich entladbar. Dadurch lässt sich ein Speicherinhalt der Speicherzelle wahlweise programmieren oder löschen.In the non-volatile MOSFET-based memory cell, the gate electrode is used as the control gate. A memory element for storing a memory content of the memory cell is provided between the control gate and the gate oxide layer over the channel region. The storage element has a potential barrier both towards the channel area and towards the control gate. Characterized in that a suitable, sufficiently high electrical voltage is applied to the control gate, electrical charge carriers can be charged from the channel area into the storage element or can be discharged from the storage element into the channel area. As a result, a memory content of the memory cell can either be programmed or deleted.
Ein Beispiel für einen nichtflüchtigen Speicher ist der EEPROM (Electrically Erasable Programable Read Only Memory) . Beim EEPROM lässt sich ein einprogrammierter Speicherinhalt durch Anlegen einer elektrischen Spannung wieder löschen.An example of a non-volatile memory is the EEPROM (Electrically Erasable Programmable Read Only Memory). With the EEPROM, a programmed memory content can be deleted by applying an electrical voltage.
Bei den nichtflüchtigen Speicherzellen auf MOSFET-Basis gibt es dem Aufbau nach floating gate Speicherzellen und MIOS- Speicherzellen (MIOS = metal insulator oxide semiconductor) .The structure of floating gate memory cells and MIOS memory cells (MIOS = metal insulator oxide semiconductor) is used for non-volatile memory cells based on MOSFETs.
Bei einer floating gate Speicherzelle ist das Speicherelement durch ein metallisch leitfähiges floating gate gebildet.In the case of a floating gate memory cell, the memory element is formed by a metallically conductive floating gate.
Bei einer MIOS-Speicherzelle ist das Speicherelement aus einem Isolator-Speicherelement aus (mindestens) einem Isolatormaterial gebildet. Der Speicherinhalt des Speicherelements ist durch eine Ladungsmenge von in dem Isolator-Speicherelement lokalisierten („getrappten") elektrischen Ladungsträgern gebildet. Zum Programmieren einer Speicherzelle auf MOSFET-Basis muss imIn an MIOS memory cell, the memory element is formed from an insulator memory element made of (at least) one insulator material. The storage content of the storage element is formed by a charge quantity of electrical charge carriers located (“trapped”) in the insulator storage element. To program a memory cell based on MOSFET, the
Kanalbereich des MOSFET ein elektrischer Strom aufrechterhalten werden.Channel area of the MOSFET an electrical current can be maintained.
Damit eine Speicherzelle effizient eingesetzt und betrieben werden kann, wird angestrebt, den Stromverbrauch beim Programmieren der Speicherzelle zu verringern.So that a memory cell can be used and operated efficiently, the aim is to reduce the power consumption when programming the memory cell.
Aus [1] ist eine floating gate Speicherzelle bekannt. Die Speicherzelle aus [1] weist einen Source-Bereich, einen Drain- Bereich, einen Kanalbereich, eine Speicherelement-Anordnung mit einem floating gate und einem darüber angeordneten Steuergate sowie ein neben der Speicherelement-Anordnung vorgesehenes Source-seitiges seitliches Auswahl-Gate auf. Zum Programmieren der Speicherzelle aus [1] wird an das Auswahl- Gate eine vergleichsweise niedrige Spannung angelegt, um im Kanalbereich einen kleinen elektrischen Stromfluss zu erzeugen. An das Steuergate wird eine elektrische Spannung angelegt, die ausreichend hoch ist, um elektrische Ladungsträger in das floating gate zu laden. Die an das Auswahl-Gate angelegte elektrische Spannung kann bei der Speicherzelle aus [1] deutlich niedriger sein als die zum Laden des floating gate erforderliche Spannung. Dadurch ist eine Programmierung mit einem geringeren Strom als bei einer floating gate Speicherzelle ohne Auswahl-Gate möglich. Die Spannung für das Auswahl-Gate muss dabei andererseits ausreichend groß gewählt sein, dass elektrische Ladungsträger aus dem Source-Bereich in den Kanalbereich gelangen können, so dass zwischen dem Source-Bereich und dem Drain-Bereich ein durchgehender elektrisch leitfähiger Kanal ausgebildet wird.A floating gate memory cell is known from [1]. The memory cell from [1] has a source region, a drain region, a channel region, a memory element arrangement with a floating gate and a control gate arranged above it, and a side-side selection gate provided next to the memory element arrangement. To program the memory cell from [1], a comparatively low voltage is applied to the selection gate in order to generate a small electrical current flow in the channel region. An electrical voltage is applied to the control gate which is sufficiently high to charge electrical charge carriers into the floating gate. The electrical voltage applied to the selection gate in the memory cell from [1] can be significantly lower than the voltage required to charge the floating gate. This enables programming with a lower current than with a floating gate memory cell without a selection gate. On the other hand, the voltage for the selection gate must be selected to be sufficiently large that electrical charge carriers can reach the channel region from the source region, so that a continuous electrically conductive channel is formed between the source region and the drain region.
Andererseits wird zur Erhöhung der Effizienz einer Speicherzelle oder einer Anordnung von Speicherzellen versucht, eine möglichst hohe Integrationsdichte zu erzielen, d.h. möglichst viele einzelne Speicherinhalte pro Fläche oder pro Volumen unterzubringen.On the other hand, in order to increase the efficiency of a memory cell or an arrangement of memory cells, attempts are made to achieve the highest possible integration density, i.e. to accommodate as many individual storage contents per area or per volume.
Hierzu wird typischerweise die Strukturgröße jeder einzelnen Speicherzelle verringert. Aus [2] ist ein nichtflüchtiger Halbleiterspeicher bekannt, bei dem ein oberhalb einer ersten ONO-Speicherschicht und oberhalb eines Source-Bereichs angeordneter erster Gate- Bereich-Abschnitt, ein oberhalb einer zweiten ONO- Speicherschicht und oberhalb eines Drain-Bereichs angeordneter zweiter Gate-Bereich-Abschnitt und ein oberhalb eines Kanal- Bereichs und oberhalb einer Gate-isolierenden Schicht angeordneter dritter Gate-Bereich-Abschnitt vorgesehen sind, wobei die ersten, zweiten und dritten Gate-Bereich-Abschnitte miteinander elektrisch gekoppelt sind.For this purpose, the structure size of each individual memory cell is typically reduced. [2] discloses a non-volatile semiconductor memory in which a first gate region section arranged above a first ONO memory layer and above a source region, and a second gate arranged above a second ONO memory layer and above a drain region. Area section and a third gate area section arranged above a channel area and above a gate insulating layer are provided, the first, second and third gate area sections being electrically coupled to one another.
Ferner ist in [3] (Anmeldetag: 28. Juli 2000, Offenlegungstag: 14. Februar 2002) eine Speicherzelle mit zwei ONO- Speicherschichten vorgeschlagen, von denen eine an einen Source-Bereich und die andere an einen Drain-Bereich angrenzt. Die Leitfähigkeit eines Kanal-Bereichs wird mittels eines darüber angeordneten Gate-Bereichs sowie mittels zweier mit dem Gate-Bereich über eine Anschlussleitung gekoppelter seitlicher Gate-Komponenten gesteuert, wobei zwischen dem Kanal-Bereich und dem Gate-Bereich eine Gate-isolierende Schicht angeordnet ist.[3] (filing date: July 28, 2000, disclosure date: February 14, 2002) also proposes a memory cell with two ONO memory layers, one of which adjoins a source region and the other adjoins a drain region. The conductivity of a channel region is controlled by means of a gate region arranged above it and by means of two side gate components coupled to the gate region via a connecting line, a gate-insulating layer being arranged between the channel region and the gate region ,
Der Erfindung liegt das Problem zugrunde, eine effiziente, stromsparende und zuverlässige Speicherzelle zu schaffen.The invention is based on the problem of creating an efficient, energy-saving and reliable memory cell.
Das Problem wird gelöst durch eine Speicherzelle mit den Merkmalen gemäß dem unabhängigen Patentanspruch.The problem is solved by a memory cell with the features according to the independent claim.
Geschaffen wird eine Speicherzelle mit: einem Substrat, einem im Substrat ausgebildeten Source-Bereich, einem im Substrat ausgebildeten Drain-Bereich, einem zwischen dem Source-Bereich und dem Drain-Bereich verlaufenden Kanalbereich mit einer veränderbaren elektrischen Leitfähigkeit, einem Source-seitigen Steuergate, das sich zumindest teilweise über einem sich an den Source-Bereich anschließenden Source-seitigen Randabschnitt des Kanalbereichs erstreckt und zum Verändern der elektrischen Leitfähigkeit des Source- seitigen Randabschnitts ausgebildet ist, einem Drain-seitigen Steuergate, das sich zumindest teilweise über einem sich an den Drain-Bereich anschließenden Drain-seitigen Randabschnitt des Kanalbereichs erstreckt und zum Verändern der elektrischen Leitfähigkeit des Drain- seitigen Randabschnitts ausgebildet ist, einem zwischen dem Source-seitigen Steuergate und dem Drain-seitigen Steuergate angeordneten In ektionsgate, das sich über einem mittleren Abschnitt des Kanalbereichs erstreckt und zum Verändern der elektrischen Leitfähigkeit des mittleren Abschnitts ausgebildet ist, wobei der mittlere Abschnitt sich zwischen dem Source-seitigen Randabschnitt und dem Drain-seitigen Randabschnitt des Kanalbereichs erstreckt, einem Source-seitigen Speicherelement, das sich zumindest zwischen dem Source-seitigen Randabschnitt und dem Source- seitigen Steuergate erstreckt, und einem Drain-seitigen Speicherelement, das sich zumindest zwischen dem Drain-seitigen Randabschnitt und dem Drain- seitigen Steuergate erstreckt, einer Gateoxidanordnung, die zumindest eine Gateoxidschicht aufweist, die sich zwischen dem Substrat einerseits und dem Source-seitigen Steuergate, dem Drain- seitigen Steuergate und dem Injektionsgate andererseits erstreckt .A memory cell is created with: a substrate, a source region formed in the substrate, a drain region formed in the substrate, a channel region running between the source region and the drain region with a variable electrical conductivity, a source-side control gate, which extends at least partially over a source-side edge section of the channel area adjoining the source area and is designed to change the electrical conductivity of the source-side edge section, a drain-side control gate, which extends at least partially over a drain-side edge section of the channel region that adjoins the drain region and is designed to change the electrical conductivity of the drain-side edge section, one between the source-side control gate and the drain -side control gate arranged in ection gate, which extends over a central section of the channel region and is designed to change the electrical conductivity of the central section, the central section extending between the source-side edge section and the drain-side edge section of the channel region, one A source-side memory element that extends at least between the source-side edge section and the source-side control gate, and a drain-side memory element that extends at least between the drain-side edge section and the drain-side control gate, a gate ox arrangement which has at least one gate oxide layer which extends between the substrate on the one hand and the source-side control gate, the drain-side control gate and the injection gate on the other.
Im Source-seitigen Speicherelement und im Drain-seitigen Speicherelement lässt sich je ein gesonderter Speicherinhalt und somit je ein Bit an Daten abspeichern. Damit ist bei der Speicherzelle die Speicherkapazität im Vergleich zu einer Speicherzelle mit nur einem Speicherelement verdoppelt.A separate memory content and thus one bit of data each can be stored in the source-side memory element and in the drain-side memory element. The memory capacity of the memory cell is thus doubled in comparison to a memory cell with only one memory element.
Die Speicherzelle lässt sich außerdem stromsparend und zuverlässig programmieren.The memory cell can also be programmed to save energy and reliably.
Die Speicherzelle wird nach dem folgenden Verfahren programmiert .The memory cell is programmed according to the following procedure.
An den Source-Bereich wird eine (elektrische) Source-Spannung mit einem Source-Spannungs-Wert angelegt. An den Drain-Bereich wird eine (elektrische) Drain-Spannung mit einem Drain- Spannungs-Wert angelegt. Dabei sind der Source-Spannungs-Wert und der Drain-Spannungs-Wert unterschiedlich. Zwischen dem Source-Bereich und dem Drain-Bereich liegt somit eine Source- Drain-Spannung an, deren Wert gleich der Differenz des Source- Spannungs-Werts und der Drain-Spannungs-Werts ist.An (electrical) source voltage with a source voltage value is applied to the source region. An (electrical) drain voltage with a drain is applied to the drain area. Voltage value applied. The source voltage value and the drain voltage value are different. A source-drain voltage is thus present between the source region and the drain region, the value of which is equal to the difference between the source voltage value and the drain voltage value.
An das Injektionsgate ist eine elektrische Injektionsgate- Spannung mit einem Injektionsgate-Spannungswert angelegt. An das Source-seitige Steuergate ist eine elektrische Source- Steuergate-Spannung mit einem Source-Steuergate-Spannungswert angelegt. An das Drain-seitige Steuergate ist eine elektrische Drain-Steuergate-Spannung mit einem Drain-Steuergate- Spannungswert angelegt. Dabei sind der Source-Steuergate- Spannungswert und der Drain-Steuergate-Spannungswert jeweils dem Betrag nach größer als der In ektionsgate-Spannungswert.An electrical injection gate voltage with an injection gate voltage value is applied to the injection gate. An electrical source control gate voltage with a source control gate voltage value is applied to the source-side control gate. An electrical drain control gate voltage with a drain control gate voltage value is applied to the drain-side control gate. The source control gate voltage value and the drain control gate voltage value are each greater in magnitude than the injection gate voltage value.
Der Source-Steuergate-Spannungswert und der Drain-Steuergate- Spannungswert können hierbei gleich sein.The source control gate voltage value and the drain control gate voltage value can be the same.
Zum Programmieren des Drain-seitigen Speicherelements wird also zwischen dem Source-Bereich und dem Drain-Bereich eine geeignete elektrische Spannung angelegt. Mittels des Source- seitigen Steuergates werden elektrische Ladungsträger vom Source-Bereich in den Source-seitigen Randabschnitt des Kanalbereichs unter dem Source-seitigen Steuergate geladen. Dazu wird an das Source-seitige Steuergate eine betragsmäßig vergleichsweise hohe elektrische Spannung angelegt, wobei es noch nicht zu einem Tunnelprozess von Ladungsträgern in das Source-seitige Speicherelement kommt. An das Injektionsgate wird eine betragsmäßig vergleichsweise niedrige elektrische Spannung angelegt. Dadurch gelangen nur wenige elektrische Ladungsträger in den mittleren Abschnitt des Kanalbereichs, so dass dort ein sehr geringer elektrischer Strom fließt. An das Drain-seitige Steuergate wird eine elektrische Spannung angelegt ist, die ausreichend hoch ist, um elektrische Ladungsträger in das Drain-seitige Speicherelement zu laden. Folglich wird, entsprechend dem geringen elektrischen Strom im mittleren Kanalbereich, eine geringe Leistung verbraucht (Leistung = Strom * Spannung) .To program the drain-side memory element, a suitable electrical voltage is therefore applied between the source region and the drain region. By means of the source-side control gate, electrical charge carriers are charged from the source region into the source-side edge section of the channel region under the source-side control gate. To this end, a comparatively high electrical voltage is applied to the source-side control gate, and there is still no tunneling of charge carriers into the source-side storage element. A relatively low electrical voltage is applied to the injection gate. As a result, only a few electrical charge carriers reach the central section of the channel area, so that a very low electrical current flows there. An electrical voltage is applied to the drain-side control gate which is sufficiently high to charge electrical charge carriers into the drain-side storage element. Consequently, according to the small electric current in the middle channel area, a low power consumption (power = current * voltage).
Bei der Speicherzelle kann aufgrund des Source-seitigen Steuergates der elektrische Strom im mittleren Kanalbereich besonders gering gewählt werden, ohne dass dabei der Fluss des elektrischen Stroms im Kanalbereich zwischen dem Source- Bereich und dem Drain-Bereich unterbrochen wird. Somit ist die Speicherzelle besonders stromsparend programmierbar.In the memory cell, the electrical current in the central channel region can be chosen to be particularly low due to the control gate on the source side, without the flow of the electrical current in the channel region being interrupted between the source region and the drain region. The memory cell can therefore be programmed to save energy.
Zum Programmieren des Source-seitigen Speicherelements wird zwischen dem Source-Bereich und dem Drain-Bereich eine geeignete elektrische Source-Drain-Spannung angelegt, die im Vergleich zur Source-Drain-Spannung bei der Programmierung des Drain-seitigen Speicherelements vertauscht gepolt ist und betragsmäßig gleich groß sein kann. Falls die Source-Drain- Spannung betragsmäßig gleich groß ist, können die übrigen Spannungen gleich gewählt sein wie bei der Programmierung des Drain-seitigen Speicherelements.For programming the source-side memory element, a suitable electrical source-drain voltage is applied between the source region and the drain region, which polarity is reversed when comparing the source-drain voltage when programming the drain-side memory element and in terms of amount can be the same size. If the source-drain voltage is of the same magnitude, the other voltages can be selected to be the same as when programming the drain-side memory element.
Bei der Programmierung des Source-seitigen Speicherelements ist durch das Injektionsgate der Stromverbrauch besonders gering.When programming the source-side storage element, the power consumption is particularly low due to the injection gate.
Das Speicherelement kann Siliziumnitrid aufweisen.The storage element can have silicon nitride.
Alternativ oder zusätzlich kann das Speicherelement Siliziumdioxid oder ein anderes geeignetes Isolatormaterial aufweisen.Alternatively or additionally, the storage element can have silicon dioxide or another suitable insulator material.
Das Speicherelement kann integrierter Teil einer ONO-Schicht sein, die aus einer ersten Siliziumdioxidschicht, einer auf der ersten Siliziumdioxidschicht ausgebildeten Siliziumnitridschicht und einer auf der Siliziumnitridschicht ausgebildeten zweiten Siliziumdioxidschicht ausgebildet ist.The memory element can be an integrated part of an ONO layer, which is formed from a first silicon dioxide layer, a silicon nitride layer formed on the first silicon dioxide layer and a second silicon dioxide layer formed on the silicon nitride layer.
Die Gateoxidschicht und die erste Siliziumdioxidschicht können als gesonderte Schichten ausgebildet sein. Alternativ kann die Gateoxidschicht mit der ersten Siliziumdioxidschicht einstückig ausgebildet sein. Das Source-seitige Steuergate und das Drain-seitige Steuergate können gesondert kontaktiert sein. Dies ist vorteilhaft, falls an das Source-seitige Steuergate und das Drain-seitige Steuergate unterschiedliche elektrische Spannungen angelegt werden sollen.The gate oxide layer and the first silicon dioxide layer can be formed as separate layers. Alternatively, the gate oxide layer can be formed in one piece with the first silicon dioxide layer. The source-side control gate and the drain-side control gate can be contacted separately. This is advantageous if different electrical voltages are to be applied to the source-side control gate and the drain-side control gate.
Vorzugsweise sind das Source-seitige Steuergate und das Drain- seitige Steuergate miteinander elektrisch gekoppelt. In diesem Fall ist für das Source-seitige Steuergate und das Drain- seitige Steuergate zum Anlegen einer jeweiligen Spannung insgesamt nur eine Spannungsquelle erforderlich. Außerdem lässt sich auf diese Weise eine besonders einfache und damit effiziente Programmierung der Speicherzelle erreichen. Zum Beispiel kann zuerst das Drain-seitige Speicherelement programmiert werden, anschließend die Source-Drain-Spannung vertauscht gepolt werden, und danach ohne weitere Veränderungen das Source-seitige Speicherelement programmiert werden, wie weiter oben bereits beschrieben wurde. Alternativ kann zuerst das Source-seitige Speicherelement und danach das Drain-seitige Speicherelement programmiert werden.The source-side control gate and the drain-side control gate are preferably electrically coupled to one another. In this case, only one voltage source is required for the source-side control gate and the drain-side control gate to apply a respective voltage. In addition, particularly simple and thus efficient programming of the memory cell can be achieved in this way. For example, the drain-side memory element can be programmed first, then the source-drain voltage can be interchanged, and then the source-side memory element can be programmed without further changes, as already described above. Alternatively, the source-side storage element can be programmed first and then the drain-side storage element.
Der Kanalbereich kann einen n-Kanal aufweisen. Alternativ kann der Kanalbereich einen p-Kanal aufweisen.The channel area can have an n-channel. Alternatively, the channel area can have a p-channel.
Ein erfindungsgemäße Speicheranordnung, die als EEPROM ausgebildet ist, weist mindestens eine Speicherzelle auf, die wie oben beschrieben aufgebaut ist.A memory arrangement according to the invention, which is designed as an EEPROM, has at least one memory cell which is constructed as described above.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert. Es zeigen:Exemplary embodiments of the invention are shown in the figures and are explained in more detail below. Show it:
Fig. 1 eine Speicherzelle gemäß einer ersten Ausführungsform der Erfindung, bei der das Drain-seitige Speicherelement programmiert wird.Fig. 1 shows a memory cell according to a first embodiment of the invention, in which the drain-side memory element is programmed.
Fig. 2 die Speicherzelle aus Fig. 1, bei der die Speicherinhalte des Source-seitigen Speicherelements und des Drain-seitigen Speicherelements gelöscht werden. Fig. 3a eine Speicherzelle gemäß einer zweiten Ausführungsform der Erfindung im Querschnitt in einem ersten Fertigungszustand während ihrer Herstellung.FIG. 2 shows the memory cell from FIG. 1, in which the memory contents of the source-side memory element and the drain-side memory element are erased. 3a shows a memory cell according to a second embodiment of the invention in cross section in a first manufacturing state during its manufacture.
Fig. 3b die Speicherzelle gemäß der zweiten Ausführungsform der Erfindung im Querschnitt in einem zweiten Fertigungszustand während ihrer Herstellung.3b shows the memory cell according to the second embodiment of the invention in cross section in a second manufacturing state during its manufacture.
Fig. 3c die Speicherzelle gemäß der zweiten Ausführungsform der Erfindung im Querschnitt in einem dritten Fertigungszustand während ihrer Herstellung.3c shows the memory cell according to the second embodiment of the invention in cross section in a third manufacturing state during its manufacture.
Fig. 3d die Speicherzelle gemäß der zweiten Ausführungsform der Erfindung im Querschnitt in einem vierten Fertigungszustand während ihrer Herstellung.3d shows the memory cell according to the second embodiment of the invention in cross section in a fourth manufacturing state during its manufacture.
Fig. 3e die Speicherzelle gemäß der zweiten Ausführungsform der Erfindung im Querschnitt in vollendetem Fertigungszustand.Fig. 3e the memory cell according to the second embodiment of the invention in cross section in the completed manufacturing state.
Fig. 3f zwei erfindungsgemäße Speicherzellen wie die in Fig. 3e gezeigte von oben.Fig. 3f two memory cells according to the invention like the one shown in Fig. 3e from above.
Fig. 1 zeigt eine Speicherzelle gemäß einer ersten Ausführungsform der Erfindung, bei der das Drain-seitige Speicherelement programmiert wird.1 shows a memory cell according to a first embodiment of the invention, in which the drain-side memory element is programmed.
Die Speicherzelle aus Fig. 1 weist ein Substrat 100 auf, einen im Substrat 100 ausgebildeten n+-dotierten Source-Bereich 101, einen im Substrat 100 ausgebildeten n+-dotierten Drain-Bereich 102 und einen zwischen dem Source-Bereich 101 und dem Drain- Bereich 102 verlaufenden n-Typ Kanalbereich 103 mit einer veränderbaren elektrischen Leitfähigkeit.1 has a substrate 100, an n + -doped source region 101 formed in the substrate 100, an n + -doped drain region 102 formed in the substrate 100 and one between the source region 101 and the drain - Area 102 extending n-type channel area 103 with a variable electrical conductivity.
Die Speicherzelle weist weiter ein Source-seitiges Steuergate 104 auf, das sich zumindest teilweise über einem sich an den Source-Bereich 101 anschließenden Source-seitigen Randabschnitt 105 des Kanalbereichs 103 erstreckt und zum Verändern der elektrischen Leitfähigkeit des Source-seitigen Randabschnitts 105 ausgebildet ist.The memory cell also has a source-side control gate 104, which extends at least partially over a source-side edge section 105 of the channel region 103 which adjoins the source region 101 and for Changing the electrical conductivity of the source-side edge section 105 is formed.
Die Speicherzelle weist außerdem ein Drain-seitiges SteuergateThe memory cell also has a drain-side control gate
106 auf, das sich zumindest teilweise über einem sich an den Drain-Bereich 102 anschließenden Drain-seitigen Randabschnitt106, which is at least partially above a drain-side edge section adjoining the drain region 102
107 des Kanalbereichs 103 erstreckt und zum Verändern der elektrischen Leitfähigkeit des Drain-seitigen Randabschnitts 107 ausgebildet ist.107 of the channel region 103 extends and is designed to change the electrical conductivity of the drain-side edge section 107.
Zwischen dem Source-seitigen Steuergate 104 und dem Drain- seitigen Steuergate 106 ist ein Injektionsgate 108 angeordnet, das sich über einem mittleren Abschnitt 109 des Kanalbereichs 103 erstreckt und zum Verändern der elektrischen Leitfähigkeit des mittleren Abschnitts 109 ausgebildet ist. Der mittlere Abschnitt 109 erstreckt sich dabei zwischen dem Source- seitigen Randabschnitt 105 und dem Drain-seitigen Randabschnitt 107 des Kanalbereichs 103.An injection gate 108 is arranged between the source-side control gate 104 and the drain-side control gate 106, which extends over a central section 109 of the channel region 103 and is designed to change the electrical conductivity of the central section 109. The middle section 109 extends between the source-side edge section 105 and the drain-side edge section 107 of the channel region 103.
Die Speicherzelle weist weiter ein Source-seitiges Speicherelement 110 aus Siliziumnitrid auf, das sich zwischen dem Source-seitigen Steuergate 104 einerseits und dem Injektionsgate 108, dem Source-seitigen Randabschnitt 105 sowie dem Source-Bereich 101 andererseits erstreckt.The memory cell also has a source-side memory element 110 made of silicon nitride, which extends between the source-side control gate 104 on the one hand and the injection gate 108, the source-side edge section 105 and the source region 101 on the other.
Weiter weist die Speicherzelle ein Drain-seitiges Speicherelement 111 aus Siliziumnitrid auf, das sich zwischen dem Drain-seitigen Steuergate 106 einerseits und dem Injektionsgate 108, dem Drain-seitigen Randabschnitt 107 sowie dem Drain-Bereich 102 andererseits erstreckt.Furthermore, the memory cell has a drain-side storage element 111 made of silicon nitride, which extends between the drain-side control gate 106 on the one hand and the injection gate 108, the drain-side edge section 107 and the drain region 102 on the other.
Die Speicherzelle weist weiter eine Gateoxidanordnung 112 aus Siliziumdioxid auf. Die Gateoxidanordnung 112 weist eine Gateoxidschicht 113 auf, die sich zwischen dem Substrat 100 einerseits und dem Source-seitigen Steuergate 104, dem Drain- seitigen Steuergate 106 und dem Injektionsgate 108 andererseits erstreckt. Zwischen dem Source-seitigen Steuergate 104 und dem Source-seitigen Speicherelement 110, zwischen dem Source-seitigen Speicherelement 110 und dem Injektionsgate 108, zwischen dem Injektionsgate 108 und dem Drain-seitigen Speicherelement 111 sowie zwischen dem Drain- seitigen Speicherelement 111 und dem Drain-seitigen Steuergate 106 ist jeweils eine Schicht aus Siliziumdioxid vorgesehen, wobei diese Schichten aus Siliziumdioxid einen Teil der Gateoxidanordnung 112 bilden und mit der Gateoxidschicht 113 einstückig ausgebildet sind.The memory cell also has a gate oxide arrangement 112 made of silicon dioxide. The gate oxide arrangement 112 has a gate oxide layer 113 which extends between the substrate 100 on the one hand and the source-side control gate 104, the drain-side control gate 106 and the injection gate 108 on the other hand. Between the source-side control gate 104 and the source-side memory element 110, between the source-side memory element 110 and the injection gate 108, between the injection gate 108 and the A drain-side memory element 111 and between the drain-side memory element 111 and the drain-side control gate 106 each have a layer of silicon dioxide, these layers of silicon dioxide forming part of the gate oxide arrangement 112 and being formed in one piece with the gate oxide layer 113.
Im folgenden wird der Vorgang des Programmierens des Drain- seitigen Speicherelements 106 beschrieben.The process of programming the drain-side memory element 106 is described below.
An den Source-Bereich 101 wird eine elektrische Spannung von 0 V angelegt. An den Drain-Bereich wird eine elektrische Spannung von 5 V angelegt. An das Source-seitige Steuergate 104 und an das Drain-seitige Steuergate 105 wird mittels einer gemeinsamen Spannungsquelle eine elektrische Spannung von 10 V angelegt. An das Injektionsgate 108 wird eine elektrische Spannung von 1,5 V angelegt. Hierdurch werden elektrische Ladungsträger (Elektronen) vom Source-Bereich 101 in den Source-seitigen Randabschnitt 105 des Kanalbereichs 103 injiziert. Aufgrund der niedrigeren Spannung am Injektionsgate 108 fließt im mittleren Abschnitt 109 des Kanalbereichs 103 nur ein geringer Strom. Aufgrund der hohen Spannung am Drain- seitigen Steuergate 106 werden elektrische Ladungsträger (Elektronen) in das Drain-seitige Speicherelement 111 geladen und dort lokalisiert.An electrical voltage of 0 V is applied to the source region 101. An electrical voltage of 5 V is applied to the drain region. An electrical voltage of 10 V is applied to the source-side control gate 104 and to the drain-side control gate 105 by means of a common voltage source. An electrical voltage of 1.5 V is applied to the injection gate 108. As a result, electrical charge carriers (electrons) are injected from the source region 101 into the source-side edge section 105 of the channel region 103. Due to the lower voltage at the injection gate 108, only a small current flows in the central section 109 of the channel region 103. Due to the high voltage at the drain-side control gate 106, electrical charge carriers (electrons) are charged into the drain-side storage element 111 and localized there.
Eine Speicherzelle gemäß einer alternativen Ausführungsform der Erfindung weist ein p+-dotierten Source-Bereich, einen p+- dotierten Drain-Bereich und einen zwischen dem Source-Bereich und dem Drain-Bereich verlaufenden p-Typ Kanalbereich mit einer veränderbaren elektrischen Leitfähigkeit auf.A memory cell according to an alternative embodiment of the invention has a p + -doped source region, a p + - doped drain region and a p-type channel region running between the source region and the drain region and having a variable electrical conductivity.
Fig. 2 zeigt die Speicherzelle aus Fig. 1, bei der die Speicherinhalte des Source-seitigen Speicherelements 110 und des Drain-seitigen Speicherelements 111 gelöscht werden.FIG. 2 shows the memory cell from FIG. 1, in which the memory contents of the source-side memory element 110 and the drain-side memory element 111 are erased.
An den Source-Bereich 101 und an den Drain-Bereich 102 wird die gleiche positive elektrische Spannung von 5 V angelegt. An das Source-seitige Steuergate 104 und an das Drain-seitige Steuergate 106 wird die gleiche negative elektrische Spannung von -5 V angelegt. An das Injektionsgate 108 wird eine elektrische Spannung von 0 V angelegt. Dadurch werden Löcher aus dem Kanalbereich 103 in das Source-seitige Speicherelement 110 geladen. Diese Löcher rekombinieren mit im Source-seitigen Speicherelement 110 lokalisierten negativen elektrischen Ladungsträgern. Dadurch wird die negative elektrische Ladung der im Source-seitigen Speicherelement 110 lokalisierten negativen Ladungsträger kompensiert und somit eine Löschung des Speicherinhalts im Source-seitigen Speicherelement 110 bewirkt. In analoger Weise werden Löcher aus dem Kanalbereich 103 in das Drain-seitige Speicherelement 111 geladen. Dadurch wird die negative elektrische Ladung der im Drain-seitigen Speicherelement 111 lokalisierten elektrischen Ladungsträgern kompensiert und somit eine Löschung des Speicherinhalts im Drain-seitigen Speicherelement 111 bewirkt. Zur zusätzlichen Unterstützung der Entladung der Speicherelemente 110, 111 kann an das Injektionsgate 108 alternativ eine negative elektrische Spannung angelegt sein.The same positive electrical voltage of 5 V is applied to the source region 101 and to the drain region 102. To the source-side control gate 104 and to the drain-side Control gate 106 is applied the same negative electrical voltage of -5 volts. An electrical voltage of 0 V is applied to the injection gate 108. As a result, holes from the channel region 103 are loaded into the source-side storage element 110. These holes recombine with negative electrical charge carriers located in the source-side storage element 110. As a result, the negative electrical charge of the negative charge carriers located in the source-side storage element 110 is compensated for, and thus the memory content in the source-side storage element 110 is erased. In an analogous manner, holes are loaded from the channel region 103 into the drain-side storage element 111. As a result, the negative electrical charge of the electrical charge carriers located in the drain-side storage element 111 is compensated, and thus the memory content in the drain-side storage element 111 is erased. To additionally support the discharge of the memory elements 110, 111, a negative electrical voltage can alternatively be applied to the injection gate 108.
Zum Auslesen des im Source-seitigen Speicherelement 110 gespeicherten Speicherinhalts (Bits) kann zwischen dem Source- Bereich 101 (0 V) und dem Drain-Bereich 102 (1,2 V) eine elektrische Spannung von 1,2 V angelegt werden. An das Source- seitige Steuergate 104, an das Drain-seitige Steuergate 106 und an das Injektionsgate 108 wird dann jeweils eine Spannung von ungefähr 2 V angelegt. Zum Auslesen des im Drain-seitigen Speicherelement 111 gespeicherten Speicherinhalts (Bits) wird zwischen dem Source-Bereich 101 (1,2 V) und dem Drain-Bereich 102 (0 V) eine elektrische Spannung von -1,2 V angelegt. Die Spannungen am Source-seitigen Steuergate 104, am Drain- seitigen Steuergate 106 und am Injektionsgate 108 betragen ebenfalls 2 V, d.h. es wird nur die Source-Drain-Spannung vertauscht gepolt.To read out the memory content (bits) stored in the source-side memory element 110, an electrical voltage of 1.2 V can be applied between the source region 101 (0 V) and the drain region 102 (1.2 V). A voltage of approximately 2 V is then respectively applied to the source-side control gate 104, to the drain-side control gate 106 and to the injection gate 108. To read out the memory content (bits) stored in the drain-side memory element 111, an electrical voltage of -1.2 V is applied between the source region 101 (1.2 V) and the drain region 102 (0 V). The voltages at the source side control gate 104, the drain side control gate 106 and the injection gate 108 are also 2 V, i.e. only the source-drain voltage is reversed.
In der folgenden Tabelle 1 sind typische elektrische Spannungen angegeben, die an die unterschiedlichen Elemente der Speicherzelle anzulegen sind und die in der angegebenen Kombination zum Programmieren, Löschen bzw. Auslesen der Speicherzelle geeignet sind. Tabelle 1The following table 1 shows typical electrical voltages which are to be applied to the different elements of the memory cell and which are suitable in the stated combination for programming, erasing or reading out the memory cell. Table 1
Im folgenden wird unter Bezugnahme auf Fig. 3a bis 3f ein Verfahren zum Herstellen einer erfindungsgemäßen Speicherzelle beschrieben.A method for producing a memory cell according to the invention is described below with reference to FIGS. 3a to 3f.
Fig. 3a zeigt eine Speicherzelle gemäß einer zweiten3a shows a memory cell according to a second
Ausführungsform der Erfindung im Querschnitt in einem erstenEmbodiment of the invention in cross section in a first
Fertigungszustand während ihrer Herstellung.State of manufacture during their manufacture.
Als Ausgangsmaterial für die Speicherzelle wird ein p-Typ Substrat 300 verwendet. Auf dem Substrat 300 wird eine 10 nm dicke Gateoxidschicht 301 ausgebildet. Auf der Gateoxidschicht 301 wird eine Injektionsgate-Schicht mit einer Schichtabfolge von nacheinander Polysilizium 302a, Wolframsilizid 302b, TEOSA p-type substrate 300 is used as the starting material for the memory cell. A 10 nm thick gate oxide layer 301 is formed on the substrate 300. An injection gate layer with a layer sequence of successively polysilicon 302a, tungsten silicide 302b, TEOS is formed on the gate oxide layer 301
(Tetra-Ethyl-Ortho-Silicate) 302c ausgebildet. Die Injektionsgate-Schicht wird fotolithografisch strukturiert(Tetra ethyl orthosilicate) 302c. The injection gate layer is structured photolithographically
(Fotolithografie und anschließendes Ätzen der Injektionsgate- Schicht) , und anschließend wird der Fotolithografie-Lack gestrippt (entfernt) , so dass das Injektionsgate 302 ausgebildet wird und somit die in Fig. 3a gezeigte Struktur ausgebildet wird.(Photolithography and subsequent etching of the injection gate layer), and then the photolithography lacquer is stripped (removed), so that the injection gate 302 is formed and thus the structure shown in FIG. 3a is formed.
Anschließend wird, wie in Fig. 3b gezeigt ist, auf der Struktur aus Fig. 3a eine Siliziumnitridschicht abgeschieden. Die Siliziumnitridschicht wird zurückgeätzt, so dass seitlich des Injektionsgate 302 Nitrid-Spacer 303 verbleiben und die in Fig. 3b gezeigte Struktur ausgebildet wird.Then, as shown in FIG. 3b, a silicon nitride layer is deposited on the structure from FIG. 3a. The silicon nitride layer is etched back, so that laterally of injection gate 302 nitride spacer 303 remain and the structure shown in FIG. 3b is formed.
An der Struktur aus Fig. 3b wird ein Arsen- Implantationsschritt durchgeführt, bei dem ein Source-Bereich 304 und ein Drain-Bereich 305 ausgebildet werden, wie in Fig. 3c gezeigt ist. Zwischen dem Source-Bereich 304 und dem Drain- Bereich 305 erstreckt sich ein Kanalbereich. Nachfolgend wird über dem Source-Bereich 304 und dem Drain-Bereich 305 mittels Oxidation je eine Schicht aus Dickoxid 306 ausgebildet, so dass die in Fig. 3c gezeigte Struktur ausgebildet wird.An arsenic implantation step is carried out on the structure from FIG. 3b, in which a source region 304 and a drain region 305 are formed, as shown in FIG. 3c. A channel region extends between the source region 304 and the drain region 305. Subsequently, a layer of thick oxide 306 is formed above the source region 304 and the drain region 305 by means of oxidation, so that the structure shown in FIG. 3c is formed.
Nun werden die Nitrid-Spacer 303 durch einen Nassätzschritt entfernt. Eine Siliziumdioxidschicht wirkt bei diesem Nassätzschritt als Ätzstoppschicht, so dass die Gateoxidschicht 301 nicht angegriffen wird und die in Fig. 3d gezeigte Struktur ausgebildet wird.The nitride spacers 303 are now removed by a wet etching step. In this wet etching step, a silicon dioxide layer acts as an etching stop layer, so that the gate oxide layer 301 is not attacked and the structure shown in FIG. 3d is formed.
Wie in Fig. 3e gezeigt ist, wird ausgehend von der Struktur aus Fig. 3d zunächst ein Siliziumdioxid-Ätzschritt durchgeführt, bei dem die Gateoxidschicht 301 in Bereichen 307 neben dem Injektionsgate 302 entfernt wird (und das Dickoxid 306 ausgedünnt wird) . Anschließend wird auf der Oberfläche der teilfertigen Struktur eine untere Oxidschicht 308 aus Siliziumdioxid ausgebildet. Auf der unteren Oxidschicht 308 wird eine Speicherelement-Schicht 309 aus Siliziumnitrid ausgebildet. Auf der Speicherelement-Schicht 309 wird eine obere Oxidschicht 310 aus Siliziumdioxid ausgebildet. Die untere Oxidschicht 308, die Speicherelement-Schicht 309 und die obere Oxidschicht 310 bilden in den Bereichen 307 neben dem Injektionsgate 302 jeweils eine ONO-Schicht (ONO = Oxid- Nitrid-Oxid) , so dass ein Source-seitiges Speicherelement 311 und ein Drain-seitiges Speicherelement 312 ausgebildet werden. Das Source-seitige Speicherelement 311 und das Drain-seitige Speicherelement 312 sind jeweils aus der Speicherelement- Schicht 309 aus Siliziumnitrid gebildet und auf der einen Seite von der unteren Oxidschicht 308 und auf der anderen Seite von der oberen Oxidschicht 310 begrenzt. Auf der oberen Oxidschicht 310 wird eine PolysiliziumschichtAs shown in FIG. 3e, starting from the structure from FIG. 3d, a silicon dioxide etching step is first carried out, in which the gate oxide layer 301 is removed in regions 307 next to the injection gate 302 (and the thick oxide 306 is thinned out). A lower oxide layer 308 of silicon dioxide is then formed on the surface of the partially finished structure. A storage element layer 309 made of silicon nitride is formed on the lower oxide layer 308. An upper oxide layer 310 made of silicon dioxide is formed on the memory element layer 309. The lower oxide layer 308, the memory element layer 309 and the upper oxide layer 310 each form an ONO layer (ONO = oxide nitride oxide) in the regions 307 next to the injection gate 302, so that a source-side memory element 311 and a drain -side storage element 312 are formed. The source-side storage element 311 and the drain-side storage element 312 are each formed from the storage element layer 309 made of silicon nitride and delimited on one side by the lower oxide layer 308 and on the other side by the upper oxide layer 310. A polysilicon layer is formed on top oxide layer 310
313 ausgebildet, die in situ dotiert wird. Auf der313, which is doped in situ. On the
Polysiliziumschicht 313 wird eine Wolframsilizidschicht 314 ausgebildet. Die Polysiliziumschicht 313 und dieA tungsten silicide layer 314 is formed in the polysilicon layer 313. The polysilicon layer 313 and the
Wolframsilizidschicht 314 werden fotolithografisch strukturiert (Fotolithografie und anschließendes Ätzen derTungsten silicide layer 314 are structured photolithographically (photolithography and subsequent etching of the
Schichten 313, 314), und anschließend wird derLayers 313, 314), and then the
Fotolithografie-Lack gestrippt (entfernt) . Aus derStripped photolithography varnish (removed). From the
Polysiliziumschicht 313 und der Wolframschicht 314 werden so ein Source-seitiges Steuergate 315 und ein Drain-seitigesPolysilicon layer 313 and tungsten layer 314 thus become a source-side control gate 315 and a drain-side
Steuergate 316 ausgebildet. Das Source-seitige Steuergate 315 und das Drain-seitige Steuergate 316 sind miteinander elektrisch gekoppelt.Control gate 316 formed. The source-side control gate 315 and the drain-side control gate 316 are electrically coupled to one another.
Fig. 3e zeigt die fertige Speicherzelle im Querschnitt.3e shows the finished memory cell in cross section.
Fig. 3f zeigt zur weiteren Veranschaulichung zwei nebeneinander angeordnete erfindungsgemäße Speicherzellen wie die in Fig. 3e gezeigte von oben.3f shows, for further illustration, two memory cells according to the invention arranged next to one another, like the one shown in FIG. 3e, from above.
Bei alternativen Ausführungsformen der erfindungsgemäßen Speicherzelle ist das Substrat 100, 300 ein n-Substrat. In diesem Fall weist der Kanalbereich einen p-Kanal auf. In diesem Dokument sind folgende Veröffentlichungen zitiert: In alternative embodiments of the memory cell according to the invention, the substrate 100, 300 is an n-substrate. In this case, the channel area has a p-channel. The following publications are cited in this document:
[1] K. Naruke, S. Yamada, E. Obi, S. Taguchi, and M. Wada, "A new flash-erase EEPROM cell with a sidewall select-gate on its source side", Tech. Digest, 1989, IEDM, pp. 25.7.1-25.7.4[1] K. Naruke, S. Yamada, E. Obi, S. Taguchi, and M. Wada, "A new flash-erase EEPROM cell with a sidewall select-gate on its source side", Tech. Digest, 1989, IEDM, pp. 25.7.1-25.7.4
[2] US 6,335,554 Bl[2] US 6,335,554 sheets
[3] DE 10036911 AI [3] DE 10036911 AI
BezugszeichenlisteLIST OF REFERENCE NUMBERS
Fig. 1Fig. 1
100 Substrat100 substrate
101 Source-Bereich101 Source area
102 Drain-Bereich102 drain area
103 Kanalbereich103 channel area
104 Source-seitiges Steuergate104 Source control gate
105 Source-seitiger Randabschnitt des Kanalbereichs 103105 Source-side edge section of the channel region 103
106 Drain-seitiges Steuergate106 Drain-side control gate
107 Drain-seitiger Randabschnitt des Kanalbereichs 103107 Drain-side edge section of the channel region 103
108 Injektionsgate108 injection gate
109 mittlerer Abschnitt des Kanalbereichs 103109 middle section of the channel region 103
110 Source-seitiges Speicherelement110 source-side storage element
111 Drain-seitiges Speicherelement111 drain-side storage element
112 Gateoxidanordnung112 gate oxide array
113 Gateoxidschicht113 gate oxide layer
Fig. 3Fig. 3
300 Substrat300 substrate
301 Gateoxidschicht301 gate oxide layer
302 Injektionsgate: 302a Polysilizium 302b Wolfram 302c TEOS302 injection gate: 302a polysilicon 302b tungsten 302c TEOS
303 Nitrid-Spacer303 nitride spacer
304 Source-Bereich304 source area
305 Drain-Bereich305 drain area
306 Dickoxid306 thick oxide
307 Bereiche neben dem Injektionsgate 308 untere Oxidschicht307 areas next to the injection gate 308 lower oxide layer
309 Speicherelement-Schicht 310 obere Oxidschicht309 storage element layer 310 top oxide layer
311 Source-seitiges Speicherelement311 source-side storage element
312 Drain-seitiges Speicherelement312 drain-side storage element
313 Polysiliziumschicht313 polysilicon layer
314 Wolframschicht314 tungsten layer
315 Source-seitiges Steuergate315 source control gate
316 Drain-seitiges Steuergate 316 drain-side control gate

Claims

Patentansprüche claims
1. Speicherzelle mit: einem Substrat, einem im Substrat ausgebildeten Source-Bereich, einem im Substrat ausgebildeten Drain-Bereich, einem zwischen dem Source-Bereich und dem Drain-Bereich verlaufenden Kanalbereich mit einer veränderbaren elektrischen Leitfähigkeit, einem Source-seitigen Steuergate, das sich zumindest teilweise über einem sich an den Source-Bereich anschließenden Source-seitigen Randabschnitt des Kanalbereichs erstreckt und zum Verändern der elektrischen Leitfähigkeit des Source- seitigen Randabschnitts ausgebildet ist, einem Drain-seitigen Steuergate, das sich zumindest teilweise über einem sich an den Drain-Bereich anschließenden Drain-seitigen Randabschnitt des Kanalbereichs erstreckt und zum Verändern der elektrischen Leitfähigkeit des Drain- seitigen Randabschnitts ausgebildet ist, einem zwischen dem Source-seitigen Steuergate und dem Drain-seitigen Steuergate angeordneten und von diesen elektrisch entkoppelten Injektionsgate, das sich über einem mittleren Abschnitt des Kanalbereichs erstreckt und zum Verändern der elektrischen Leitfähigkeit des mittleren Abschnitts ausgebildet ist, wobei der mittlere Abschnitt sich zwischen dem Source-seitigen Randabschnitt und dem Drain- seitigen Randabschnitt des Kanalbereichs erstreckt, einem Source-seitigen Speicherelement, das sich zumindest zwischen dem Source-seitigen Randabschnitt und dem Source- seitigen Steuergate erstreckt, und einem Drain-seitigen Speicherelement, das sich zumindest zwischen dem Drain-seitigen Randabschnitt und dem Drain- seitigen Steuergate erstreckt, einer Gateoxidanordnung, die zumindest eine Gateoxidschicht aufweist, die sich zwischen dem Substrat einerseits und dem Source-seitigen Steuergate, dem Drain- seitigen Steuergate und dem Injektionsgate andererseits erstreckt. 1. A memory cell comprising: a substrate, a source region formed in the substrate, a drain region formed in the substrate, a channel region running between the source region and the drain region with a variable electrical conductivity, a source-side control gate which extends at least partially over a source-side edge section of the channel area adjoining the source area and is designed to change the electrical conductivity of the source-side edge section, a drain-side control gate, which at least partially extends over a Area adjoining drain-side edge section of the channel area and designed to change the electrical conductivity of the drain-side edge section, an injection gate arranged between the source-side control gate and the drain-side control gate and electrically decoupled therefrom, which is located above a middle ren portion of the channel region and is designed to change the electrical conductivity of the central portion, wherein the central portion extends between the source-side edge portion and the drain-side edge portion of the channel region, a source-side memory element, which at least between the source -side edge section and the source-side control gate, and a drain-side memory element which extends at least between the drain-side edge section and the drain-side control gate, a gate oxide arrangement which has at least one gate oxide layer which extends between the substrate on the one hand and the source side control gate, the drain side control gate and the injection gate on the other.
2. Speicherzelle nach Anspruch 1, bei der das Speicherelement Siliziumnitrid aufweist.2. The memory cell of claim 1, wherein the memory element comprises silicon nitride.
3. Speicherzelle nach Anspruch 1 oder 2, bei der das Speicherelement Siliziumdioxid aufweist.3. Memory cell according to claim 1 or 2, wherein the memory element comprises silicon dioxide.
4. Speicherzelle nach einem der Ansprüche 1 bis 3, bei der das Speicherelement integrierter Teil einer ONO- Schicht ist, die aus einer ersten Siliziumdioxidschicht, einer auf der ersten Siliziumdioxidschicht ausgebildeten Siliziumnitridschicht und einer auf der Siliziumnitridschicht ausgebildeten zweiten Siliziumdioxidschicht ausgebildet ist.4. Memory cell according to one of claims 1 to 3, wherein the memory element is an integrated part of an ONO layer, which is formed from a first silicon dioxide layer, a silicon nitride layer formed on the first silicon dioxide layer and a second silicon dioxide layer formed on the silicon nitride layer.
5. Speicherzelle nach Anspruch 4, bei der die Gateoxidschicht mit der ersten Siliziumdioxidschicht einstückig ausgebildet ist.5. The memory cell of claim 4, wherein the gate oxide layer is formed in one piece with the first silicon dioxide layer.
6. Speicherzelle nach einem der Ansprüche 1 bis 5, bei der das Source-seitige Steuergate und das Drain- seitige Steuergate miteinander elektrisch gekoppelt sind.6. Memory cell according to one of claims 1 to 5, in which the source-side control gate and the drain-side control gate are electrically coupled to one another.
7. Speicherzelle nach einem der Ansprüche 1 bis 6, bei der der Kanalbereich einen n-Kanal aufweist.7. Memory cell according to one of claims 1 to 6, wherein the channel region has an n-channel.
8. Speicherzelle nach einem der Ansprüche 1 bis 6, bei der der Kanalbereich einen p-Kanal aufweist.8. Memory cell according to one of claims 1 to 6, wherein the channel region has a p-channel.
9. Verfahren zum Programmieren einer Speicherzelle nach einem der Ansprüche 1 bis 8, bei dem an den Source-Bereich eine elektrische Source- Spannung mit einem Source-Spannungs-Wert angelegt wird und an den Drain-Bereich eine elektrische Drain-Spannung mit einem Drain-Spannungs-Wert angelegt wird, wobei der Source-Spannungs-Wert und der Drain-Spannungs-Wert unterschiedlich sind, an das Injektionsgate eine elektrische Injektionsgate-Spannung mit einem Injektionsgate- Spannungswert angelegt ist und an das Source-seitige Steuergate eine elektrische Source-Steuergate-Spannung mit einem Source-Steuergate- Spannungswert angelegt ist und an das Drain-seitige Steuergate eine elektrische Drain-Steuergate-Spannung mit einem Drain-Steuergate-Spannungswert angelegt ist,9. A method for programming a memory cell according to one of claims 1 to 8, in which an electrical source voltage having a source voltage value is applied to the source region and an electrical drain voltage having a drain to the drain region Voltage value is applied, the source voltage value and the drain voltage value being different, an electrical injection gate voltage with an injection gate voltage value is applied to the injection gate and an electrical source control gate voltage with a source control gate voltage value is applied to the source-side control gate and an electrical drain control gate is applied to the drain-side control gate Voltage is applied with a drain control gate voltage value
wobei der Source-Steuergate-Spannungswert und der Drain- Steuergate-Spannungswert jeweils dem Betrag nach größer sind als der Injektionsgate-Spannungswert .wherein the source control gate voltage value and the drain control gate voltage value are each larger in magnitude than the injection gate voltage value.
10. Verfahren nach Anspruch 9, bei dem der Source-Steuergate-Spannungswert und der Drain- Steuergate-Spannungswert gleich sind. 10. The method of claim 9, wherein the source control gate voltage value and the drain control gate voltage value are the same.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184315B2 (en) * 2003-11-04 2007-02-27 Micron Technology, Inc. NROM flash memory with self-aligned structural charge separation
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
JP2008053270A (en) * 2006-08-22 2008-03-06 Nec Electronics Corp Semiconductor memory device, and its manufacturing method
KR100846393B1 (en) * 2007-03-30 2008-07-15 주식회사 하이닉스반도체 Transistor in semiconductor device and method for manufacturing the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6418270A (en) * 1987-07-13 1989-01-23 Oki Electric Ind Co Ltd Semiconductor memory device
US5219774A (en) * 1988-05-17 1993-06-15 Xicor, Inc. Deposited tunneling oxide
US5270559A (en) * 1990-10-15 1993-12-14 California Institute Of Technology Method and apparatus for making highly accurate potential well adjustments in CCD's
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
JPH0613627A (en) * 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacture
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US6057575A (en) * 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5963806A (en) * 1996-12-09 1999-10-05 Mosel Vitelic, Inc. Method of forming memory cell with built-in erasure feature
JP3264365B2 (en) * 1997-03-28 2002-03-11 ローム株式会社 Non-volatile storage element
US5900657A (en) * 1997-05-19 1999-05-04 National Semiconductor Corp. MOS switch that reduces clock feed through in a switched capacitor circuit
US6281545B1 (en) * 1997-11-20 2001-08-28 Taiwan Semiconductor Manufacturing Company Multi-level, split-gate, flash memory cell
US6091101A (en) * 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well
US5991204A (en) * 1998-04-15 1999-11-23 Chang; Ming-Bing Flash eeprom device employing polysilicon sidewall spacer as an erase gate
US6043530A (en) * 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
US6093945A (en) * 1998-07-09 2000-07-25 Windbond Electronics Corp. Split gate flash memory with minimum over-erase problem
US6107139A (en) * 1998-07-17 2000-08-22 Worldwide Semiconductor Manufacturing Corporation Method for making a mushroom shaped DRAM capacitor
KR100297720B1 (en) * 1998-10-19 2001-08-07 윤종용 Flash memory cell and method of fabricating the same
US6313500B1 (en) * 1999-01-12 2001-11-06 Agere Systems Guardian Corp. Split gate memory cell
JP3973819B2 (en) * 1999-03-08 2007-09-12 株式会社東芝 Semiconductor memory device and manufacturing method thereof
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
JP2001148434A (en) * 1999-10-12 2001-05-29 New Heiro:Kk Non-volatile memory cell and its usage, manufacturing method, and non-volatile memory array
US6504207B1 (en) * 2000-06-30 2003-01-07 International Business Machines Corporation Method to create EEPROM memory structures integrated with high performance logic and NVRAM, and operating conditions for the same
DE10036911C2 (en) * 2000-07-28 2002-06-06 Infineon Technologies Ag Method for producing a multi-bit memory cell

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO03017374A2 *

Also Published As

Publication number Publication date
KR100679775B1 (en) 2007-02-06
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DE10138585A1 (en) 2003-03-06
KR20040023718A (en) 2004-03-18
CN1539170A (en) 2004-10-20
WO2003017374A3 (en) 2003-05-30
TW556320B (en) 2003-10-01
JP4481004B2 (en) 2010-06-16
US6998672B2 (en) 2006-02-14
WO2003017374A2 (en) 2003-02-27

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