EP1212836A2 - Nachlauf-analog/digital-wandler - Google Patents

Nachlauf-analog/digital-wandler

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Publication number
EP1212836A2
EP1212836A2 EP00972581A EP00972581A EP1212836A2 EP 1212836 A2 EP1212836 A2 EP 1212836A2 EP 00972581 A EP00972581 A EP 00972581A EP 00972581 A EP00972581 A EP 00972581A EP 1212836 A2 EP1212836 A2 EP 1212836A2
Authority
EP
European Patent Office
Prior art keywords
analog
counter
digital converter
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00972581A
Other languages
English (en)
French (fr)
Inventor
Dieter Draxelmayr
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1212836A2 publication Critical patent/EP1212836A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/48—Servo-type converters

Definitions

  • the invention relates to a tracking analog / digital converter with automatic step size adjustment.
  • An analog / digital converter is an electrical circuit that converts an analog input signal into a digital output signal. With sequential analog / digital converters, the bits of the digital word are determined successively. Incremental analog / digital converters compare the analog input voltage with discrete adjustable reference voltages that are supplied by a digital / analog converter.
  • Fig. 1 shows an incremental analog / digital converter according to the prior art.
  • An analog input signal is applied to an input E of the analog / digital converter and fed to a subtractor S via a line.
  • the subtractor S subtracts a comparison voltage from the analog input signal, which is generated by a digital / analog converter DAU.
  • the differential voltage generated by the subtractor S is fed to the non-inverting input of a comparator K.
  • the comparator K compares the analog differential signal present at the non-inverting input with a reference potential, for example ground, and outputs a comparator output signal to a counter Z via a comparator output line.
  • the counter Z is an up / down counter which is clocked by a clock generator T.
  • the counter Z forms a digital value at its output, which in turn is fed to the digital / analog converter.
  • the comparator K forms a control circuit with the up / down counter Z and the digital / analog converter DAU, which minimizes the difference signal at the output of the subtractor S.
  • the up / down counter counts until the analog difference signal at the output of the subtractor S becomes almost zero. This ensures that the digital output value at the output of the counter Z corresponds to the size of the analog input signal at the input E.
  • the digitized value is then output at output A of the tracking analog / digital converter.
  • the tracking analog / digital converter shown in Fig. 1 has the disadvantage that in the case of a rapidly changing analog input signal and / or an analog input signal with a large amplitude, the conversion of the analog input signal by the digital output value takes a long time lasts if the step size of the digital counter is relatively small. If the digital counter Z is large, the resolution of the analog / digital
  • Analog / digital converters have to meet various quality criteria, such as high resolution, high conversion speed, low power consumption and the lowest possible circuit complexity. There is a requirement that an unknown analog input signal should be digitally converted with a certain fixed percentage accuracy. Analog input signals with a large amplitude can therefore be implemented with a lower resolution than analog input signals with a small amplitude. However, since the amplitude and the operating point of the analog input signal are not known from the outset, this usually leads to the use of analog / digital converters which in any case meet the requirements for any analog input signal and therefore the analog input signal that actually occurs are over-specified in most cases.
  • the invention provides a tracking analog / digital converter with a comparison circuit for comparing an analog input signal with an analog comparison signal, the comparison circuit emitting a comparator output signal, an evaluation circuit for evaluating the comparator output signal, a counter device with adjustable step size for emitting a digital count value , an analog / digital converter for converting the digital count value into the analog comparison signal, the evaluation circuit setting the counter increment as a function of the evaluated comparator output signal.
  • the basic idea of the invention is not to keep the step size of the counter device constant, but to change it as a function of the comparator output signal.
  • the comparison circuit has a subtractor which subtracts the analog comparison signal from the analog input signal to be converted and outputs an analog difference signal, and a comparator which compares the difference signal with a reference potential and outputs the comparator output signal.
  • the comparator output signal output by the comparison circuit is preferably a binary signal sequence.
  • the evaluation circuit contains a buffer for storing a data sequence of the binary signal sequence.
  • This buffer is preferably a clocked shift register.
  • the evaluation circuit increases the counter step size of the counter when the binary signal sequence is essentially constant and, conversely, decreases the counter step size when an essentially alternating binary signal sequence is emitted by the comparison circuit.
  • the evaluation circuit also preferably contains a logic circuit for the logical evaluation of the data sequence stored in the buffer.
  • the evaluation circuit has a counter increment setting device for setting the counter increment, the counter increment being adjustable as a function of a logic evaluation signal which is output by the logic circuit to the counter increment setting device.
  • the logic circuit preferably consists of logic gates, the logic inputs of which are connected to the buffer.
  • the counter increment setting device is an up / down counter, which depends on the counter increment for the counter device from the logic evaluation signal increased, decreased or constant.
  • the up / down counter present in the evaluation circuit preferably has an overflow protection circuit.
  • the counter device with adjustable step size has a synchronous up / down counter, which consists of several controllable counter cells connected in series.
  • the counter device with an adjustable step size has a logic decoding circuit for controlling the counter cells as a function of the set counter step size.
  • the logic decoding circuit is preferably a thermometer decoding circuit.
  • controllable counter cells are blocked or released as a function of the set counter increment by the logic decoding circuit for the counter.
  • Figure 1 shows a tracking analog / digital converter according to the prior art.
  • FIG. 2 shows a block diagram of the tracking analog / digital converter according to the invention
  • 3 shows a block diagram of the evaluation circuit according to the invention
  • FIG. 4 shows a block diagram of the counter device according to the invention with adjustable step size
  • Fig. 5 timing diagrams to explain the operation of the tracking analog-to-digital converter according to the invention.
  • the tracking analog / digital converter has an input connection 1 for applying an analog signal to be converted.
  • the input connection 1 is connected via a line 2 to a subtractor 3, which subtracts an analog comparison signal present on line 4 from the analog input signal present on line 2, and via line 5 the analog difference signal thus formed to the non-inverting input 6 a comparator 7 outputs.
  • the comparator 7 compares the analog difference signal present at the non-inverting input 6 with a reference potential which is connected via a line 8 to the inverting input 9 of the comparator 8.
  • the reference potential is preferably ground.
  • the subtractor 3 and the comparator 7 together form a comparison circuit 10 for comparing the analog input signal present at the input connection 1 with a comparison signal which is fed to the subtractor 3 on the line 4.
  • the comparator 7 of the comparison circuit 10 outputs a comparator output signal to an evaluation circuit 12 via an output line 11.
  • the evaluation circuit 12 evaluates the comparator output signal and emits a counter step width setting signal to a counter device 14 with adjustable step size via lines 13a, 13b.
  • the absolute height of the counter increment is fed to the counter device 14 via setting lines 13a.
  • the sign of the counter increment is set via a line 13b.
  • the pre Character is determined by the evaluation circuit 12 directly from the comparator output signal present on line 12.
  • the counter device 14 is supplied with a clock signal by a clock generator 16 via a clock line 15 and outputs a digital count value to an analog / digital converter 18 via output lines 17 for U conversion of the digital count value into the analog comparison signal. After analog / digital conversion has taken place, the digital final value present on lines 17 is read out via lines 19 at an output connection 20 of the tracking analog / digital converter according to the invention.
  • the comparator signal emitted by the comparison circuit 10 via the line 11 is a binary signal sequence. If the analog input signal present at the input connection 1 changes rapidly, the comparator 7 delivers a series of identical decisions or binary output signals at its output. The comparator output signal on line 11 then consists of either a longer sequence of logic low bits L or a longer sequence of logic high bits H.
  • the digital output value at output connection 20 of the analog / digital converter fluctuates around the exact digital value, so that the binary output signal sequence of comparator 7 has an alternating sequence of logically low ones Bits L and logic high bits H is.
  • Comparator output signal sequence LLLL ...
  • the following binary comparator output signal sequence results, for example, from a slowly changing analog input signal:
  • the evaluation circuit 12 logically evaluates the comparator output signal sequence present on the line 11 and, depending on the evaluation result, outputs a counter step setting signal via the line 13 to the counter 14.
  • the counter increment is increased by the evaluation circuit 12.
  • the evaluation circuit 12 decreases the counter step size.
  • the step increment of the counter direction 14 is adapted in this way to the analog input signal at terminal 1 of the tracking analog / digital converter according to the invention.
  • FIG. 3 shows a block diagram of the evaluation circuit 12 according to the invention shown in FIG. 2.
  • the evaluation circuit 12 has an input connection 21, which is connected to the output line 11 of the comparator 7, and an output connection 22, which is connected to the counter device 14 via the setting lines 13a, 13b.
  • the comparator output signal present at the input terminal 21 of the evaluation circuit 12 reaches an intermediate memory 24 via an internal data line 23 for storing a data sequence of the binary comparator signal sequence present.
  • the buffer store 24 is preferably a clocked shift register.
  • the data sequence buffered in the shift register is read out via lines 25 by a logic circuit 26 for logical evaluation.
  • the logic circuit 26 preferably consists of logic gates, the logic inputs of which are connected to the buffer store 24 via the lines 25.
  • the logic circuit 26 generates a logic evaluation signal which is fed via lines 27 to a counter increment setting device 28.
  • the counter increment setting device 28 sets the counter increment as a function of the logic evaluation signal which is generated by the logic circuit 26.
  • the counter increment setting device 28 is preferably an up / down counter, which increases, decreases or keeps the counter
  • Down counter preferably an overflow protection circuit to protect against a counter overflow and a counter underflow.
  • an existing blocking circuit is activated which blocks a further step size change for a certain number of cycles.
  • a bit of the data sequence present is stored inverted for this purpose and the data sequence is thus changed in such a way that its logical evaluation does not trigger a step width change. Only when a new data sequence has been loaded into the shift register can a new logic evaluation signal for changing the step size be generated.
  • the counter increment set by the counter increment setting device 28 is output to the counter device 14 via lines 29, the output connection 22 and the adjustment lines 13a, 13b.
  • the evaluation circuit 12 is clocked by the clock generator 16 via a clock line 42.
  • Fig. 4 shows a block diagram of the counter device 14 of the tracking analog-to-digital converter according to the invention.
  • the counter device 14 with an adjustable step size preferably has a synchronous up / down counter 30 with a plurality of controllable counter cells 31, 32, 33 connected in series. The number of controllable counter cells 31, 32, 33 connected in series is arbitrarily high.
  • the counter device 14 also has a logic decoding circuit 34 which controls the counter cells 31, 32, 33 via control lines 35, 36, 37.
  • Logic decoder circuit 34 is preferably a thermometer decoder circuit.
  • the counter device 14 has an input connection 38 which is connected to the logic decoding circuit 34 via an internal line 39.
  • the logic decoding circuit 34 preferably consists of several combinatorial logic gates. Via the setting line 13, the input connection 38 and the internal line 39, the logic decoding circuit is supplied with the set counter step size and decoded. The controllable counter cells 31, 32, 33 and the logic decoding circuit 34 are blocked or enabled for counting via the control line 35, 36, 37. The control command indicates to the counter cell whether it should carry out a counting process itself or whether it should not count itself, but should nevertheless pass on a possible counting command to the downstream counter cell.
  • each controllable counter cell 31, 32, 33 has a first gate which controls whether the counter cell counts or not, and further gates which control whether the counter cell is an active component of the synchronous up / down counter 30 or whether any counting commands should only be passed from the counter cell to the next counter cell.
  • the digital output value of the synchronous up / down counter 30 within the counter 14 is output to the output lines 17 via internal output lines 40 and output connections 41.
  • 5 shows timing diagrams to explain the mode of operation of the tracking analog / digital converter according to the invention.
  • 5A shows an analog input signal present at the input connection 1 of the analog / digital converter.
  • 5B shows the digitized output value at the output connection 20 of the analog / digital converter according to the invention.
  • FIG. 5C shows the change in the step size of the counter device 14 as a function of the applied analog input signal.
  • the step size of the counter device 14 increases with a steeper signal curve of the analog input signal E.
  • the step width of the counter device 14 is reduced.
  • the step size in the case of a steep signal curve is “4”, while in the case of the sinus dome of the sinusoidal signal curve, as is shown in FIG.
  • the step sizes are binary, so that the step size "4" is 16 times as large as the step size "0".

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  • Engineering & Computer Science (AREA)
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Abstract

Nachlauf-Analog /Digital-Wandler mit einer Vergleichsschaltung (10) zum Vergleich eines analogen Eingangssignals mit einem analogen Vergleichssignal, wobei die Vergleichsschaltung (10) ein Komparatorausgangssignal abgibt, und einer Auswerteschaltung (12) zur Auswertung des Komparatorausgangssignals; einer Zählereinrichtung (14) mit einstellbarer Zählerschrittweite zur Abgabe eines digitalen Zählwertes; einem Digital/Analog-Wandler (18) zur Umwandlung des digitalen Zählwertes in das analoge Vergleichssignal, wobei die Auswerteschaltung (12) die Zählerschrittweite in Abhängigkeit von dem ausgewerteten Komparatorausgangssignal einstellt.

Description

Beschreibung
Nachlauf-Analog/Digital- andler
Die Erfindung betrifft einen Nachlauf-Analog/Digital- andler mit automatischer Schrittweiteneinstellung.
Ein Analog/Digital-Wandler ist eine elektrische Schaltung, die ein analoges Eingangssignal in ein digitales Ausgangs- signal umwandelt. Bei sequentiellen Analog/Digital-Wandlern werden die Bits des Digitalwortes sukzessive ermittelt. In- krementale Analog/Digital-Wandler vergleichen die analoge Eingangsspannung mit diskreten einstellbaren Vergleichsspannungen, die von einem Digital/Analog-Wandler geliefert wer- den.
Fig. 1 zeigt einen inkrementalen Analog/Digital-Wandler nach dem Stand der Technik. Ein analoges Eingangssignal wird an einen Eingang E des Analog/Digital-Wandlers angelegt und über eine Leitung einem Subtrahierer S zugeführt. Der Subtrahierer S subtrahiert von dem analogen Eingangssignal eine Vergleichsspannung, die durch einen Digital/Analog-Umsetzer DAU erzeugt wird. Die von dem Subtrahierer S erzeugte Differenzspannung wird dem nicht-invertierenden Eingang eines Kompara- tors K zugeführt. Der Komparator K vergleicht das am nicht- invertierenden Eingang anliegende analoge Differenzsignal mit einem Referenzpotential, beispielsweise Masse, und gibt ein Komparatorausgangssignal über eine Komparatorausgangsleitung an einen Zähler Z ab. Der Zähler Z ist ein Aufwärts- /Abwärtszähler, der durch einen Taktgenerator T getaktet wird. Der Zähler Z bildet an seinem Ausgang einen digitalen Wert, der wiederum dem Digital/Analog-Umsetzer zugeführt wird. Der Komparator K bildet mit dem Aufwärts-/Abwärtszähler Z und dem Digital/Analog-Umsetzer DAU einen Regelkreis, der das Differenzsignal am Ausgang des Subtrahierers S minimiert. Sobald ein analoges Eingangssignal an dem Eingang E angelegt wird, zählt der Aufwärts-/Abwärtszähler so lange, bis das analoge Differenzsignal am Ausgang des Subtrahierers S nahezu null wird. Damit ist gewährleistet, daß der digitale Ausgangswert am Ausgang des Zählers Z der Größe des analogen Eingangssignals am Eingang E entspricht. Der digitalisierte Wert wird dann am Ausgang A des Nachlauf-Analog/Digital- Wandlers ausgegeben.
Der in Fig. 1 gezeigte Nachlauf-Analog/Digital-Wandler nach dem Stand der Technik weist den Nachteil auf, daß bei einem sich schnell ändernden analogen Eingangssignal und/oder einem analogen Eingangssignal mit großer Amplitude die Umwandlung des analogen Eingangssignals um den digitalen Ausgangswert lange dauert, wenn die Schrittweite des digitalen Zählers relativ klein ist. Bei großer Schrittweite des digitalen Zäh- lers Z nimmt wiederum die Auflösung des Analog/Digital-
Wandlers ab. Analog/Digital-Wandler müssen verschiedenen Qualitätskriterien genügen, wie beispielsweise einer hohen Auflösung, einer hohen Umwandlungsgeschwindigkeit, einem geringen Leistungsverbrauch sowie einer möglichst geringen Schal- tungskomplexität . Dabei besteht die Anforderung, daß ein unbekanntes analoges Eingangssignal mit einer bestimmten festgelegten prozentualen Genauigkeit digital umgesetzt werden soll. Analoge Eingangssignale mit einer großen Amplitude können daher mit einer geringeren Auflösung umgesetzt werden als analoge Eingangssignale mit kleiner Amplitude. Da die Amplitude und der Arbeitspunkt des analogen Eingangssignals jedoch nicht von vornherein bekannt sind, führt dies üblicherweise dazu, daß Analog/Digital-Wandler eingesetzt werden, die die Anforderungen in jedem Fall bei einem beliebigen analogen Eingangssignal erfüllen und deshalb so das tatsächlich auftretende analoge Eingangssignal in den meisten Fällen über- spezifiziert sind.
Es ist daher die Aufgabe der vorliegenden Erfindung, einen Nachlauf-Analog/Digital-Wandler zu schaffen, der eine geringe Schaltungskomplexität aufweist und ein analoges Eingangssignal mit beliebiger Signalform mit einer vorgegebenen Auf- lösungsgenauigkeit innerhalb kurzer Zeit in einen digitalen Ausgangswert umwandelt.
Diese Aufgabe wird erfindungsgemäß durch einen Nachlauf- Analog/Digital-Wandler mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers sind in den Unteransprüchen angegeben.
Die Erfindung schafft einen Nachlauf-Analog/Digital-Wandler mit einer Vergleichsschaltung zum Vergleichen eines analogen Eingangssignals mit einem analogen Vergleichssignal, wobei die Vergleichsschaltung ein Komparatorausgangssignal abgibt, einer Auswerteschaltung zur Auswertung des Komparatoraus- gangssignals, einer Zählereinrichtung mit einstellbarer Schrittweite zur Abgabe eines digitalen Zählwertes, einem Analog/Digital-Wandler zur Umwandlung des digitalen Zählwertes in das analoge Vergleichssignal, wobei die Auswerteschaltung die Zählerschrittweite in Abhängigkeit von dem ausgewerteten Komparatorausgangssignal einstellt.
Die Grundidee der Erfindung besteht darin, die Schrittweite der Zählereinrichtung nicht konstant zu halten, sondern in Abhängigkeit von dem Komparatorausgangssignal zu verändern.
Bei einer vorteilhaften Ausgestaltung des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers weist die Vergleichsschaltung einen Subtrahierer auf, der das analoge Vergleichssignal von dem analogen umzuwandelnden Eingangssignal subtrahiert und ein analoges Differenzsignal abgibt, sowie einen Kompara- tor, der das Differenzsignal mit einem Referenzpotential vergleicht und das Komparatorausgangssignal abgibt. Vorzugsweise ist das von der Vergleichsschaltung abgegebene Komparatorausgangssignal eine binäre Signalfolge.
Die Auswerteschaltung enthält bei einer bevorzugten Ausfüh- rungsform einen Zwischenspeicher zur Abspeicherung einer Datensequenz der binären Signalfolge.
Dieser Zwischenspeicher ist vorzugsweise ein getaktetes Schieberegister .
Bei einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers erhöht die Auswerteschaltung bei einer im wesentlichen konstanten binären Signalfolge die Zählerschrittweite des Zählers und erniedrigt umgekehrt die Zählerschrittweite, wenn eine im wesentlichen alternierende binäre Signalfolge von der Vergleichsschaltung abgegeben wird.
Die Auswerteschaltung enthält ferner vorzugsweise eine Logik- Schaltung zur logischen Auswertung der in dem Zwischenspeicher abgespeicherten Datensequenz.
Bei einer bevorzugten Weiterbildung weist die Auswerteschaltung eine Zählerschrittweiten-Einstelleinrichtung zur Ein- Stellung der Zählerschrittweite auf, wobei die Zählerschrittweite in Abhängigkeit von einem Logik-Auswertesignal einstellbar ist, das von der Logikschaltung an die Zähler- schrittweiten-Einstelleinrichtung abgegeben wird.
Die Logikschaltung besteht vorzugsweise aus logischen Gattern, deren logische Eingänge mit dem Zwischenspeicher verbunden sind.
Bei einer bevorzugten Weiterbildung ist die Zählerschrittwei- ten-Einstelleinrichtung ein Aufwärts-/Abwärtszähler, der die Zählerschrittweite für die Zählereinrichtung in Abhängigkeit von dem Logik-Auswertesignal erhöht, erniedrigt oder konstant läßt.
Der in der Auswerteschaltung vorhandene Aufwärts-/ Abwärts- Zähler weist vorzugsweise eine Überlaufschutzschaltung auf.
Bei einer bevorzugten Weiterbildung des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers weist die Zählereinrichtung mit einstellbarer Schrittweite einen synchronen Aufwärts- /AbwärtsZähler auf, der aus mehreren in Reihe geschalteten steuerbaren Zählerzellen besteht.
Bei einer weiteren bevorzugten Weiterbildung weist die Zählereinrichtung mit einstellbarer Schrittweite eine Logik- Decodierschaltung zur Ansteuerung der Zählerzellen in Abhängigkeit von der eingestellten Zählerschrittweite auf.
Die Logik-Decodierschaltung ist vorzugsweise eine Thermome- ter-Decodierschaltung .
Bei einer bevorzugten Weiterbildung werden die steuerbaren Zählerzellen in Abhängigkeit von der eingestellten Zählerschrittweite durch die Logik-Decodierschaltung zum Zähler gesperrt oder freigegeben.
Im weiteren werden bevorzugte Ausführungsformen des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers zur Erläuterung erfindungswesentlicher Merkmale unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Es zeigen:
Fig. 1 einen Nachlauf-Analog/Digital-Wandler nach dem Stand der Technik;
Fig. 2 ein Blockschaltbild des erfindungsgemäßen Nachlauf- Analog/Digital-Wandlers ; Fig. 3 ein Blockschaltbild der erfindungsgemäßen Auswerteschaltung;
Fig. 4 ein Blockschaltbild der erfindungsgemäßen Zählereinrichtung mit einstellbarer Schrittweite;
Fig. 5 Zeitablaufdiagramme zur Erläuterung der Funktionsweise des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers.
Fig. 2 zeigt ein Blockdiagramm des erfindungsgemäßen Nach- lauf-Analog/Digital-Wandlers . Der Nachlauf-Analog/Digital- Wandler weist einen Eingangsanschluß 1 zum Anlegen eines zu wandelnden analogen Signals auf. Der Eingangsanschluß 1 ist über eine Leitung 2 mit einem Subtrahierer 3 verbunden, der ein an einer Leitung 4 anliegendes analoges Vergleichssignal von dem an der Leitung 2 anliegenden analogen Eingangssignal subtrahiert und über eine Leitung 5 das so gebildete analoge Differenzsignal an den nicht-invertierenden Eingang 6 eines Komparators 7 abgibt. Der Komparator 7 vergleicht das an dem nicht-invertierenden Eingang 6 anliegende analoge Differenzsignal mit einem Referenzpotential, das über eine Leitung 8 an dem invertierenden Eingang 9 des Komparators 8 angeschlossen ist. Das Referenzpotential ist vorzugsweise Masse. Der Subtrahierer 3 und der Komparator 7 bilden zusammen eine Ver- gleichsschaltung 10 zum Vergleichen des am Eingangsanschluß 1 anliegenden analogen Eingangssignals mit einem Vergleichssignal, das an der Leitung 4 dem Subtrahierer 3 zugeführt wird. Der Komparator 7 der Vergleichsschaltung 10 gibt über eine Ausgangsleitung 11 ein Komparatorausgangssignal an eine Auswerteschaltung 12 ab. Die Auswerteschaltung 12 wertet das Komparatorausgangssignal aus und gibt über Leitungen 13a, 13b ein Zählerschrittweiten-Einstellsignal an eine Zählereinrichtung 14 mit einstellbarer Schrittweite ab. Die absolute Höhe der Zählerschrittweite wird über Einstellleitungen 13a der Zählereinrichtung 14 zugeführt. Über eine Leitung 13b wird das Vorzeichen der Zählerschrittweite eingestellt. Das Vor- zeichen wird durch die Auswerteschaltung 12 direkt aus dem an der Leitung 12 anliegenden Komparator-Ausgangssignal ermittelt. Tritt ein logisch hohes Bit H auf, wird ein positives Schrittweitenvorzeichen eingestellt und tritt umgekehrt ein logisch niedriges Bit L auf, wird das Zählerschrittweitenvorzeichen negativ eingestellt. Die Zählereinrichtung 14 wird über eine Taktleitung 15 von einem Taktgenerator 16 mit einem Taktsignal versorgt und gibt über Ausgangsleitungen 17 einen digitalen Zählwert an einen Analog/Digital-Wandler 18 zur U - Wandlung des digitalen Zählwertes in das analoge Vergleichssignal ab. Nach erfolgter Analog/Digital-Wandlung wird der an den Leitungen 17 anliegende digitale Endwert über Leitungen 19 an einem Ausgangsanschluß 20 des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers ausgelesen.
Das von der Vergleichsschaltung 10 über die Leitung 11 abgegebene Komparatorsignal ist eine binäre Signalfolge. Wenn das an dem Eingangsanschluß 1 anliegende analoge Eingangssignal sich schnell ändert, liefert der Komparator 7 an seinem Aus- gang eine Reihe gleicher Entscheidungen bzw. binärer Ausgangssignale. Das Komparatorausgangssignal an der Leitung 11 besteht dann entweder aus einer längeren Folge von logisch niedrigen Bits L oder einer längeren Folge von logisch hohen Bits H.
Verändert sich das analoge Eingangssignal am Anschluß 1 des Analog/Digital-Wandlers relativ langsam, pendelt der digitale Ausgangswert am Ausganganschluß 20 des Analog/Digital- Wandlers um den exakten digitalen Wert, so daß die binäre Ausgangssignalfolge des Komparators 7 eine alternierende Folge von logisch niedrigen Bits L und logisch hohen Bits H ist.
Bei einem sich schnell ändernden analogen Eingangssignal ergibt sich beispielsweise die folgende binäre Signalfolge: Komparatorausgangssignalfolge = LLLL ... Bei einem sich langsam verändernden analogen Eingangssignal ergibt sich beispielsweise folgende binäre Komparatoraus- gangssignalfolge :
Komparatorausgangssignalfolge = LHLHLH ...
Die Auswerteschaltung 12 wertet die an der Leitung 11 anliegende Komparatorausgangssignalfolge logisch aus und gibt in Abhängigkeit von dem Auswertungsergebnis ein Zählerschrittweiten-Einstellsignal über die Leitung 13 an den Zähler 14 ab.
Bei einer im wesentlichen konstanten binären Signalfolge an der Leitung 11, d.h. bei einem sich schnell ändernden analogen Eingangssignal, wird die Zählerschrittweite durch die Auswerteschaltung 12 erhöht.
Bei einer im wesentlichen alternierenden binären Signalfolge an der Leitung 11, d.h. bei einem sich vergleichsweise langsam verändernden analogen Eingangssignal, erniedrigt die Aus- werteschaltung 12 die Zählerschrittweite.
Die Zählerschrittweite der Zählerrichtung 14 wird auf diese Weise dem analogen Eingangssignal am Anschluß 1 des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers angepaßt.
Fig. 3 zeigt ein Blockschaltbild der in Fig. 2 dargestellten erfindungsgemäßen Auswerteschaltung 12.
Die Auswerteschaltung 12 besitzt einen Eingangsanschluß 21, der mit der Ausgangsleitung 11 des Komparators 7 verbunden ist, und einen Ausgangsanschluß 22, der über die Einstelleitungen 13a, 13b mit der Zählereinrichtung 14 verbunden ist. Das an dem Eingangsanschluß 21 der Auswerteschaltung 12 anliegende Komparatorausgangssignal gelangt über eine interne Datenleitung 23 in einen Zwischenspeicher 24 zur Abspeicherung einer Datensequenz der anliegenden binären Komparatorsi- gnalfolge. Der Zwischenspeicher 24 ist vorzugsweise ein ge- taktetes Schieberegister. Die in dem Schieberegister zwischengespeicherte Datensequenz wird über Leitungen 25 durch eine Logikschaltung 26 zur logischen Auswertung ausgelesen. Die Logikschaltung 26 besteht vorzugsweise aus logischen Gat- tern, deren logische Eingänge über die Leitungen 25 mit dem Zwischenspeicher 24 verbunden sind. Die Logikschaltung 26 erzeugt ein Logik-Auswertesignal, das über Leitungen 27 einer Zählerschrittweiten-Einstelleinrichtung 28 zugeführt wird. Die Zählerschrittweiten-Einstelleinrichtung 28 stellt die Zählerschrittweite in Abhängigkeit von dem Logik- Auswertesignal ein, das durch die Logikschaltung 26 erzeugt wird. Die Zählerschrittweiten-Einstelleinrichtung 28 ist vorzugsweise ein Aufwärts-/Abwärtszähler, der die Zählerschrittweite in Abhängigkeit von dem Logik-Auswertesignal erhöht, erniedrigt oder konstant beläßt. Dabei weist der Aufwärts-
/Abwärtszähler vorzugsweise eine Überlaufschutzschaltung auf, zum Schutz vor einem Zählerüberlauf und einem Zählerunterlauf.
Da bei einer Änderung der Zählerschrittweite nicht sicher ist, daß bereits unmittelbar die nächste Komparatorentschei- dung die Wirksamkeit dieser Maßnahme widerspiegelt, wird im Falle einer vorgenommenen Schrittweitenänderung eine vorhandene Sperrschaltung aktiviert, die für eine bestimmte Anzahl von Takten eine weitere Schrittweitenänderung sperrt. Bei einer bevorzugten Ausführung wird hierzu ein Bit der anliegenden Datensequenz invertiert abgespeichert und somit die Datensequenz derart geändert, daß ihre logische Auswertung keine schrittweitenänderung auslöst. Erst wenn eine neue Daten- sequenz in das Schieberegister geladen ist, kann ein neues Logik-Auswertesignal zur Schrittweitenveränderung erzeugt werden. Die durch die Zählerschrittweiten-Einstelleinrichtung 28 eingestellte Zählerschrittweite wird über Leitungen 29, den Ausgangsanschluß 22 sowie die Einstelleitungen 13a, 13b an die Zählereinrichtung 14 abgegeben. Die Auswerteschaltung 12 wird über eine Taktleitung 42 durch den Taktgenerator 16 getaktet. Fig. 4 zeigt ein Blockschaltbild der Zählereinrichtung 14 des erfindungsgemäßen Nachlauf-Analog/Digital-Wandlers . Die Zählereinrichtung 14 mit einstellbarer Schrittweite weist vor- zugsweise einen synchronen Aufwärts-/Abwärtszähler 30 mit mehreren in Reihe geschalteten steuerbaren Zählerzellen 31, 32, 33 auf. Die Anzahl der in Reihe geschalteten steuerbaren Zählerzellen 31, 32, 33 ist beliebig hoch. Die Zählereinrichtung 14 besitzt ferner eine Logik-Decodierschaltung 34, die über Steuerleitungen 35, 36, 37 die Zählerzellen 31, 32, 33 ansteuern. Die Logik-Decodierschaltung 34 ist vorzugsweise eine Thermometer-Decodierschaltung. Die Zählereinrichtung 14 besitzt einen Eingangsanschluß 38, der über eine interne Leitung 39 mit der Logik-Decodierschaltung 34 verbunden ist. Die Logik-Decodierschaltung 34 besteht vorzugsweise aus mehreren kombinatorischen logischen Gattern. Über die Einstelleitung 13, den Eingangsanschluß 38 und die interne Leitung 39 wird der Logik-Decodierschaltung die eingestellte Zählerschrittweite zugeführt und decodiert. Über die Ansteuerleitung 35, 36, 37 werden die steuerbaren Zählerzellen 31, 32, 33 und die Logik-Decodierschaltung 34 zum Zählen gesperrt oder freigegeben. Der Steuerbefehl gibt der Zählerzelle an, ob sie selbst einen Zählvorgang vornehmen soll oder ob sie zwar selber nicht zählen soll, aber trotzdem an die nachgeschaltete Zählerzelle einen eventuellen Zählbefehl weitergeben soll. Hierzu weist jede steuerbare Zählerzelle 31, 32, 33 ein erstes Gatter auf, welches steuert, ob die Zählerzelle zählt oder nicht, sowie weitere Gatter, die steuern, ob die Zählerzelle ein aktiver Bestandteil des synchronen Aufwärts- /Abwärtszählers 30 ist oder ob eventuelle Zählbefehle lediglich von der Zählerzelle an die nächste Zählerzelle durchgereicht werden sollen.
Der digitale Ausgangswert des synchronen Aufwärts-/ Abwärts- Zählers 30 innerhalb der Zähleinrichtung 14 wird über interne Ausgangsleitungen 40 und Ausgangsanschlüsse 41 an die Ausgangsleitungen 17 abgegeben. Fig. 5 zeigt Zeitablaufdiagramme zur Erläuterung der Funktionsweise des erfindungsgemäßen Nachlauf-Analog/Digital- Wandlers .
Fig. 5A zeigt ein an dem Eingangsanschluß 1 des Analog/ Digitalwandlers anliegendes analoges Eingangssignal.
Fig. 5B stellt den digitalisierten Ausgangswert am Ausgangs- anschluß 20 des erfindungsgemäßen Analog/Digitalwandlers dar.
Fig. 5C zeigt die Veränderung der Schrittweite der Zählereinrichtung 14 in Abhängigkeit von dem anliegenden analogen Eingangssignal .
Wie man durch Vergleich der Fig. 5a bis 5c feststellen kann, vergrößert sich bei einem steileren Signalverlauf des analogen Eingangssignals E die Schrittweite der Zählereinrichtung 14. Bei einem flachen Signalverlauf des analogen Eingangs- Signals E wird die Schrittweite der Zählereinrichtung 14 reduziert. Beispielsweise beträgt die Schrittweite bei steilem Signalverlauf "4", während bei der Sinuskuppe des sinusförmigen Signalverlaufs, wie er in Fig. 5a dargestellt ist, die Schrittweite der Zählereinrichtung 14 "0" beträgt. Die Schrittweiten sind binär gestuft, so daß die Schrittweite "4" 16-mal so groß ist wie die Schrittweite "0".
Bezugszeichenliste
1 Eingangsanschluß
2 Leitung
3 Subtrahierer
4 Leitung
5 Leitung
6 nicht-invertierender Eingang
7 Komparator
8 Leitung
9 invertierender Eingang
10 VergleichsSchaltung
11 Leitung
12 Auswerteschaltung
13a, 13b Leitungen
14 Zählereinrichtung
15 Taktleitung
16 Taktgenerator
17 Leitungen
18 Digital/Analog-Wandler
19 Leitungen
20 Ausgangsanschluß
21 Anschluß
22 Anschluß
23 Leitung
24 Zwischenspeicher
25 Leitungen
26 Logik-Auswerteschaltung
27 Leitungen
28 Sehrittweiten-Einstelleinrichtung
29 Leitung
30 Aufwärts-/AbwärtsZähler
31, 32, 33 Zählerzellen
34 Logik-Decodierschaltung
35, 36, 37 Ansteuerleitungen Anschluß Leitungen Leitungen Anschluß Taktleitung

Claims

Patentansprüche
1. Nachlauf-Analog/Digital-Wandler mit einer Vergleichsschaltung (10) zum Vergleich eines analogen Eingangssignals mit einem analogen Vergleichssignal, wobei die Vergleichsschaltung (10) ein Komparatorausgangssignal abgibt, und einer Auswerteschaltung (12) zur Auswertung des Komparatorausgangssignals; einer Zählereinrichtung (14) mit einstellbarer Zählerschrittweite zur Abgabe eines digitalen Zählwertes; einem Digital/Analog-Wandler (18) zur Umwandlung des digitalen Zählwertes in das analoge Vergleichssignal, wobei die Auswerteschaltung (12) die Zählerschrittweite in Abhängigkeit von dem ausgewerteten Komparatorausgangssignal einstellt.
2. Nachlauf -Analog/Digital-Wandler nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Vergleichsschaltung (10) einen Subtrahierer (3), der das analoge Vergleichssignal von dem analogen Eingangssignal subtrahiert und ein analoges Differenzsignal abgibt, und einen Komparator (7) aufweist, der das Differenzsignal mit einem Referenzpotential vergleicht und das Komparatorausgangssignal abgibt.
3. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß der Komparator (7) das Komparatorausgangssignal in Form einer binären Signalfolge abgibt.
4. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Auswerteschaltung (12) bei einer im wesentlichen konstanten binären Signalfolge die Zählerschrittweite erhöht und bei einer im wesentlichen alternierenden Signalfolge die Zählerschrittweite erniedrigt.
5. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Auswerteschaltung (12) einen Zwischenspeicher (24) zur Abspeicherung einer Datensequenz der binären Signalfolge aufweist.
6. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Zwischenspeicher (24) ein getaktetes Schieberegister ist.
7. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Auswerteschaltung (12) eine Logikschaltung (26) zur logi- sehen Auswertung der in dem Zwischenspeicher (24) abgespeicherten Datensequenz aufweist.
8. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Auswerteschaltung (12) eine Zählerschrittweiten- Einstelleinrichtung (28) zur Einstellung der Zählerschrittweite aufweist, wobei die Zählerschrittweite in Abhängigkeit von einem Logik-Auswertesignal einstellbar ist, das von der Logikschaltung (26) an die Z hlerschrittweiten-Einstellein- richtung 28 abgegeben wird.
9. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Logikschaltung (26) aus logischen Gattern besteht, deren logische Eingänge mit dem Zwischenspeicher (24) verbunden sind.
10. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Zählerschrittweiten-Einsteileinrichtung (28) ein Auf- wärts-/Abwärtszähler ist, der die Zählerschrittweite in Ab- hängigkeit von dem Logik-Auswertesignal erhöht, erniedrigt oder konstant beläßt.
11. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Aufwärts-/Abwärtszähler eine Überlaufschutzschaltung aufweist.
12. Nachlauf-Analog/Digital-Wandler nach einem der vorange- henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Zählereinrichtung (14) mit einstellbarer Schrittweite einen synchronen Aufwärts-/Abwärtszähler (30) aufweist, der mehrere in Reihe geschaltete, steuerbare Zählerzellen (31, 32, 33) enthält.
13. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Zählereinrichtung (14) eine Logik-Decodierschaltung (34) zur Ansteuerung der Zählerzellen (31, 32, 33) in Abhängigkeit von der Zählerschrittweite aufweist.
14. Nachlauf-Analog/Digital-Wandler nach einem der vorange- henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Logik-Decodierschaltung (34) eine Thermometer-Decodier- schaltung ist.
15. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Logik-Decodierschaltung (34) die steuerbaren Zählerzellen (31, 32, 33) in Abhängigkeit von der eingestellten Schrittweite zum Zählen sperrt oder freigibt.
16. Nachlauf-Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Auswechselschaltung (12) eine Sperrschaltung aufweist, die bei einer vorgenommenen Schrittweitenänderung eine weitere Änderung der Schrittweite für eine vorbestimmte Anzahl von Takten sperrt.
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