EP0095328B1 - Verfahren zum Herstellen einer Halbleiteranordnung durch Kontrollieren der Dicke der Isolierschicht am peripherischen Teil des Elementes - Google Patents

Verfahren zum Herstellen einer Halbleiteranordnung durch Kontrollieren der Dicke der Isolierschicht am peripherischen Teil des Elementes Download PDF

Info

Publication number
EP0095328B1
EP0095328B1 EP83302856A EP83302856A EP0095328B1 EP 0095328 B1 EP0095328 B1 EP 0095328B1 EP 83302856 A EP83302856 A EP 83302856A EP 83302856 A EP83302856 A EP 83302856A EP 0095328 B1 EP0095328 B1 EP 0095328B1
Authority
EP
European Patent Office
Prior art keywords
film
insulating film
groove
field
element formation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
EP83302856A
Other languages
English (en)
French (fr)
Other versions
EP0095328A3 (en
EP0095328A2 (de
Inventor
Kei Kurosawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of EP0095328A2 publication Critical patent/EP0095328A2/de
Publication of EP0095328A3 publication Critical patent/EP0095328A3/en
Application granted granted Critical
Publication of EP0095328B1 publication Critical patent/EP0095328B1/de
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Definitions

  • the AI film 24, the silicon nitride film 23 and the oxide film 22 are sequentially etched using the photoresist pattern 25 as a mask. Thereafter, the exposed portion of the silicon substrate 21 is etched by reactive ion etching using CF 4 gas as an etchant, thus forming a groove. Thereafter, an impurity is ion-implanted in the groove, forming a field stopper (guard ring) 26. As shown in Fig. 2(C), a CVO-Si0 2 film 27, as a first insulating film is deposited to cover the entire surface to a thickness slightly greater than the depth of the groove.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Claims (6)

1. Verfahren zum Herstellen einer Halbleiteranordnung, umfassend die folgenden Schritte:
(1) Ausbilden einer Rille an einer vorgesehenen Feldzone eines Halbleitersubstrats unter Verwendung einer ein Ätzen verhindernden Maske;
(2) Ablagern eines Feldisolierfilms in der Rille zwecks Ausfüllung der Rille unter Erzielung einer im wesentlichen flachen Oberfläche über die Gesamtfläche des Halbleitersubstrats hinweg; und
(4) Ausbilden eines gewünschten Elements in einer durch den Fetdisoiierfitm isolierten Elementerzeugungszone,
dadurch gekennzeichnet, daß der Feldisolierfilm über eine Gesamtoberfläche des Halbleitersubstrats, einschließlich der Rille, in einer der Tiefe der Rille wesentlich Übersteigenden Dicke abgelagert und damit die Rille mit dem Feldisolierfilm ausgefüllt wird, daß
(3) der so abgelagerte Feldisolierfilm in einem Ausmaß zurückgeätzt wird, daß der Feldisolierfilm nur in der Rille zurückbleibt und damit die im wesentlichen flache Oberfläche erhalten wird, und daß nach dem Schritt (3) und vor dem Schritt (4) ein die Elementerzeugungszone umgebender Abschnitt (30) thermisch und lokal bzw. örtlich oxidiert wird, während auf dem Halbleitersubstrat (21), mit Ausnahme der Feldzone, ein Antioxidationsfilm (23) erzeugt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (3) folgende Schritte umfaßt:
(3a) teilweises Ätzen des Feldisolierfilms unter Verwendung der ein Ätzen verhindernden Maske (24) als Abheb- oder Abziehmaterial zwecks selektiver Erzeugung eines ersten Isolierfilms (271) mit einer schmalen Rille (28) um die Elementerzeugungszone herum;
(3b) Ablagern eines zweiten Isolierfilms (272) zur Bedeckung einer die schmale Rille (28) einschließenden Gesamtoberfläche;
(3c) Auftragen eines Films (29) aus fließfähigem Material auf eine Oberfläche des zweiten Isolierfilms (272) zwecks Erzielung eines eine flache Oberfläche aufweisenden Gebildes; und
(3d) gleichmäßiges Ätzen des Films (29) aus fließfähigem Material sowie der ersten und zweiten Isolierfilms (271, 272) unter Zurücklassung des zweiten Isolierfilms (272) lediglich in der schmalen Rille (28);
und daß nach dem Schritt (3d) ein die Elementerzeugungszone umgebender Abschnitt thermisch und lokal bzw. örtlich oxidiert wird, während auf dem Halbleitersubstrat, mit Ausnahme der Feldzone, ein Antioxidationsfilm erzeugt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Feldisolierfilm, der erste Isolierfilm (271) und der zweite Isolierfilm (272) sämtlich aus Siliziumoxid erzeugt werden.
4. Verfahren zum Herstellen einer Halbleiteranordnung, umfassend die folgenden Schritte:
(1) Ausbilden einer Rille an einer vorgesehenen Feldzone eines Halbleitersubstrats unter Verwendung einer ein Ätzen verhindernden Maske; und
(2) Ablagern eines Feldisolierfilms in der Rille zwecks Erzeugung einer flachen Oberfläche sowie
(4) Ausbilden eines gewünschten Elements in einer durch den Feldisolierfilm isolierten Elementerzeugungszone,
dadurch gekennzeichnet, daß der Feldisolierfilm über eine Gesamtoberfläche des Halbleitersubstrats, einschließlich der Rille, in einer die Tiefe der Rille wesentlich übersteigenden Dicke abgelagert und damit die Rille mit dem Feldisolierfilm ausgefüllt wird; daß
(3a) der Feldisolierfilm unter Verwendung der ein Ätzen verhindernden Maske (24) als Abheb-oder Abziehmaterial teilweise geätzt und damit selektiv ein erster Isolierfilm (271) mit einer schmalen Rille (28) um die Elementerzeugungszone herum erzeugt wird; daß
(3b) ein zweiter Isolierfilm (272) so abgelagert wird, daß er eine die schmale Rille (28) einschließende Gasamtoberfläche bedeckt; daß
(3c) auf eine Oberfläche des zweiten Isolierfilms (272) ein Film (29) aus fließfähigem Material zur Erzielung eines eine flache Oberfläche aufweisenden Gebildes aufgetragen wird, daß
(3d) der Film (29) aus fließfähigem Material sowie erste und zweite Isolierfilme (271, 272) zwecks Zurücklassung des zweiten Isolierfilms (272) nur in der schmalen Rille (28) gleichmäßig geätzt werden,

und daß nach dem Schritt (3a) und vor dem Schritt (3b) ein die Elementerzeugungszone umgebender Abschnitt thermisch und lokal bzw. örtlich oxidiert wird, während ein Antioxidationsfilm auf dem Halbleitersubstrat, mit Ausnahme der Feldzone, erzeugt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Feldisolierfilm, der erste Isolierfilm (271) und der zweite Isolierfilm (272) sämtlich aus Siliziumoxid erzeugt werden.
EP83302856A 1982-05-21 1983-05-19 Verfahren zum Herstellen einer Halbleiteranordnung durch Kontrollieren der Dicke der Isolierschicht am peripherischen Teil des Elementes Expired EP0095328B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP57085726A JPS58202545A (ja) 1982-05-21 1982-05-21 半導体装置の製造方法
JP85726/82 1982-05-21

Publications (3)

Publication Number Publication Date
EP0095328A2 EP0095328A2 (de) 1983-11-30
EP0095328A3 EP0095328A3 (en) 1986-08-20
EP0095328B1 true EP0095328B1 (de) 1989-09-27

Family

ID=13866845

Family Applications (1)

Application Number Title Priority Date Filing Date
EP83302856A Expired EP0095328B1 (de) 1982-05-21 1983-05-19 Verfahren zum Herstellen einer Halbleiteranordnung durch Kontrollieren der Dicke der Isolierschicht am peripherischen Teil des Elementes

Country Status (4)

Country Link
US (1) US4497108A (de)
EP (1) EP0095328B1 (de)
JP (1) JPS58202545A (de)
DE (1) DE3380652D1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4615746A (en) * 1983-09-29 1986-10-07 Kenji Kawakita Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom
US4603468A (en) * 1984-09-28 1986-08-05 Texas Instruments Incorporated Method for source/drain self-alignment in stacked CMOS
US4972251A (en) * 1985-08-14 1990-11-20 Fairchild Camera And Instrument Corp. Multilayer glass passivation structure and method for forming the same
US4909897A (en) * 1986-06-17 1990-03-20 Plessey Overseas Limited Local oxidation of silicon process
EP0326549A1 (de) * 1987-08-17 1989-08-09 Plessey Overseas Limited Verfahren zur lokalisierten oxidation von silizium
FR2620861B1 (fr) * 1987-09-22 1990-01-19 Schiltz Andre Procede de realisation d'isolement lateral a structure plane
EP0309788A1 (de) * 1987-09-30 1989-04-05 Siemens Aktiengesellschaft Verfahren zur Erzeugung eines versenkten Oxids
JP2742432B2 (ja) * 1988-11-25 1998-04-22 株式会社日立製作所 半導体装置の製造方法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US6097072A (en) * 1996-03-28 2000-08-01 Advanced Micro Devices Trench isolation with suppressed parasitic edge transistors
US5721448A (en) * 1996-07-30 1998-02-24 International Business Machines Corporation Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material
KR100226736B1 (ko) * 1996-11-07 1999-10-15 구본준 격리영역 형성방법
TW580581B (en) * 1998-11-10 2004-03-21 Mosel Vitelic Inc Method of estimating thin-film thickness and formation conditions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56138938A (en) * 1980-03-31 1981-10-29 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
JPS55153342A (en) * 1979-05-18 1980-11-29 Fujitsu Ltd Semiconductor device and its manufacture
DE3170644D1 (en) * 1980-11-29 1985-06-27 Toshiba Kk Method of filling a groove in a semiconductor substrate
US4407851A (en) * 1981-04-13 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56138938A (en) * 1980-03-31 1981-10-29 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device

Also Published As

Publication number Publication date
EP0095328A3 (en) 1986-08-20
JPS58202545A (ja) 1983-11-25
DE3380652D1 (en) 1989-11-02
US4497108A (en) 1985-02-05
JPH0427702B2 (de) 1992-05-12
EP0095328A2 (de) 1983-11-30

Similar Documents

Publication Publication Date Title
US3961999A (en) Method for forming recessed dielectric isolation with a minimized "bird's beak" problem
US4271583A (en) Fabrication of semiconductor devices having planar recessed oxide isolation region
US4546538A (en) Method of manufacturing semiconductor integrated circuit devices having dielectric isolation regions
EP0098687B1 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit dielektrischen Isolationszonen
EP0036111B1 (de) Verfahren zur Herstellung einer feinen, tiefen dielektrischen Isolation
EP0107416B1 (de) Verfahren zur Herstellung einer Halbleiteranordnung
US4755477A (en) Overhang isolation technology
US3966514A (en) Method for forming dielectric isolation combining dielectric deposition and thermal oxidation
EP0055521B1 (de) Verfahren zum Füllen einer Rille in einem Halbleitersubstrat
JPS60147133A (ja) 半導体基板内に溝を形成する方法
EP0095328B1 (de) Verfahren zum Herstellen einer Halbleiteranordnung durch Kontrollieren der Dicke der Isolierschicht am peripherischen Teil des Elementes
US4044454A (en) Method for forming integrated circuit regions defined by recessed dielectric isolation
EP0178000B1 (de) Verfahren zur Herstellung submikronischer Gräben, z.B. in Halbleitermaterial und nach diesem Verfahren hergestellte Anordnungen
EP0068275B1 (de) Verfahren zur Herstellung von Halbleiteranordnungen mittels reaktiven Ionenätzens
JPS63107119A (ja) ステップ絶縁層を有する集積回路の製造方法
US4810668A (en) Semiconductor device element-isolation by oxidation of polysilicon in trench
US5192706A (en) Method for semiconductor isolation
JPH1041291A (ja) 半導体素子の素子分離膜形成方法
JP3039978B2 (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
JPS6123657B2 (de)
US4885261A (en) Method for isolating a semiconductor element
US4696095A (en) Process for isolation using self-aligned diffusion process
EP0293979A2 (de) Oxydisolierungsstruktur ohne bird-beak für integrierte Schaltungen
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
JPH0210730A (ja) 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 19830527

AK Designated contracting states

Designated state(s): DE FR GB IT NL

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: KABUSHIKI KAISHA TOSHIBA

PUAL Search report despatched

Free format text: ORIGINAL CODE: 0009013

AK Designated contracting states

Kind code of ref document: A3

Designated state(s): DE FR GB IT NL

17Q First examination report despatched

Effective date: 19880224

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE PATENT HAS BEEN GRANTED

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE FR GB IT NL

ITF It: translation for a ep patent filed
REF Corresponds to:

Ref document number: 3380652

Country of ref document: DE

Date of ref document: 19891102

ET Fr: translation filed
PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

26N No opposition filed
ITTA It: last paid annual fee
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19970512

Year of fee payment: 15

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19970513

Year of fee payment: 15

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19970523

Year of fee payment: 15

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: NL

Payment date: 19970529

Year of fee payment: 15

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19980519

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19980531

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NL

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19981201

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 19980519

NLV4 Nl: lapsed or anulled due to non-payment of the annual fee

Effective date: 19981201

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19990302

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST